JP2012208662A - マルチスレッド・プロセッサ - Google Patents

Abstract

【課題】複数の命令実行手段を備えるマルチスレッド・プロセッサにおいて、命令実行手段の正確な機能チェックを行うこと。
【解決手段】複数のスレッドがハードウエア・マルチスレッディング処理を行うマルチスレッド・プロセッサであって、前記複数のスレッドによって使用可能な、演算器その他の複数の命令実行手段と、前記複数の命令実行手段に対して前記複数のスレッドのいずれかに属する命令を発行すると共に、所定のタイミングで前記複数の命令実行手段の機能チェック用命令と該機能チェック用命令が正しく実行されたか否かを確認する確認用命令を発行する命令発行手段と、前記命令発行手段が前記機能チェック用命令を発行する際と、前記確認用命令を発行する際とで前記複数の命令実行手段のうち異なる命令実行手段に命令を発行するように前記命令発行手段を制御する制御手段と、を備えるマルチスレッド・プロセッサ。
【選択図】図３

Description

本発明は、複数のスレッドがハードウエア・マルチスレッディング処理を行うマルチスレッド・プロセッサに関する。

近年、プロセッサの性能向上に伴い、複数の機能を一つのプロセッサにより実現させるための技術が研究・実用化されている。例えば、車両に搭載される車載制御装置の分野では、ある車載機器を制御する制御装置と他の車載機器を制御する制御装置（例えば変速機の制御装置とエンジンの制御装置等）を統合して、コンピュータ・ハードウエアを縮小し、コストや重量の低減を図る動きが見られる。

こうしたハードウエア統合の一手法として、ハードウエア・マルチスレッディング処理と称されるものが知られている。ハードウエア・マルチスレッディング処理とは、例えば専用の命令バッファや演算結果の格納場所（レジスタ）等を有する複数のスレッドが、命令デコーダや演算回路等、ハードウエアの一部を共有して処理を行なうものである。

ところで、こうしたプロセッサが自動車等の移動体に搭載された制御装置、プラント等の制御装置として用いられる場合、処理の正確性を保証するために、定期的に演算器等の機能チェックを行うことが好ましい。

特許文献１には、こうした機能チェックを行う演算処理装置について記載されている。この装置は、二個の演算器を備え、スーパースカラ動作を行うことが可能となっている。そして、演算器のうち一方にのみ命令有効信号が発行されなかったときに、命令を実行していないもう一方の演算器の入力部にある選択回路を切り替えて同一のオペランド入力データおよび演算制御信号を分配し、命令発行がなされた演算器と同一の演算を実行させて演算結果を比較することにより、演算器が故障状態にあるか否かを検出している。

特開平９−３０５４２３号公報

しかしながら、ハードウエア・マルチスレッディング処理を行うマルチスレッド・プロセッサの場合、仮に、共有される演算器を用いて機能チェックをしようとすると、同一の演算器による演算結果を比較することになり、正確なチェックを行うことができない。

また、演算器等を複数備える場合であっても、従来のマルチスレッド・プロセッサでは、演算器の選択とスレッドの対応付けに関する制御を行っておらず、同一の演算器による演算結果を比較する結果となる場合がある。

本発明はこのような課題を解決するためのものであり、複数の命令実行手段を備えるマルチスレッド・プロセッサにおいて、命令実行手段の正確な機能チェックを行うことを、主たる目的とする。

上記目的を達成するための本発明の第１の態様は、
複数のスレッドがハードウエア・マルチスレッディング処理を行うマルチスレッド・プロセッサであって、
前記複数のスレッドによって使用可能な、演算器その他の複数の命令実行手段と、
前記複数の命令実行手段に対して前記複数のスレッドのいずれかに属する命令を発行すると共に、所定のタイミングで前記複数の命令実行手段の機能チェック用命令と該機能チェック用命令が正しく実行されたか否かを確認する確認用命令を発行する命令発行手段と、
前記命令発行手段が前記機能チェック用命令を発行する際と、前記確認用命令を発行する際とで前記複数の命令実行手段のうち異なる命令実行手段に命令を発行するように前記命令発行手段を制御する制御手段と、
を備えるマルチスレッド・プロセッサである。

この本発明の第１の態様によれば、命令発行手段が機能チェック用命令を発行する際と、確認用命令を発行する際とで複数の命令実行手段のうち異なる命令実行手段に命令を発行するように命令発行手段を制御するため、複数の命令実行手段を備えるマルチスレッド・プロセッサにおいて、命令実行手段の正確な機能チェックを行うことができる。

本発明の第１の態様において、
前記制御手段は、
前記命令発行手段が発行しようとする命令の属するスレッドを特定可能な手段を有し、
前記命令発行手段が前記機能チェック用命令及び前記確認用命令を発行しようとする際に、前記機能チェック用命令の属するスレッドと、前記確認用命令の属するスレッドのそれぞれに対応した異なるＩＤ信号を前記命令発行手段に出力する手段であり、
前記命令発行手段は、前記制御手段から入力されるＩＤ信号に応じて、前記複数の命令実行手段のうち命令を発行する命令実行手段を決定する手段であるものとしてもよい。

この場合、
前記制御手段は、前記命令発行手段が前記機能チェック用命令の属するスレッド及び前記確認用命令の属するスレッドとは、異なるスレッドに属する命令を発行しようとする際に、前記命令発行手段が前記機能チェック用命令及び前記確認用命令を発行しようとする際に出力するＩＤ信号とは異なるＩＤ信号を前記命令発行手段に出力する手段であるものとしてもよい。

また、本発明の第１の態様において、
前記制御手段は、
前記命令発行手段が発行しようとする命令の属するスレッドグループを特定可能な手段を有し、
前記命令発行手段が前記機能チェック用命令及び前記確認用命令を発行しようとする際に、前記機能チェック用命令の属するスレッドグループと、前記確認用命令の属するスレッドグループのそれぞれに対応した異なるＩＤ信号を前記命令発行手段に出力する手段であり、
前記命令発行手段は、前記制御手段から入力されるＩＤ信号に応じて、前記複数の命令実行手段のうち命令を発行する命令実行手段を決定する手段であるものとしてもよい。

この場合、
前記制御手段は、前記命令発行手段が前記機能チェック用命令の属するスレッドグループ及び前記確認用命令の属するスレッドグループとは異なるスレッドグループに属する命令を発行しようとする際には、前記命令発行手段が前記機能チェック用命令及び前記確認用命令を発行しようとする際に出力するＩＤ信号とは異なるＩＤ信号を前記命令発行手段に出力する手段であるものとしてもよい。

本発明の第２の態様は、
複数のスレッドがハードウエア・マルチスレッディング処理を行うマルチスレッド・プロセッサであって、
前記複数のスレッドによって使用可能な、演算器その他の複数の命令実行手段と、
前記複数の処理手段のそれぞれに対して命令発行可能な命令発行手段と、
を備え、
前記命令発行手段は、発行する命令の属するスレッド又はスレッドグループを示す入力信号に応じて前記複数の命令実行手段のうち命令を発行する命令実行手段を決定する手段である、
マルチスレッド・プロセッサである。

この本発明の第２の態様によれば、命令発行手段が、発行する命令の属するスレッド又はスレッドグループを示す入力信号に応じて複数の命令実行手段のうち命令を発行する命令実行手段を決定するため、命令実行手段の正確な機能チェックを行うことができる。

本発明によれば、複数の命令実行手段を備えるマルチスレッド・プロセッサにおいて、命令実行手段の正確な機能チェックを行うことができる。

本発明の一実施例に係るマルチスレッド・プロセッサ１のシステム構成例である。 スレッド実行順格納用レジスタ６２に格納されるデータの内容を例示した図である。 、命令発行部２８がＩＤ信号に応じて命令を発行する命令実行手段を決定する様子を示す図である。 命令発行制御の結果として実現されるパイプライン動作を模式的に示す図である。 機能チェック用命令の処理フローの一例を示す図である。 確認用命令の処理フローの一例を示す図である。 アンド演算の正しい演算結果（期待値）を示す図である。

以下、本発明を実施するための形態について、添付図面を参照しながら実施例を挙げて説明する。

以下、図面を参照し、本発明の一実施例に係るマルチスレッド・プロセッサ１について説明する。

図１は、本発明の一実施例に係るマルチスレッド・プロセッサ１のシステム構成例である。マルチスレッド・プロセッサ１は、主要な構成として、プログラムメモリ１０と、命令フェッチユニット２０と、命令バッファ２２＃１〜２２＃ｎと、命令デコーダ２４と、レジスタフェッチユニット２６と、命令発行部２８と、汎用レジスタ３０＃１〜３０＃ｎと、システムレジスタ３２と、実行ユニット４０と、パイプライン制御回路５０と、ＩＤ信号出力部６０と、を備える。

なお、本実施例では、二以上の任意の数であるスレッド数（後述するアクセス専用スレッドを含む）がｎであるとし、「＃」の後の数字がスレッドナンバーを示すものとする。また、図１に示す構成は、ハードウエア・マルチスレッディング処理を行うための一般的な構成を例示したものであり、ハードウエア・マルチスレッディング処理を行うことが可能な構成であれば、任意の構成要素を置換、削除、追加等してよい。

ハードウエア・マルチスレッディング処理とは、複数のスレッドが、命令デコーダや演算回路等のハードウエアの一部を共有して処理を行なうものである。スレッドとは、ハードウエアを部分的に共有して処理を行なう仮想的な処理主体をいう。本実施例では、命令バッファやレジスタはスレッド毎に用意されているが、その他の構成要素はスレッド間で共用されるものとする。

スレッドの切り替えは、所定の実行順に従って、図示しないＯＳ（オペレーティングシステム）に含まれるスレッドスケジューラによって制御されるものとする。

プログラムメモリ１０は、例えばフラッシュＲＯＭ（Read Only Memory）であり、各スレッドが実行するプログラム（命令列）を格納する。プログラムメモリ１０は、命令フェッチユニット２０から命令の格納場所を示すアドレスが入力されると、当該アドレスに格納された命令を出力する。なお、フラッシュＲＯＭに代えて、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）や通常のＲＯＭ等が用いられ得る。

命令フェッチユニット２０は、スレッド毎のプログラムカウンタ２１＃１〜２１＃ｎを有し、図示しない命令フェッチバスを介してプログラムメモリ１０から命令等をフェッチし、命令バッファ２２＃１〜２２＃ｎのうち、スレッドに対応した命令バッファに格納する。

すなわち、スレッド＃１が実行する命令等をフェッチした場合は命令バッファ２２＃１に命令を格納し、スレッド＃２が実行する命令等をフェッチした場合は命令バッファ２２＃２に命令を格納する。命令バッファ２２＃１〜２２＃ｎは、例えばＦＩＦＯ（First In, First Out）に従って命令を入出力するように制御される。

命令デコーダ２４は、いずれかの命令バッファから供給される命令及びオペランドの格納場所（より具体的には、汎用レジスタ３０＃１〜３０＃ｎ又は図示しないＲＡＭ等におけるアドレス）を解読（デコード）する。レジスタフェッチユニット２６は、解読されたオペランドの格納場所に格納されたオペランドを取得する。

命令発行部２８は、命令デコーダ２４及びレジスタフェッチユニット２６によって用意された命令、オペランド、演算結果の格納場所等からなる命令を、実行ユニット４０に発行する。

実行ユニット４０は、例えば、四則演算その他の演算処理を行うための複数のＡＬＵ（Arithmetic Logic Unit）４１Ａ、４１Ｂの他、乗算器（ＭＵＬ）４２、除算器（ＤＩＶ）４３、ＬＳＵ（Load Store Unit）４４Ａ、４４Ｂ等の命令実行手段を備え、スーパースカラ動作を可能にしている。また、この他に、ＦＰＧＡ（Field Programmable Gate Array）やＳＩＭＤ（Single Instruction Multiple Data）演算器等を備えてもよい。実行ユニット４０は、実行した演算等の結果を、スレッドに対応した汎用レジスタ３０＃１〜３０＃ｎに格納する（ライトバック）。

命令発行部２８は、命令の属するスレッドに応じて、命令を発行する実行ユニット４０に含まれる命令実行手段のうちいずれに命令を実行するかを決定する。

また、命令発行部２８は、必要に応じて、実行ユニット４０に含まれる命令実行手段のうち複数のものに対して命令の同時発行が可能であるかどうかを判定し、その結果に応じて命令を同時発行して並行処理を行わせる（スーパースカラ動作）。スーパースカラ動作が可能であるかどうかの判定は、オペランドチェック（先の命令の演算結果を後の命令が用いて演算を行うかをチェックする等）その他の手法により行われる。また、スレッド毎にスーパースカラ動作の許可又は不許可が設定されている場合は、これが加味されてよい。

システムレジスタ３２は、コンテキストデータ等のデータを格納する。

パイプライン制御回路５０は、上記パイプライン動作全体を制御する。具体的には、内部クロックの立ち上がり等に応じて、命令フェッチユニット２０、命令デコーダ２４、命令発行部２８、実行ユニット４０が有する命令実行手段等を作動させる。また、ＯＳから入力される信号等を参照し、これらの動作がいずれのスレッドに属するものであるかを把握している。

ＩＤ信号出力部６０は、例えば、スレッドの実行順を規定したデータが格納されるスレッド実行順格納用レジスタ６２を備える。必然的に、スレッド実行順格納用レジスタ６２に格納されたスレッドの実行順は、ＯＳに含まれるスレッドスケジューラによって制御される実行順と一致している。

図２は、スレッド実行順格納用レジスタ６２に格納されるデータの内容を例示した図である。係るデータは、マルチスレッド・プロセッサの起動時に、プログラムメモリ１０又は図示しないＲＯＭ等からダウンロードされて用いられる。

本実施例では、スレッド＃１は、命令実行手段の機能チェック用の命令のみを含み、スレッド＃３は、機能チェック用命令が正しく実行されたか否かを確認する確認用命令のみを含む。確認用命令は、機能チェック用の命令と全く同一の命令であってもよいし、異なる命令であっても構わない。

また、図２に示すように、スレッド実行順格納用レジスタ６２には、次に命令発行するスレッドを示すポインタ６４が附設されている。ポインタ６４は、具体的には、スレッド実行順格納用レジスタ６２のアドレスのうち所定のアドレスを示す値が格納されるレジスタであってよい。ポインタ６４の示すアドレスは、パイプライン制御回路５０によってクロック毎に変更される。

ＩＤ信号出力部６０は、ポインタ６４が示すスレッド実行順格納用レジスタ６２のアドレスに格納された値に基づいて、ＩＤ信号を命令発行部２８に出力する。例えば、ポインタ６４がスレッド＃１を示している場合は「０」、ポインタ６４がスレッド＃３を示している場合は「１」、ポインタ６４がスレッド＃１及び＃３以外のスレッドを示している場合は「２」をＩＤ信号として出力する。

そして、命令発行部２８は、以下のように、ＩＤ信号が「０」である場合と「１」である場合で異なる命令実行手段に命令を発行する。例えば、ＩＤ信号出力部６０から入力されたＩＤ信号が「０」である場合は、ＡＬＵ４１Ａ（ロード・ストア等が付随する場合は、更にＬＳＵ４４Ａ又は４４Ｂ）に命令を発行し、ＩＤ信号出力部６０から入力されたＩＤ信号が「１」である場合は、ＡＬＵ４１Ｂ（ロード・ストア等が付随する場合は、更にＬＳＵ４４Ａ又は４４Ｂ）に命令を発行し、ＩＤ信号出力部６０から入力されたＩＤ信号が「２」である場合は、ＡＬＵ４１ＡとＡＬＵ４１Ｂのうち任意の一方又は双方に命令を発行する。

図３は、命令発行部２８がＩＤ信号に応じて命令を発行する命令実行手段を決定する様子を示す図である。

図４は、このような命令発行制御の結果として実現されるパイプライン動作を模式的に示す図である。本図では、スレッド数が＃０〜＃３の４つであるものとしている。図中、「ＩＦ」は命令フェッチ（Instruction Fetch）を、「ＤＥＣ」はデコード及びレジスタフェッチを、ＩＤ＃＊は、ＩＤ信号の受信を、それぞれ示している。

図示するように、時点ｔ１でスレッド＃１によってＡＬＵ４１Ａを用いた機能チェック用命令が実行されると、その後、スレッド＃３によってＡＬＵ４１Ｂを用いた確認用命令が実行される。

また、時点ｔ２では、時点１とは逆に、スレッド＃３によってＡＬＵ４１Ｂを用いた機能チェック用命令が実行され、その後、スレッド＃１によってＡＬＵ４１Ａを用いた確認用命令が実行される。

これらの命令実行結果を比較することにより、ＡＬＵ４１ＡとＡＬＵ４１Ｂのいずれかに異常が発生していないかどうかを正確に検知することができる。

図５は機能チェック用命令の処理フローの一例を示す図であり、図６は、確認用命令の処理フローの一例を示す図である。

機能チェック用命令を実行するＡＬＵは、機能チェック用命令及びオペランドを取得し（Ｓ１００）、演算処理を行う（Ｓ１０２）。ここでは、演算処理として、｛ｘ［７：０］｝で示されるオペランドと、｛０ｘ５５｝という値とのアンド演算を行うものとする。図７は、係るアンド演算の正しい演算結果（期待値）を示す図である。図示するように、期待値は、｛０ｂ０１０１０１００｝すなわち｛０ｘ５４｝となる。

機能チェック用命令を実行したＡＬＵは、演算結果を汎用レジスタの所定領域に格納する（Ｓ１０４）。

一方、確認用命令を実行するＡＬＵは、汎用レジスタの他の領域に予め格納されている期待値を取得し（Ｓ２００）、更にいずれかのＬＳＵが、機能チェック用命令を実行したＡＬＵによって格納された演算結果を取得すると（Ｓ２０２）、これらを比較して、一致するかどうかを判定する（Ｓ２０４）。一致判定は、具体的には双方の値を減算して値０となるか否かにより行われる。

Ｓ２０４において、期待値と演算結果が一致しないと判定された場合には、ＯＳ等により所定のエラー処理が行われる（Ｓ２０６）。エラー処理は、実行ユニット４０のリセット、マルチスレッド・プロセッサ全体のリセット等、段階的に行われる。

以上説明した本実施例のマルチスレッド・プロセッサ１によれば、複数の命令実行手段を備えるマルチスレッド・プロセッサにおいて、命令実行手段の正確な機能チェックを行うことができる。

以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。

例えば、ＩＤ信号出力部６０において、スレッド毎にＩＤ信号を決定するものとしたが、機能チェック用命令や確認用命令の属するスレッドを含めて、複数のスレッドを含むスレッドグループ毎にＩＤ信号を決定するものとしてもよい。具体的には、ポインタ６４がスレッド＃０及び＃１を示している場合は「０」、ポインタ６４がスレッド＃２及び＃３を示している場合は「１」をＩＤ信号として出力するものとしてもよい。このように、機能チェック用命令が実行される際のＩＤ信号と、確認用命令が実行される際のＩＤ信号が異なっていればよく、この限りにおいて、スレッドのグルーピングは如何なる態様を採用してもよい。

また、スレッド実行順格納用レジスタ６２を備え、ポインタ６４をパイプライン制御回路５０が制御する構成を例示したが、パイプライン制御回路５０が直接的に、次に命令発行するスレッドを示す信号を命令発行部２８に出力する構成であってもよい。

１ マルチスレッド・プロセッサ
１０ プログラムメモリ
２０ 命令フェッチユニット
２２＃１〜２２＃ｎ 命令バッファ
２４ 命令デコーダ
２６ レジスタフェッチユニット
２８ 命令発行部
３０＃１〜３０＃ｎ 汎用レジスタ
３２ システムレジスタ
４０ 実行ユニット
４１Ａ、４１Ｂ ＡＬＵ
４２ 乗算器
４３ 除算器
４４Ａ、４４Ｂ ＬＳＵ
５０ パイプライン制御回路
６０ ＩＤ信号出力部
６２ スレッド実行順格納用レジスタ
６４ ポインタ

Claims (6)

1. 複数のスレッドがハードウエア・マルチスレッディング処理を行うマルチスレッド・プロセッサであって、
   前記複数のスレッドによって使用可能な、演算器その他の複数の命令実行手段と、
   前記複数の命令実行手段に対して前記複数のスレッドのいずれかに属する命令を発行すると共に、所定のタイミングで前記複数の命令実行手段の機能チェック用命令と該機能チェック用命令が正しく実行されたか否かを確認する確認用命令を発行する命令発行手段と、
   前記命令発行手段が前記機能チェック用命令を発行する際と、前記確認用命令を発行する際とで前記複数の命令実行手段のうち異なる命令実行手段に命令を発行するように前記命令発行手段を制御する制御手段と、
   を備えるマルチスレッド・プロセッサ。
2. 請求項１に記載のマルチスレッド・プロセッサであって、
   前記制御手段は、
   前記命令発行手段が発行しようとする命令の属するスレッドを特定可能な手段を有し、
   前記命令発行手段が前記機能チェック用命令及び前記確認用命令を発行しようとする際に、前記機能チェック用命令の属するスレッドと、前記確認用命令の属するスレッドのそれぞれに対応した異なるＩＤ信号を前記命令発行手段に出力する手段であり、
   前記命令発行手段は、前記制御手段から入力されるＩＤ信号に応じて、前記複数の命令実行手段のうち命令を発行する命令実行手段を決定する手段である、
   マルチスレッド・プロセッサ。
3. 請求項２に記載のマルチスレッド・プロセッサであって、
   前記制御手段は、前記命令発行手段が前記機能チェック用命令の属するスレッド及び前記確認用命令の属するスレッドとは、異なるスレッドに属する命令を発行しようとする際に、前記命令発行手段が前記機能チェック用命令及び前記確認用命令を発行しようとする際に出力するＩＤ信号とは異なるＩＤ信号を前記命令発行手段に出力する手段である、
   マルチスレッド・プロセッサ。
4. 請求項１に記載のマルチスレッド・プロセッサであって、
   前記制御手段は、
   前記命令発行手段が発行しようとする命令の属するスレッドグループを特定可能な手段を有し、
   前記命令発行手段が前記機能チェック用命令及び前記確認用命令を発行しようとする際に、前記機能チェック用命令の属するスレッドグループと、前記確認用命令の属するスレッドグループのそれぞれに対応した異なるＩＤ信号を前記命令発行手段に出力する手段であり、
   前記命令発行手段は、前記制御手段から入力されるＩＤ信号に応じて、前記複数の命令実行手段のうち命令を発行する命令実行手段を決定する手段である、
   マルチスレッド・プロセッサ。
5. 請求項４に記載のマルチスレッド・プロセッサであって、
   前記制御手段は、前記命令発行手段が前記機能チェック用命令の属するスレッドグループ及び前記確認用命令の属するスレッドグループとは異なるスレッドグループに属する命令を発行しようとする際には、前記命令発行手段が前記機能チェック用命令及び前記確認用命令を発行しようとする際に出力するＩＤ信号とは異なるＩＤ信号を前記命令発行手段に出力する手段である、
   マルチスレッド・プロセッサ。
6. 複数のスレッドがハードウエア・マルチスレッディング処理を行うマルチスレッド・プロセッサであって、
   前記複数のスレッドによって使用可能な、演算器その他の複数の命令実行手段と、
   前記複数の処理手段のそれぞれに対して命令発行可能な命令発行手段と、
   を備え、
   前記命令発行手段は、発行する命令の属するスレッド又はスレッドグループを示す入力信号に応じて前記複数の命令実行手段のうち命令を発行する命令実行手段を決定する手段である、
   マルチスレッド・プロセッサ。

Images