JP5410507B2 - プログラム、検証、読み出し用の基準電圧の適応型セッティングを用いた不揮発性マルチレベルメモリ - Google Patents
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- 記憶装置を構成する方法であって、
記憶装置内のマルチレベル記憶素子である不揮発性記憶素子(1205)の各組を、少なくとも2つの異なるレベルのプログラム状態にプログラムする工程であって、各組のうちの不揮発性記憶素子の一部が1つのプログラム状態を有し、各組のうちの残りの不揮発性記憶素子の少なくとも一部が他のプログラム状態を有するようにプログラムする工程と、
不揮発性記憶素子の各組について、前記少なくとも2つの異なるレベルのプログラム状態を含む範囲の閾値電圧分布を測定する工程と、
各閾値電圧分布に基づいて、不揮発性記憶素子の各組について、検証電圧と少なくとも1つの書き込み電圧とを含む電圧のセット(V PGM−i ,V V1−i )であって、不揮発性記憶素子の各組の間で少なくとも部分的に異なる電圧のセットを特定する工程と、
電圧の各セットを表すデータを不揮発性記憶位置(1354)に記憶する工程と、
前記記憶する工程の後に、不揮発性記憶位置から電圧の各セットのうちの少なくとも1つのデータを取得する工程と、
電圧の各セットのうちの前記少なくとも1つのデータを用いて、不揮発性記憶素子の各組のうちの少なくとも1組について書き込み動作を実行する工程、
を備える方法。 - 前記測定する工程では各組のプログラムディスターブの量を測定し、
前記特定する工程は、そのプログラムディスターブの量に基づいて実行される、
請求項1に記載の方法。 - 前記プログラムディスターブの量は、全てのデータ状態が存在するページにおける消去状態の閾値電圧分布の幅に基づく請求項2に記載の方法。
- 前記測定する工程と前記特定する工程と前記記憶する工程は、記憶装置がエンドユーザに向けて出荷されるよりも前に製造サイトで実行され、前記取得する工程と前記書き込み動作を実行する工程は、記憶装置がエンドユーザに向けて出荷された後に実行される請求項1に記載の方法。
- 記憶装置の不揮発性記憶素子の異なるブロックに対して異なる電圧のセットが特定され、不揮発性記憶素子の各ブロックは不揮発性記憶素子の他のブロックから独立して消去可能である請求項1〜4の何れか一項に記載の方法。
- 記憶装置の不揮発性記憶素子のワードラインの異なるグループに対して異なる電圧のセットが特定され、各グループは1つ又は複数のワードラインを備えている請求項1〜5の何れか一項に記載の方法。
- 不揮発性記憶素子の各組についてプログラミング効果を判断する工程をさらに備え、
前記電圧は、初期プログラム電圧とステップサイズのうちの少なくとも一方を含む書き込み電圧を含んでおり、
プログラミング効果が平均よりも強い不揮発性記憶素子の組に対して書き込み電圧が減少される、
請求項1〜6のいずれか一項に記載の方法。 - 電圧の前記セットは、読み出し電圧(V R−i )をさらに含んでおり、
電圧の前記セットは、最も高いデータ状態の検証電圧レベルが修正される固定プログラムディスターブ方式を用いて特定される、
請求項1〜7のいずれか一項に記載の方法。 - プログラムディスターブの量が高すぎる場合に、最も高いデータ状態の検証電圧レベルが減少される請求項8に記載の方法。
- 電圧の前記セットは、読み出し電圧(V R−i )をさらに含んでおり、
電圧の前記セットは、最も高いデータ状態の検証電圧レベルが固定される固定電圧ウィンドウ方式を用いて特定される、
請求項1〜7のいずれか一項に記載の方法。 - 電圧の前記セットは、読み出し電圧(V R−i )をさらに含んでいる請求項1〜7及び9のいずれか一項に記載の方法。
- マルチレベル記憶素子である不揮発性記憶素子(1205)の各組と、
不揮発性記憶位置(1354)と、
少なくとも1つの制御回路(1350)とを備えており、
前記少なくとも1つの制御回路は、
(a)不揮発性記憶素子の各組を、各組のうちの不揮発性記憶素子の一部が1つのプログラム状態を有し、各組のうちの残りの不揮発性記憶素子の少なくとも一部が他のプログラム状態を有するように、少なくとも2つの異なるレベルのプログラム状態にプログラムし、
(b)不揮発性記憶素子の各組について、前記少なくとも2つの異なるレベルのプログラム状態を含む範囲の閾値電圧分布を測定し、
(c)各閾値電圧分布に基づいて、不揮発性記憶素子の各組について、検証電圧と少なくとも1つの書き込み電圧とを含む電圧のセット(V PGM−i ,V V1−i )であって、不揮発性記憶素子の各組の間で少なくとも部分的に異なる電圧のセットを特定し、
(d)電圧の各セットを表すデータを不揮発性記憶位置に記憶し、
(e)前記記憶する処理を行った後に、不揮発性記憶位置から電圧の各セットのうちの少なくとも1つのデータを取得し、電圧の各セットのうちの前記少なくとも1つのデータを用いて、不揮発性記憶素子の各組のうち少なくとも1組について書き込み動作を実行する、
記憶システム。 - 前記少なくとも1つの制御回路は、不揮発性記憶素子の各組についてプログラミング効果を判断し、
前記電圧は、初期プログラム電圧とステップサイズのうちの少なくとも一方を含む書き込み電圧を含んでおり、
プログラミング効果が平均よりも強い不揮発性記憶素子の組に対して書き込み電圧が減少される、
請求項12に記載の記憶システム。 - 前記少なくとも1つの制御回路は、各組のプログラムディスターブの量を測定し、
前記特定する処理は、そのプログラムディスターブの量に基づいて実行される、
請求項12に記載の記憶システム。 - 前記プログラムディスターブの量は、全てのデータ状態が存在するページにおける消去状態の閾値電圧分布の幅に基づく請求項14に記載の記憶システム。
- 前記少なくとも1つの制御回路は、記憶システムの不揮発性記憶素子の異なるブロック、記憶システムの不揮発性記憶素子のブロックの異なるグループ、及び、記憶システムの不揮発性記憶素子のワードラインの異なるグループのうちの少なくとも1つについて異なる電圧のセットを特定し、
各グループは、1つ又は複数のワードラインを含む、
請求項12〜15の何れか一項に記載の記憶システム。 - 電圧の前記セットは、読み出し電圧(V R−i )をさらに含んでおり、
電圧の前記セットは、最も高いデータ状態の検証電圧レベルが修正される固定プログラムディスターブ方式を用いて特定される、
請求項12〜16のいずれか一項に記載の記憶システム。 - プログラムディスターブの量が高すぎる場合に、最も高いデータ状態の検証電圧レベルが減少される請求項17に記載の記憶システム。
- 電圧の前記セットは、読み出し電圧(V R−i )をさらに含んでおり、
電圧の前記セットは、最も高いデータ状態の検証電圧レベルが固定される固定電圧ウィンドウ方式を用いて特定される、
請求項12〜16のいずれか一項に記載の記憶システム。 - 電圧の前記セットは、読み出し電圧(V R−i )をさらに含んでいる請求項12〜16及び18のいずれか一項に記載の記憶システム。
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