JP5400968B2 - Semiconductor switching element gate drive circuit - Google Patents
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Description
この発明は、半導体スイッチング素子を駆動するゲート駆動回路に関するものであり、特に半導体スイッチング素子を高信頼にスイッチングできる半導体スイッチング素子のゲート駆動回路に関する。 The present invention relates to a gate drive circuit for driving a semiconductor switching element, and more particularly to a gate drive circuit for a semiconductor switching element capable of switching the semiconductor switching element with high reliability.
高電圧側アームと低電圧側アームで構成されるハーフブリッジまたはフルブリッジからなるインバータでは、アームスイッチとして半導体スイッチング素子であるMOSFET(Metal−Oxide−Semiconductor Field−Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)等が用いられている。ここで、例えば高電圧側アームスイッチをターンオン、低電圧側アームスイッチをターンオフしたときに、低電圧側アームスイッチのドレイン−ソース間電圧が上昇することでゲート電圧が持ち上がり、ターンオフしている低電圧側アームスイッチがターンオンしてしまう誤動作を起こすという不具合を生じる。 In an inverter consisting of a half-bridge or full-bridge composed of a high-voltage side arm and a low-voltage side arm, a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) or IGBT (Insulated Gate Bipolar Transistor) is used as an arm switch as a semiconductor switching element. ) Etc. are used. Here, for example, when the high voltage side arm switch is turned on and the low voltage side arm switch is turned off, the gate voltage rises due to the rise of the drain-source voltage of the low voltage side arm switch, and the low voltage is turned off. This causes a malfunction of causing the side arm switch to turn on and malfunction.
その対策のため、従来からゲート駆動回路には様々な対策が施されてきた。例えば、従来例のゲート駆動回路では、低電圧側アームスイッチのゲート端子に接続されたコンデンサなどからなる負バイアス回路を備え、低電圧側アームスイッチがターンオンするときに負バイアス回路内コンデンサに発生する電圧を、低電圧側アームスイッチがターンオフするときに負バイアスとして印加している技術が示されている(例えば、特許文献1)。 For the countermeasure, various countermeasures have been conventionally applied to the gate drive circuit. For example, the conventional gate drive circuit includes a negative bias circuit including a capacitor connected to the gate terminal of the low-voltage side arm switch, and is generated in the negative bias circuit capacitor when the low-voltage side arm switch is turned on. A technique is shown in which a voltage is applied as a negative bias when a low-voltage side arm switch is turned off (for example, Patent Document 1).
ここで、特許文献1の技術では、スイッチングの高速化により半導体スイッチング素子のゲート−ソース間に印加されるノイズが大きくなった場合に負バイアス電圧を大きく取ろうとするとゲート駆動回路の電源電圧を変更もしくは追加しなければならず、また、ゲート駆動回路の電源電圧を従来のままとするならばアームスイッチのゲート電圧を小さくする必要がある。
Here, in the technique of
これを改善した従来例として電源の変更やゲート電圧低下に伴うアームスイッチの損失増加を回避するように負バイアス回路を設けたゲート駆動回路が示されている(例えば、特許文献2)。 As a conventional example in which this is improved, a gate drive circuit provided with a negative bias circuit so as to avoid an increase in loss of an arm switch due to a change in power supply or a decrease in gate voltage is disclosed (for example, Patent Document 2).
しかしながら、特許文献2に示された技術は、例えばアームスイッチとしてMOSFETを用いたとき、コンデンサによって与えられる負バイアスは、放電によって徐々にその負バイアス量が減少し駆動MOSFETのソース電位に近づくが、駆動MOSFETがオフ期間中にコンデンサを再充電するなどの負バイアス量回復のための手段が無いため、負バイアスが小さくなったときにノイズが混入した場合などに誤オンしやすくなる。特に、駆動MOSFETとしてゲート−ソース間閾値電圧が低いSiC−MOSFETを用いた場合には、その特性から従来のSi−MOSFETと比較してノイズで誤オンする可能性が更に高くなってしまう問題があった。また、負バイアスを大きく且つ継続して得るためにコンデンサの容量を大きくするとコンデンサの充電時間も増加するため、高周波でスイッチングする場合には充電時間が不足しがちになり充分な量の負バイアスを得ることが難しくなる。
However, in the technique shown in
本発明は、上記のような課題を解決するもので、特許文献2の技術をさらに改善し、コンデンサ放電による負バイアスの減少を速やかに回復させる機能を持たせ、半導体スイッチング素子としてのSi−MOSFETやSiC−MOSFETにおいて高周波スイッチングが可能で、かつノイズによるゲート誤動作を防止可能な半導体スイッチング素子のゲート駆動回路を得ることを目的としている。
The present invention solves the above-described problems, further improves the technique of
この発明に係る半導体スイッチング素子のゲート駆動回路は、半導体スイッチング素子を駆動するON駆動用スイッチおよびOFF駆動用スイッチが設けられたバッファと、負バイアス生成部と、負バイアス生成部制御回路とが設けられており、負バイアス生成部には、バッファのOFF駆動用スイッチに接続され、半導体スイッチング素子に印加する負バイアスを生成する2系統以上のスイッチング・充電回路が設けられているとともに、負バイアス生成部は、半導体スイッチング素子がOFFの期間に、負バイアス生成部制御回路によって2系統以上のスイッチング・充電回路の系統切り替えを複数回行って、半導体スイッチング素子に連続的な負バイアスを印加するものである。 A gate drive circuit for a semiconductor switching element according to the present invention includes a buffer provided with an ON drive switch and an OFF drive switch for driving the semiconductor switching element, a negative bias generation unit, and a negative bias generation unit control circuit. The negative bias generator is provided with two or more switching / charging circuits that are connected to the buffer OFF drive switch and generate a negative bias to be applied to the semiconductor switching element. The unit switches the system of two or more switching / charging circuits multiple times by the negative bias generator control circuit during the period when the semiconductor switching element is OFF, and applies a continuous negative bias to the semiconductor switching element. is there.
この発明による半導体スイッチング素子のゲート駆動回路は上記のような構成を採用しているので、半導体スイッチング素子がOFFの時に、2系統以上のスイッチング・充電回路の系統が連続的に切り替えられ、半導体スイッチング素子に対して連続的かつ充分な負バイアスが印加され、ノイズなどによる誤動作を防止することが可能となる。 Since the gate driving circuit of the semiconductor switching element according to the present invention adopts the above-described configuration, when the semiconductor switching element is OFF, two or more switching / charging circuit systems are continuously switched, and the semiconductor switching circuit is switched. A continuous and sufficient negative bias is applied to the element, and malfunction due to noise or the like can be prevented.
ここで本願発明をより理解し易くするため、従来例の特許文献2におけるゲート駆動回路の動作について、図3、図4を用いて説明する。
Here, in order to make the present invention easier to understand, the operation of the conventional gate drive circuit in
図3は、上記特許文献2のゲート駆動回路を示した概略の構成図である。図3において、ゲート駆動回路100aは、直列に接続されたPチャネルMOSFET5と、NチャネルMOSFET6からなるバッファ7と、NチャネルMOSFET6のソースにアノードを接続し、駆動MOSFET3のソース電位にカソードを接続するダイオード13と、抵抗14を介して制御電源11にカソードを接続するツェナーダイオード15と、ツェナーダイオード15のアノードと、ダイオード13のアノードとの間に接続する負バイアス用のコンデンサ16と、ツェナーダイオード15のアノードにドレインを接続し、ダイオード13のカソードにソースを接続する負バイアス発生用NチャネルMOSFET17と、ON時のゲート抵抗8と、OFF時のゲート抵抗9と、バッファ7の駆動を行う駆動制御回路10と、負バイアス発生用のNチャネルMOSFET17の駆動を行う負バイアス制御回路18を備えている。
FIG. 3 is a schematic configuration diagram showing the gate drive circuit of
このような構成において、駆動MOSFET3がON状態のときにPチャネルMOSFET5がON、NチャネルMOSFET6がOFF、NチャネルMOSFET17がOFFとなり、負バイアス生成回路のコンデンサ16は制御電源11の電圧(以下、Vccと表記)とツェナーダイオード15のツェナー電圧(以下、Vzdと表記)とダイオード13の順方向電圧(以下、Vfと表記)との電位差(Vcc−Vzd−Vf)で充電される。
In such a configuration, when the
一方、駆動MOSFET3がOFFするときには、PチャネルMOSFET5がOFF、NチャネルMOSFET6がON、NチャネルMOSFET17がONとなり、駆動MOSFET3のソース電位(以下、Vsと表記)はコンデンサ16の充電電圧だけ引き下げられる。これにより駆動MOSFET3がOFFの状態においては駆動MOSFET3のゲート−ソース間電圧(以下、Vgsと表記)は負バイアス状態となりノイズによる誤動作の防止が図られている。ここで、ノイズによる誤動作の防止の観点から負バイアスは出来る限り大きく継続することが望ましい。
On the other hand, when the
図4に、ゲート駆動回路100aの過渡波形例を示す。S1は駆動MOSFET3のスイッチ状態、V1はNチャネルMOSFET17のドレイン電位、V2はNチャネルMOSFET6のソース電位である。期間t1において、駆動MOSFET3はON状態でありV1はVcc−Vzdである。また、V2はVfである。期間t1ではコンデンサ16はVcc−Vzd−Vfで充電される。VgsはVccに等しい。
FIG. 4 shows an example of a transient waveform of the
期間t2において、駆動MOSFET3はOFF状態であり、NチャネルMOSFET17がONするためV1はVsになる。これによりVgsはV2とVsの電位差であるVs−(Vcc−Vzd−Vf)の負バイアスを得る。その後、駆動MOSFET3のゲート−ソース間容量、ゲート抵抗9、NチャネルMOSFET6、コンデンサ16、NチャネルMOSFET17の経路で電流が流れるためVgsは徐々に上昇していく。
In the period t2, the driving
期間t3において、駆動MOSFET3はON状態であり、NチャネルMOSFET17は再びOFFとなるためV1は上昇しVcc−Vzdとなる。V2も再びVfとなる。
このように、従来の負バイアス生成機能では駆動MOSFET3がOFF時に与えられる負バイアスは、図4のt2の期間におけるVgsの曲線に示すように徐々に小さくなっていくことから、負バイアスが大きい期間を長くすることで誤動作の発生をより確実に抑えることが難しくなるため、これを可能とする負バイアス生成機能が求められていた。In the period t3, the
Thus, in the conventional negative bias generation function, the negative bias applied when the
本発明は、このような従来の負バイアス生成機能を備えたゲート駆動回路に対する要求を満たすものである。以下、実施の形態を図面に基づき詳細に説明する。 The present invention satisfies the demand for such a conventional gate driving circuit having a negative bias generation function. Hereinafter, embodiments will be described in detail with reference to the drawings.
実施の形態1.
図1は、実施の形態1によるゲート駆動回路100を示した概略の構成図である。図1において、ゲート駆動回路100は、ON時のゲート抵抗8とOFF時のゲート抵抗9を介して、直列接続されたON駆動用スイッチのPチャネルMOSFET5と、OFF駆動用スイッチのNチャネルMOSFET6からなるバッファ7と、制御電源11と半導体スイッチング素子である駆動MOSFET3のソース電位との間に接続された負バイアス生成部50が設けられている。
FIG. 1 is a schematic configuration diagram showing a
この負バイアス生成部50は、負バイアスを生成する1系統である抵抗20、PチャネルMOSFET21、NチャネルMOSFET22、抵抗23およびコンデンサ30で形成される第1のスイッチング・充電回路51と、負バイアスを生成する第2の系統である抵抗24、PチャネルMOSFET25、NチャネルMOSFET26、抵抗27およびコンデンサ31で形成される第2のスイッチング・充電回路52と、前記バッファ7のNチャネルMOSFET6のソースにアノードを接続するダイオード28、およびダイオード29が設けられている。
The
なお、前記コンデンサ30は、NチャネルMOSFET22のドレインとダイオード28のカソード間に接続され、コンデンサ31はNチャネルMOSFET26のドレインとダイオード29のカソード間に接続されている。
The
またダイオード32のアノードは前記ダイオード28のカソードに、ダイオード32のカソードが前記駆動MOSFET3のソース電位に接続されている。またダイオード33のアノードは前記ダイオード29のカソードに、ダイオード33のカソードが前記駆動MOSFET3のソース電位に接続されている。
The anode of the
さらに、前記第1のスイッチング・充電回路51のPチャネルMOSFET21とNチャネルMOSFET22、および前記第2のスイッチング・充電回路52のPチャネルMOSFET25とNチャネルMOSFET26に制御信号を与えてコンデンサ30、コンデンサ31の充放電を制御する負バイアス生成部制御回路34が設けられている。
また、前記バッファ7に制御信号を与えて駆動MOSFET3を駆動する駆動制御回路10が設けられている。Further, a control signal is given to the P-
Further, a
このような構成において、駆動MOSFET3がONするときには、バッファ7のPチャネルMOSFET5がON、NチャネルMOSFET6がOFFする。また、負バイアス生成部50の第1のスイッチング・充電回路51のPチャネルMOSFET21と第2のスイッチング・充電回路52のPチャネルMOSFET25がON、NチャネルMOSFET22とNチャネルMOSFET26がOFFとなり、コンデンサ30とコンデンサ31はVccとダイオード32の順方向電圧、Vccとダイオード33の順方向電圧の電位差でそれぞれ充電される。ダイオード28、ダイオード29、ダイオード32、ダイオード33の特性を同一として順方向電圧をVfとすればVcc−Vfである。
In such a configuration, when the
一方、駆動MOSFET3がOFFするときには、PチャネルMOSFET5がOFF、NチャネルMOSFET6がONする。そして、まず、PチャネルMOSFET21がOFFしてNチャネルMOSFET22がONすると、コンデンサ30の充電電圧だけ駆動MOSFET3のソース電位Vsを引き下げる。次に、NチャネルMOSFET22とPチャネルMOSFET25をOFF、NチャネルMOSFET26とPチャネルMOSFET21をONするとコンデンサ31の充電電圧だけVsを引き下げる。このときコンデンサ30は制御電源11により充電が行われる。次に、NチャネルMOSFET26とPチャネルMOSFET21をOFF、NチャネルMOSFET22とPチャネルMOSFET25をONするとコンデンサ30の充電電圧だけVsを引き下げる。再度、駆動MOSFET3がOFFするときは前述の通りコンデンサ30とコンデンサ31は両方とも放電が停止され充電される。
On the other hand, when the
図2に、ゲート駆動回路100の各部の過渡波形例を示す。S1は駆動MOSFET3、S2はNチャネルMOSFET22とPチャネルMOSFET25、S3はPチャネルMOSFET21とNチャネルMOSFET26のスイッチ状態を示し、ハイレベルでONを示す。Vc1はNチャネルMOSFET22のドレイン電位、Vc2はNチャネルMOSFET26のドレイン電位、V3はNチャネルMOSFET6のソース電位である。
FIG. 2 shows an example of a transient waveform at each part of the
期間t4において、駆動MOSFET3はON状態でありVc1とVc2はVccである。また、V3は2Vfである。期間t4ではコンデンサ30とコンデンサ31はVcc−Vfで充電される。VgsはVccに等しい。
In the period t4, the driving
期間t5において、駆動MOSFET3はOFF状態であり、NチャネルMOSFET22がONするためVc1はVsになる。これによりVgsは最大でV3とVsの電位差であるVs−(Vcc−2Vf)の負バイアスを得る。その後、駆動MOSFET3のゲート−ソース間容量、ゲート抵抗9、NチャネルMOSFET6、ダイオード28、コンデンサ30、NチャネルMOSFET22、抵抗23の経路で電流が流れるためV3は徐々に上昇していく。
In the period t5, the driving
期間t6において、NチャネルMOSFET22に代わってNチャネルMOSFET26がONするためVc2はVsになる。これによりVgsは最大でV3とVsの電位差であるVs−(Vcc−2Vf)の負バイアスを得る。その後、駆動MOSFET3のゲート−ソース間容量、ゲート抵抗9、NチャネルMOSFET6、ダイオード29、コンデンサ31、NチャネルMOSFET26、抵抗27の経路で電流が流れるためV3は徐々に上昇していく。PチャネルMOSFET21はONしているためVc1は再びVccとなりコンデンサ30は充電される。
In the period t6, the N-
期間t7において、再びNチャネルMOSFET22がONするためVc1はVsになる。これによりVgsは最大でV3とVsの電位差であるVs−(Vcc−2Vf)の負バイアスを得る。その後、駆動MOSFET3のゲート−ソース間容量、ゲート抵抗9、NチャネルMOSFET6、ダイオード28、コンデンサ30、NチャネルMOSFET22、抵抗23の経路で電流が流れるためV3は徐々に上昇していく。PチャネルMOSFET25はONしているためVc2は再びVccとなりコンデンサ31は充電される。
In the period t7, the N-
期間t8において、駆動MOSFET3はON状態であり、NチャネルMOSFET22とNチャネルMOSFET26は再びOFFとなるためVc1とVc2はともにVccとなる。V3も再び2Vfとなる。
In the period t8, the
このように、駆動MOSFET3がOFFしている期間(t5〜t7)に負バイアス生成部50に設けられた第1のスイッチング・充電回路51と、第2のスイッチング・充電回路52がスイッチングすることで、駆動MOSFET3のソース電位を2度にわたって継続的に引き下げて駆動MOSFET3のVgsを負バイアス状態にすることができる。すなわち、負バイアスを生成する第1のスイッチング・充電回路51、第2のスイッチング・充電回路52を2系統設け、第1の系統の第1のスイッチング・充電回路51から、第2の系統の第2のスイッチング・充電回路52に切り替えを行うことにより連続的に一定以上の負バイアスを駆動MOSFET3に対して印加可能となり、コンデンサの容量を増大することなく高速スイッチング可能でノイズによる誤動作を防止し、ひいてはエネルギー消費量を削減した半導体スイッチング素子のゲート駆動回路100を得ることができる。
As described above, the first switching / charging
なお、回路構成のスイッチング素子にMOSFETを例に用いて説明したが、これに限定するものではなく、トランジスタなどのスイッチング素子などを用いることができることは言うまでもない。また、駆動対象のスイッチング素子もMOSFETに限定せずIGBTなどに対しても適用可能であることは言うまでもない。 In addition, although it demonstrated using MOSFET as an example of the switching element of a circuit structure, it cannot be overemphasized that switching elements, such as a transistor, etc. can be used. Needless to say, the switching element to be driven is not limited to the MOSFET but can be applied to an IGBT or the like.
また、第1のスイッチング・充電回路51から第2のスイッチング・充電回路52への系統切り替えを1回行う例を示したが、これに限定されず2回以上の切り替えであってもよい。さらにまた2系統の例を示したが2系統に限定されず、3系統以上のスイッチング・充電回路であり、かつ少なくとも1回以上の切り替えが行われるものであってもよい。さらにコンデンサ30、31の放電パターンはこの実施の形態1に限定されるものではない。
Moreover, although the example which performs the system switching from the 1st switching and charging
実施の形態2.
この実施の形態2では、駆動MOSFET3として、ワイドバンドギャップ半導体で形成したMOSFETを用いた場合について説明する。ワイドバンドギャップ半導体は、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。このようなワイドバンドギャップ半導体によって形成されたスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、スイッチング素子やダイオード素子の小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能となる。また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、半導体モジュールの一層の小型化が可能になる。更に、電力損失が低いため、スイッチング素子やダイオード素子の高効率化が可能であり、延いては半導体モジュールの高効率化が可能になる。
In the second embodiment, a case where a MOSFET formed of a wide band gap semiconductor is used as the driving
ワイドバンドギャップ半導体によって形成された駆動MOSFET3はSi−MOSFETと比較してVthが低い傾向にあるためより小さなノイズでも誤オンする可能性があるが、この実施の形態2のようなゲート駆動回路を用いることによって、連続的で一定以上の負バイアスを印加することができるので、ノイズが印加されても誤オンしてしまうことを防止することができる。
Since the
Claims (3)
前記ゲート駆動回路は、前記半導体スイッチング素子を駆動するON駆動用スイッチおよびOFF駆動用スイッチが設けられたバッファと、負バイアス生成部と、負バイアス生成部制御回路とが設けられており、
前記負バイアス生成部には、前記バッファのOFF駆動用スイッチに接続され、前記半導体スイッチング素子に印加する負バイアスを生成する2系統以上のスイッチング・充電回路が設けられているとともに、前記負バイアス生成部は、前記半導体スイッチング素子がOFFの期間に、前記負バイアス生成部制御回路によって前記2系統以上のスイッチング・充電回路の系統切り替えを複数回行って、前記半導体スイッチング素子に連続的な負バイアスを印加する半導体スイッチング素子のゲート駆動回路。 A gate driving circuit for a semiconductor switching element,
The gate drive circuit is provided with a buffer provided with an ON drive switch and an OFF drive switch for driving the semiconductor switching element, a negative bias generation unit, and a negative bias generation unit control circuit,
The negative bias generation unit includes two or more switching / charging circuits that are connected to an OFF drive switch of the buffer and generate a negative bias to be applied to the semiconductor switching element. The switching unit performs switching of the two or more switching / charging circuits a plurality of times by the negative bias generation unit control circuit during a period in which the semiconductor switching element is OFF, so that a continuous negative bias is applied to the semiconductor switching element. A gate driving circuit of a semiconductor switching element to be applied.
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