JP5390983B2 - 電界効果トランジスタおよび電界効果トランジスタの製造方法 - Google Patents
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Description
図1は本発明の実施の形態1に係るMOSFETの断面概略図である。このMOSFET100は、サファイア、SiC、(111)面を有するSiなどからなる基板101上に、AlN層とGaN層を交互に積層して形成したバッファ層102と、i−GaN層103が形成されている。さらに、i−GaN層103上の一部にn−−GaN層104a、104bが形成されている。さらに、n−−GaN層104a、104b上には、それぞれコンタクト層であるn+−GaN層105a、105bが形成され、n+−GaN層105a、105b上には、それぞれソース電極109、ドレイン電極110が形成されている。また、n−−GaN層104aに隣接する領域には、i−GaN層103の表面103a上に媒介層であるp−GaN層106が形成されている。また、ソース電極109とドレイン電極110との間には、n+−GaN層105b、p−GaN層106、およびn−−GaN層104a上にわたってゲート絶縁膜であるSiO2膜107が形成されている。また、SiO2膜107上には、ゲート電極108が形成されている。また、n−−GaN層104aは、n+−GaN層105aとi−GaN層103との間に、ゲート電極108と積層方向において一部が重畳するように形成され、耐圧性を高めるRESURF層として機能する。
つぎに、本発明の実施の形態2に係るMOSFETについて説明する。本実施の形態2に係るMOSFET200は、MOSFET100と同様の構成を有するが、電界緩和層の層厚が、ドレイン電極側からゲート電極側にむかって段階的に薄くなるように形成されている。
つぎに、本発明の実施の形態3に係るMOSFETについて説明する。本実施の形態3に係るMOSFET300は、互いにバンドギャップエネルギーの異なるAlGaNとGaNとのヘテロ構造を有するものである。
つぎに、本発明の実施の形態4に係るMOSFETについて説明する。本実施の形態4に係るMOSFET400は、MOSFET300と同様の構成を有するが、MOSFET200と同様に、AlGaN層の層厚が、ドレイン電極側からゲート電極側にむかって段階的に薄くなるように形成されている。
つぎに、本発明の実施の形態5に係るMOSFETについて説明する。本実施の形態5に係るMOSFET500は、MOSFET100と同様の構成を有するが、基板の導電型がn+型であるとともに、基板の裏面に裏面電極が形成されており、ソース電極が、基板とn型のコンタクト層とを電気的に接続するように形成されている点が異なる。
つぎに、本発明の実施の形態6について説明する。本実施の形態6は、実施の形態2に係るMOSFETと同様の構成のMOSFETを備えた半導体集積回路である。
つぎに、本発明の実施の形態3の変形例に係るMOSFETについて説明する。図11は、実施の形態3の変形例に係るMOSFETの断面概略図である。本変形例に係るMOSFET300aは、図7に示した実施の形態3に係るMOSFET300において、媒介層であるp−GaN層306を、i−GaN層315に置き換えたものであり、他の部分はMOSFET300と同様の構造を有するものである。
101〜601 基板
102〜602 バッファ層
103〜503、315 i−GaN層
103a〜603a 表面
104、104a、204a、504a、104b、204b、504b、204aa、204ab n−−GaN層
105、105a〜505a、105b〜505b n+−GaN層
106〜606、603 p−GaN層
107〜607 SiO2膜
108〜608 ゲート電極
109〜609 ソース電極
110〜610 ドレイン電極
311a、311b、411a、411b、611a、611b AlGaN層
303b、303c、403b、403c、403ba、403bb 2次元電子ガスが発生する領域
512 裏面電極
600 半導体集積回路
613 カソード電極
614 アノード電極
D ダイオード
M マスク
O 開口
T トランジスタ
Claims (8)
- MOS構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、
基板上に形成されたi型または所定の導電型を有する半導体層と、
エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、
エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート電極と重畳するように形成された、前記所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、
エピタキシャル成長によって前記半導体層上の前記電界緩和層に隣接する領域に形成された、i型または前記所定の導電型を有する媒介層と、
前記媒介層上に形成したゲート絶縁膜と、
を備えたことを特徴とする電界効果トランジスタ。 - 前記電界緩和層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に抵抗が高くなるように形成されていることを特徴とする請求項1に記載の電界効果トランジスタ。
- 前記電界緩和層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に層厚が薄くなるように形成されていることを特徴とする請求項2に記載の電界効果トランジスタ。
- 前記基板は、導電型がn+型であるとともに、裏面に裏面電極が形成されており、
前記ソース電極は、前記基板と前記コンタクト層とを電気的に接続するように形成されていることを特徴とする請求項1〜3のいずれか1つに記載の電界効果トランジスタ。 - 前記所定の導電型がp型であることを特徴とする請求項1〜4のいずれか1つに記載の電界効果トランジスタ。
- MOS構造を有し、窒化化合物半導体からなる電界効果トランジスタの製造方法であって、
基板上にi型または所定の導電型を有する半導体層を形成する半導体層形成工程と、
前記半導体層上の一部に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有する電界緩和層を形成する電界緩和層形成工程と、
前記半導体層または前記電界緩和層のソース電極およびドレイン電極を形成する領域上に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有するとともに前記電界緩和層よりもキャリア濃度が高いコンタクト層を形成するコンタクト層形成工程と、
前記半導体層上の前記電界緩和層に隣接する領域に、エピタキシャル成長によってi型または前記所定の導電型を有する媒介層を形成する媒介層形成工程と、
前記媒介層上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。 - 前記媒介層を形成すべき領域をエッチングするエッチング工程をさらに含み、
前記媒介層形成工程において、前記エッチング工程においてエッチングマスクとして使用したマスクを成長マスクとして前記媒介層を形成することを特徴とする請求項6に記載の電界効果トランジスタの製造方法。 - 前記所定の導電型がp型であることを特徴とする請求項6または7に記載の電界効果トランジスタの製造方法。
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