JP5463529B2 - 電界効果トランジスタの製造方法 - Google Patents
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Description
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化化合物からなる電界効果トランジスタおよびその製造方法に関するものである。
ＩＩＩ−Ｖ族窒化化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。特に、ＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によって、界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。また、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。ところが、通常のＡｌＧａＮ／ＧａＮ ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリーオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。
ノーマリオフ型デバイスを実現するためには、ＭＯＳＦＥＴ構造を採用する必要がある。図１２は、従来のＭＯＳＦＥＴの断面概略図である（非特許文献１参照）。このＭＯＳＦＥＴ８００においては、基板８０１上にバッファ層８０２を介してｐ−ＧａＮ層８０３が形成されている。また、ソース・ドレイン領域のオーミック接触を取るためのコンタクト層として、ｐ−ＧａＮ層８０３の一部に、イオン注入法によってｎ＋−ＧａＮ領域８０５、８０６が形成されている。さらに、ゲート・ドレイン間には、ゲート・ドレイン間の電界を緩和してデバイスの耐圧を向上させるために、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）層と呼ばれるｎ−−ＧａＮ領域８０４が、イオン注入法によって形成されている。また、ＳｉＯ２などからなる酸化膜８０７が形成され、酸化膜８０７上にゲート電極８０８が形成されている。ゲート電極８０８としては、一般的にポリＳｉが用いられるが、Ｎｉ／ＡｕやＷＳｉ等の金属電極が用いられることもある。また、ｎ＋−ＧａＮ領域８０５、８０６上には、ソース電極８０９、ドレイン電極８１０が形成されている。ソース電極８０９、ドレイン電極８１０としては、Ｔｉ／ＡｌやＴｉ／ＡｌＳｉ／Ｍｏなどの、ｎ＋−ＧａＮに対してオーミック接触を形成する金属が用いられる。
ところで、ＭＯＳＦＥＴにおいては、チャネルの移動度を良好にするためには、酸化膜と半導体との界面の界面準位を低く抑えることが重要である。通常のＳｉ系ＭＯＳＦＥＴにおいては、酸化膜としてＳｉを熱酸化して形成したＳｉＯ２熱酸化膜が用いられ、界面準位が低い非常に良好な界面が実現されている。一方、窒化化合物系ＭＯＳＦＥＴの場合は、良好な熱酸化膜が得られないので、ｐ−ＣＶＤ法によってＳｉＯ２などからなる酸化膜を形成することが一般的である。
ここで、上述したように、従来、ｎ＋−ＧａＮ領域、ｎ−−ＧａＮ領域の形成には、イオン注入法が用いられる。イオン注入法においては、所定の不純物イオンの注入後に、結晶欠陥を回復させ、注入した不純物を活性化するためのアニールが行われる。半導体材料がたとえばＧａＮの場合は、結晶の結合が強固なため、１０００℃程度の高温でアニールを行う必要がある。
Matocha. K, Chow. T.P, Gutmann. R.J., "High-voltage normally off GaN MOSFETs on sapphire substrates", IEEE Transaction on Electron Devices. vol. 52, No. 1 2005 pp. 6-10
しかしながら、不純物の活性化率は不純物のドーズ量に依存し、ドーズ量が大きいほど活性化率が高い。その結果、ドーズ量が大きいｎ＋−ＧａＮ領域において不純物が完全に活性化するようなアニール条件であっても、ｎ−−ＧａＮ領域においては不純物の活性化率は１００％とはならず、活性化が不十分となる。ｎ−−ＧａＮ領域の活性化が不十分であると、不活性不純物が原因となってリーク電流が増大したり、不活性不純物によってＲＥＳＵＲＦ層であるｎ−−ＧａＮ領域の電子移動度が劣化し、ｎ−−ＧａＮ領域の抵抗が高くなったりするといった問題がある。さらに、結晶欠陥の回復が十分でない場合にも、リーク電流の増大とｎ−−ＧａＮ領域の電子移動度の劣化という問題が生じる。
この問題を解決するために、ｎ−−ＧａＮ領域を完全に活性化させようとすると、たとえば１３００℃以上の高温でアニールする必要がある。しかし、１３００℃以上の高温で長時間アニールを行うと、ＧａＮ結晶の表面にピットが発生し、ＧａＮ／ＳｉＯ２の界面の質が不十分なものとなり、チャネルの移動度が劣化してしまうという問題点があった。
他方、ｎ−−ＧａＮ領域の電子移動度の劣化を補うために、不純物のドーズ量を増やすと、ｎ＋−ＧａＮ領域とｎ−−ＧａＮ領域との電子濃度の差が小さくなるので、ｎ−−ＧａＮ領域の電界を緩和する効果が小さくなり、所望の耐圧性を確保できないという問題があった。
本発明は、上記に鑑みてなされたものであって、電子移動度が高く、リーク電流が小さく、オン抵抗が低い電界効果トランジスタおよび電界効果トランジスタの製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、ＭＯＳ構造を有する電界効果トランジスタであって、基板上に形成したｐ型窒化化合物半導体層と、ソース電極およびドレイン電極下部に位置し、イオン注入により形成されたｎ型コンタクト領域と、前記ｐ型窒化化合物半導体層上にエピタキシャル成長によって積層されるとともに、一端部がドレイン電極側のｎ型コンタクト領域に隣接し、他の一端部がゲート電極の前記ドレイン電極側にオーバーラップするように形成され、前記ｎ型コンタクト領域よりもキャリア濃度が低いｎ型窒化化合物半導体からなる電界緩和層と、を備えることを特徴とする。
また、本発明に係る電界効果トランジスタは、上記の発明において、前記電界緩和層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に抵抗が高くなるように形成されていることを特徴とする。
また、本発明に係る電界効果トランジスタは、上記の発明において、前記電界緩和層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に層厚が薄くなるように形成されていることを特徴とする。
また、本発明に係る電界効果トランジスタは、ＭＯＳ構造を有する電界効果トランジスタであって、基板上に形成したｐ型窒化化合物半導体層と、ソース電極およびドレイン電極下部に位置し、イオン注入により形成されたｎ型コンタクト領域と、前記ｐ型窒化化合物半導体層上にエピタキシャル成長によって積層されるとともに、一端部がドレイン電極側のｎ型コンタクト領域に隣接し、他の一端部がゲート電極の前記ドレイン電極側にオーバーラップするように形成されたＡｌＧａＮ層と、を備え、前記ｐ型窒化化合物半導体層の前記ＡｌＧａＮ層との界面近傍に２次元電子ガスによって形成される電界緩和領域を有することを特徴とする。
また、本発明に係る電界効果トランジスタは、上記の発明において、前記ＡｌＧａＮ層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に層厚が薄くなるように形成されていることを特徴とする。
また、本発明に係る電界効果トランジスタの製造方法は、ＭＯＳ構造を有する電界効果トランジスタの製造方法であって、基板上にｐ型窒化化合物半導体層を形成するｐ型層形成工程と、前記ｐ型窒化化合物半導体層上にｎ型窒化化合物半導体層をエピタキシャル成長するエピタキシャル成長工程と、前記ｎ型窒化化合物半導体層の一端部がゲート電極を形成する領域のドレイン電極を形成する領域側にオーバーラップするように該ｎ型窒化化合物半導体層を成型し、電界緩和層を形成する電界緩和層形成工程と、前記ｐ型窒化化合物半導体層または前記電界緩和層のソース電極および前記ドレイン電極を形成する領域にイオン注入を行い、前記ｎ型窒化化合物半導体層よりもキャリア濃度が高いｎ型コンタクト領域を形成するコンタクト領域形成工程と、を含むことを特徴とする。
また、本発明に係る電界効果トランジスタの製造方法は、ＭＯＳ構造を有する電界効果トランジスタの製造方法であって、基板上にｐ型窒化化合物半導体層を形成するｐ型層形成工程と、前記ｐ型窒化化合物半導体層上にＡｌＧａＮ層をエピタキシャル成長するエピタキシャル成長工程と、前記ＡｌＧａＮ層の一端部がゲート電極を形成する領域のドレイン電極を形成する領域側にオーバーラップするように該ＡｌＧａＮ層を成型する電界緩和領域形成工程と、前記ｐ型窒化化合物半導体層または前記ＡｌＧａＮ層のソース電極および前記ドレイン電極を形成する領域にイオン注入を行い、ｎ型コンタクト領域を形成するコンタクト領域形成工程と、を含むことを特徴とする。
本発明によれば、電子移動度が高く、リーク電流が小さく、オン抵抗が低い電界効果トランジスタおよび電界効果トランジスタの製造方法を実現できるという効果を奏する。
以下に、図面を参照して本発明に係る電界効果トランジスタおよびその製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
（実施の形態１）
図１は本発明の実施の形態１に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層とＧａＮ層を交互に積層して形成したバッファ層１０２と、ｐ−ＧａＮ層１０３が形成されている。さらに、ｐ−ＧａＮ層１０３の一部に、ｎ＋−ＧａＮ領域１０５、１０６が形成され、ｐ−ＧａＮ層１０３上の一部にｎ−−ＧａＮ層１０４が形成されている。さらに、ｎ＋−ＧａＮ領域１０５、１０６上に、それぞれソース電極１０９、ドレイン電極１１０が形成されている。また、ｐ−ＧａＮ層１０３およびｎ−−ＧａＮ層１０４上に、ＳｉＯ２膜１０７が形成されている。また、ＳｉＯ２膜１０７上に、ゲート電極１０８が形成されている。また、ｎ−−ＧａＮ層１０４は、一端部がｎ＋−ＧａＮ領域１０６に隣接し、他の一端部がゲート電極１０８のドレイン電極１１０側にオーバーラップするように形成され、ＲＥＳＵＲＦ層として機能する。
図１は本発明の実施の形態１に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層とＧａＮ層を交互に積層して形成したバッファ層１０２と、ｐ−ＧａＮ層１０３が形成されている。さらに、ｐ−ＧａＮ層１０３の一部に、ｎ＋−ＧａＮ領域１０５、１０６が形成され、ｐ−ＧａＮ層１０３上の一部にｎ−−ＧａＮ層１０４が形成されている。さらに、ｎ＋−ＧａＮ領域１０５、１０６上に、それぞれソース電極１０９、ドレイン電極１１０が形成されている。また、ｐ−ＧａＮ層１０３およびｎ−−ＧａＮ層１０４上に、ＳｉＯ２膜１０７が形成されている。また、ＳｉＯ２膜１０７上に、ゲート電極１０８が形成されている。また、ｎ−−ＧａＮ層１０４は、一端部がｎ＋−ＧａＮ領域１０６に隣接し、他の一端部がゲート電極１０８のドレイン電極１１０側にオーバーラップするように形成され、ＲＥＳＵＲＦ層として機能する。
このＭＯＳＦＥＴ１００は、ＲＥＳＵＲＦ層であるｎ−−ＧａＮ層１０４がエピタキシャル成長により形成され、ｎ＋−ＧａＮ領域１０５、１０６はイオン注入法により形成されている。その結果、このＭＯＳＦＥＴ１００は、ｎ−−ＧａＮ層１０４において不活性不純物がきわめて少ないので、電子移動度が高く、リーク電流が小さく、オン抵抗が低いＭＯＳＦＥＴとなる。
つぎに、図２〜図４を用いて、ＭＯＳＦＥＴ１００の製造方法について説明する。はじめに、基板１０１上に、バッファ層１０２、ｐ−ＧａＮ層１０３、ｎ−−ＧａＮ層１０４をＭＯＣＶＤ法によってエピタキシャル成長する。ｐ−ＧａＮ層１０３に添加するドーパントはＭｇであり、添加濃度は５×１０１５〜１×１０１７ｃｍ−３程度である。一方、ｎ−−ＧａＮ層１０４は厚さが１μｍであり、添加するドーパントはＳｉであり、添加濃度は１×１０１３ｃｍ−２である。
つぎに、ｎ−−ＧａＮ層１０４上の一部にフォトリソグラフィによりパターニングを行う。そして、このパターニングをマスクとして、図３に示すようにｎ−−ＧａＮ層１０４の一部をエッチング除去してｐ−ＧａＮ層１０３の一部を露出させる。なお、エッチングにはＩＣＰ等のドライエッチング法を用いるのが好適である。
つぎに、以下のようにして、ソース・ドレイン領域に、ｎ＋−ＧａＮ領域１０５、１０６を形成するためのイオン注入用のマスクを形成する。まず、ｐ−ＣＶＤ法によって全面にＳｉＯ２膜１１１を１０００ｎｍだけ堆積する。つぎに、フォトリソグラフィによって形成したマスクを用いて、ｎ＋−ＧａＮ領域１０５、１０６を形成する部分の直上のＳｉＯ２膜１１１をエッチング除去する。つぎに、全面に表面保護用のＳｉＯ２膜１１２を２０ｎｍだけ堆積する。つぎに、以上の工程によってマスクが形成された基板に、図４に示すようにＳｉイオンのイオンを注入し、ｎ＋−ＧａＮ領域１０５、１０６を形成する。イオン注入の際のドーズ量は、典型的には３×１０１５ｃｍ−２程度である。
つぎに、ＳｉＯ２膜１１１、１１２をＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ）によって全面除去し、新たに不純物を活性化させるためのアニールを行うための保護用のキャップ層を全面に堆積する。このキャップ層はＳｉＯ２からなるが、ＡｌＮ、グラファイト等からなるものでもよい。つぎに、ｎ＋−ＧａＮ領域１０５、１０６に含まれる不純物を活性化させるためのアニールを行う。このアニールは、アニール炉を用いて、温度を１１００℃としてＮ２雰囲気中で５分間行う。本製造方法では、比較的ドーズ量が大きく不純物が活性化しやすいｎ＋−ＧａＮ領域１０５、１０６に対してのみ活性化を行えばよいので、アニールを高温、長時間にする必要がない。したがって、ＧａＮ結晶の表面にピットが発生せず、チャネルの移動度が劣化してしまうこともない。アニール終了後は、ＢＨＦを用いるなどの適当な方法によってキャップ層を除去する。
つぎに、全面にＭＯＳ構造を形成するためのＳｉＯ２膜１０７を１００ｎｍ堆積し、界面準位を低減するために温度９００℃、Ｎ２雰囲気中で３０分アニールを行う。次いでゲート電極となるポリＳｉを６５０ｎｍ堆積する。その後、炉内温度を９００℃とした炉において、ＰＯＣｌ３雰囲気中で基板を２０分間アニールすることによって、ポリＳｉにＰをドーピングし、ポリＳｉをｎ＋型とする。さらに、ゲート領域を規定するためのフォトリソグラフィを行い、ＲＩＥによって不要なポリＳｉをエッチング除去し、ゲート電極１０８を形成する。なお、ゲート電極１０８は、その一部がｎ−−ＧａＮ層１０４にオーバーラップするように形成する。
さらに、ＳｉＯ２膜１０７のｎ＋−ＧａＮ領域１０５、１０６上の一部をエッチング除去し、ソース電極１０９、ドレイン電極１１０を形成し、ＭＯＳＦＥＴ１００が完成する。
（実施の形態２）
図５は本発明の実施の形態２に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様に、基板２０１上に、バッファ層２０２と、ｐ−ＧａＮ層２０３が形成されている。さらに、ｐ−ＧａＮ層２０３の一部に、ｎ＋−ＧａＮ領域２０５、２０６が形成され、ｐ−ＧａＮ層２０３上の一部にｎ−−ＧａＮ層２０４が形成されている。さらに、ソース電極２０９、ドレイン電極２１０、ＳｉＯ２膜２０７、ゲート電極２０８が形成されている。ｎ−−ＧａＮ層２０４は、一端部がｎ＋−ＧａＮ領域２０６に隣接し、他の一端部がゲート電極２０８のドレイン電極２１０側にオーバーラップするように形成され、ＲＥＳＵＲＦ層として機能する。
図５は本発明の実施の形態２に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様に、基板２０１上に、バッファ層２０２と、ｐ−ＧａＮ層２０３が形成されている。さらに、ｐ−ＧａＮ層２０３の一部に、ｎ＋−ＧａＮ領域２０５、２０６が形成され、ｐ−ＧａＮ層２０３上の一部にｎ−−ＧａＮ層２０４が形成されている。さらに、ソース電極２０９、ドレイン電極２１０、ＳｉＯ２膜２０７、ゲート電極２０８が形成されている。ｎ−−ＧａＮ層２０４は、一端部がｎ＋−ＧａＮ領域２０６に隣接し、他の一端部がゲート電極２０８のドレイン電極２１０側にオーバーラップするように形成され、ＲＥＳＵＲＦ層として機能する。
このＭＯＳＦＥＴ２００は、ＲＥＳＵＲＦ層であるｎ−−ＧａＮ層２０４がエピタキシャル成長により形成され、ｎ＋−ＧａＮ領域２０５、２０６はイオン注入法により形成されており、ＭＯＳＦＥＴ１００と同様に、電子移動度が高く、リーク電流が小さく、オン抵抗が低いＭＯＳＦＥＴとなる。
さらに、ｎ−−ＧａＮ層２０４は、ｎ＋−ＧａＮ領域２０６に隣接するｎ−−ＧａＮ層２０４ａと、ｎ−−ＧａＮ層２０４ａに隣接するｎ−−ＧａＮ層２０４ｂとの２層から構成されている。ここで、ｎ−−ＧａＮ層２０４ａとｎ−−ＧａＮ層２０４ｂのキャリア密度は同一であるが、層厚についてはｎ−−ＧａＮ層２０４ｂの方がｎ−−ＧａＮ層２０４ａよりも薄く形成されている。したがって、ｎ−−ＧａＮ層２０４ｂのシート抵抗はｎ−−ＧａＮ層２０４ａのシート抵抗よりも高い。その結果、ＲＥＳＵＲＦ層であるｎ−−ＧａＮ層２０４は、ドレイン側からゲート側に向かって抵抗が高くなっているので、電界の集中がさらに緩和される。したがって、ＭＯＳＦＥＴ２００は、より耐圧性が高いものとなる。なお、ＭＯＳＦＥＴ２００は、ｎ−−ＧａＮ層２０４が厚さの異なる２層から構成されているが、ｎ−−ＧａＮ層を同一の厚さでキャリア濃度が異なる２層から構成して、ドレイン側からゲート側に向かって抵抗を高くしてもよいし、３層以上から構成してもよい。
なお、このようなｎ−−ＧａＮ層２０４は、はじめに均一な層厚のｎ−−ＧａＮ層を形成し、その後形成したｎ−−ＧａＮ層のゲート側を部分的にエッチングして層厚を薄くすることで実現できる。
（実施の形態３）
図６は本発明の実施の形態３に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ３００は、ＭＯＳＦＥＴ１００と同様に、基板３０１上に、バッファ層３０２と、ｐ−ＧａＮ層３０３が形成されている。さらに、ｐ−ＧａＮ層３０３の一部に、ｎ＋−ＧａＮ領域３０５、３０６が形成されている。さらに、ソース電極３０９、ドレイン電極３１０、ＳｉＯ２膜３０７、ゲート電極３０８が形成されている。しかし、ＭＯＳＦＥＴ１００とは異なり、ｎ＋−ＧａＮ領域３０６上にｎ＋−ＡｌＧａＮ層３１３が形成されている。さらに、ｐ−ＧａＮ層３０３上に、一端部がｎ＋−ＡｌＧａＮ層３１３に隣接し、他の一端部がゲート電極３０８のドレイン電極３１０側にオーバーラップするようにＡｌＧａＮ層３０４が形成されている。
図６は本発明の実施の形態３に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ３００は、ＭＯＳＦＥＴ１００と同様に、基板３０１上に、バッファ層３０２と、ｐ−ＧａＮ層３０３が形成されている。さらに、ｐ−ＧａＮ層３０３の一部に、ｎ＋−ＧａＮ領域３０５、３０６が形成されている。さらに、ソース電極３０９、ドレイン電極３１０、ＳｉＯ２膜３０７、ゲート電極３０８が形成されている。しかし、ＭＯＳＦＥＴ１００とは異なり、ｎ＋−ＧａＮ領域３０６上にｎ＋−ＡｌＧａＮ層３１３が形成されている。さらに、ｐ−ＧａＮ層３０３上に、一端部がｎ＋−ＡｌＧａＮ層３１３に隣接し、他の一端部がゲート電極３０８のドレイン電極３１０側にオーバーラップするようにＡｌＧａＮ層３０４が形成されている。
このＭＯＳＦＥＴ３００は、ｐ−ＧａＮ層３０３上にＡｌＧａＮ層３０４がエピタキシャル成長により形成されている。その結果、ＡｌＧａＮ／ＧａＮのヘテロ構造が形成され、ｐ−ＧａＮ層３０３のＡｌＧａＮ層３０４との界面近傍に自発分極とピエゾ分極によって２次元電子ガスが発生する。このＭＯＳＦＥＴ３００においては、この２次元電子ガスが発生する領域がＲＥＳＵＲＦ領域として機能し、電子移動度がきわめて高くなるとともに、リーク電流が小さく、オン抵抗が低いＭＯＳＦＥＴとなる。
なお、ＭＯＳＦＥＴ３００は、上述したＭＯＳＦＥＴ１００と同様の方法で製造できるが、ｎ−−ＧａＮ層１０４に換えてＡｌＧａＮ層３０４をエピタキシャル成長した後に、その一部をエッチング除去する点などが異なる。なお、ｎ＋−ＡｌＧａＮ層３１３は、イオン注入によってｎ＋−ＧａＮ領域３０６を形成する際に形成される。また、ＭＯＳＦＥＴ１００と同様に、アニールの際には、ｎ＋−ＧａＮ領域３０５、３０６に対してのみ活性化を行えばよいので、アニールを高温、長時間にする必要がない。したがって、ＧａＮ結晶の表面にピットが発生せず、チャネルの移動度が劣化してしまうこともない。
また、ＭＯＳＦＥＴ３００において、ＭＯＳＦＥＴ２００と同様に、ＡｌＧａＮ層３０４をドレイン側からゲート側に向かって層厚が薄くなるように形成してもよい。このようにＡｌＧａＮ層３０４を形成すれば、ｐ−ＧａＮ層３０３に発生する２次元電子ガスの密度がドレイン側からゲート側に向かって小さくなる、すなわち抵抗が高くなる。その結果、ＭＯＳＦＥＴ３００は、電界の集中がさらに緩和され、より耐圧性が高いものとなる。
（実施の形態４）
図７は本発明の実施の形態４に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ４００は、ＭＯＳＦＥＴ１００と同様に、基板４０１上に、バッファ層４０２と、ｐ−ＧａＮ層４０３が形成されているが、ＭＯＳＦＥＴ１００〜３００と異なり、ｎ−−ＧａＮ層４０４の一部にｎ＋−ＧａＮ領域４０６が形成されている。また、ゲート電極４０８のオーバーラップするｎ−−ＧａＮ層４０４の端部上には、ＳｉＯ２からなる電界緩和用のフィールド酸化膜４０７ａが形成されている。また、ＳｉＯ２膜４０７上には、ＳｉＯ２からなる層間絶縁膜４１４が形成されている。このＭＯＳＦＥＴ４００も、ＲＥＳＵＲＦ層であるｎ−−ＧａＮ層４０４がエピタキシャル成長により形成されているので、電子移動度が高く、リーク電流が小さく、オン抵抗が低いＭＯＳＦＥＴとなる。
図７は本発明の実施の形態４に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ４００は、ＭＯＳＦＥＴ１００と同様に、基板４０１上に、バッファ層４０２と、ｐ−ＧａＮ層４０３が形成されているが、ＭＯＳＦＥＴ１００〜３００と異なり、ｎ−−ＧａＮ層４０４の一部にｎ＋−ＧａＮ領域４０６が形成されている。また、ゲート電極４０８のオーバーラップするｎ−−ＧａＮ層４０４の端部上には、ＳｉＯ２からなる電界緩和用のフィールド酸化膜４０７ａが形成されている。また、ＳｉＯ２膜４０７上には、ＳｉＯ２からなる層間絶縁膜４１４が形成されている。このＭＯＳＦＥＴ４００も、ＲＥＳＵＲＦ層であるｎ−−ＧａＮ層４０４がエピタキシャル成長により形成されているので、電子移動度が高く、リーク電流が小さく、オン抵抗が低いＭＯＳＦＥＴとなる。
このＭＯＳＦＥＴ４００は、上述したＭＯＳＦＥＴ１００と同様の方法で製造できるが、下記の点などが異なる。すなわち、保護用のキャップ層を除去した後、全面にＳｉＯ２膜を５００ｎｍの厚さで成膜する。その後、図８に示すように、ｎ−−ＧａＮ層４０４の端部にフィールド酸化膜４０７ａが残るようにパターニングする。その後、図９に示すように、ＳｉＯ２膜４０７、ゲート電極４０８を形成する。その後、全面に層間絶縁膜４１４となるＳｉＯ２膜を１μｍの厚さで成膜する。つぎに、フォトリソグラフィによってパターニングを行い、ソース・ドレイン電極部分のＳｉＯ２膜をエッチングで開口し、層間絶縁膜４１４を形成するとともに、リフトオフ法によってソース電極４０９、ドレイン電極４１０を形成する。なお、電極としてはＴｉ／Ａｕ(５０ｎｍ／２００ｎｍ)電極等が用いられる。つぎに、層間絶縁膜４１４にゲート電極４０８用の開口を形成し、Ｔｉ／Ｍｏ／Ａｕ等の電極による配線を行うことにより、ＭＯＳＦＥＴ４００が完成する。
（実施の形態５）
図１０は本発明の実施の形態５に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ５００は、ＭＯＳＦＥＴ４００と同様に、基板５０１上に、バッファ層５０２と、ｐ−ＧａＮ層５０３が形成されており、ｎ−−ＧａＮ層５０４の一部にｎ＋−ＧａＮ領域５０６が形成されており、また、電界緩和用のフィールド酸化膜５０７ａおよび層間絶縁膜５１４が形成されている。さらに、ＭＯＳＦＥＴ２００と同様に、ｎ−−ＧａＮ層５０４は、ｎ−−ＧａＮ層５０４ａと、ｎ−−ＧａＮ層５０４ｂとの２層から構成され、ｎ−−ＧａＮ層５０４ｂのシート抵抗はｎ−−ＧａＮ層５０４ａのシート抵抗よりも高くなっている。したがって、ＭＯＳＦＥＴ５００は、ＭＯＳＦＥＴ２００と同様に、より耐圧性が高いものとなる。
図１０は本発明の実施の形態５に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ５００は、ＭＯＳＦＥＴ４００と同様に、基板５０１上に、バッファ層５０２と、ｐ−ＧａＮ層５０３が形成されており、ｎ−−ＧａＮ層５０４の一部にｎ＋−ＧａＮ領域５０６が形成されており、また、電界緩和用のフィールド酸化膜５０７ａおよび層間絶縁膜５１４が形成されている。さらに、ＭＯＳＦＥＴ２００と同様に、ｎ−−ＧａＮ層５０４は、ｎ−−ＧａＮ層５０４ａと、ｎ−−ＧａＮ層５０４ｂとの２層から構成され、ｎ−−ＧａＮ層５０４ｂのシート抵抗はｎ−−ＧａＮ層５０４ａのシート抵抗よりも高くなっている。したがって、ＭＯＳＦＥＴ５００は、ＭＯＳＦＥＴ２００と同様に、より耐圧性が高いものとなる。
（実施の形態６）
図１１は本発明の実施の形態６に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ６００は、基板６０１上に、バッファ層６０２と、ｉ−ＧａＮ層６０３が形成されている。さらに、ｉ−ＧａＮ層６０３の一部に、ｎ＋−ＧａＮ領域６０５、６０６が形成され、ｎ＋−ＧａＮ領域６０５、６０６のそれぞれに隣接するように、ＡｌＧａＮ層６１５、６０４が形成されている。なお、ＡｌＧａＮ層６０４、６１５間には、ｉ−ＧａＮ層６０３に到る深さの溝６１６が形成されている。さらに、ソース電極６０９、ドレイン電極６１０、ＳｉＯ２膜６０７、ゲート電極６０８、層間絶縁膜６１４が形成されている。
図１１は本発明の実施の形態６に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ６００は、基板６０１上に、バッファ層６０２と、ｉ−ＧａＮ層６０３が形成されている。さらに、ｉ−ＧａＮ層６０３の一部に、ｎ＋−ＧａＮ領域６０５、６０６が形成され、ｎ＋−ＧａＮ領域６０５、６０６のそれぞれに隣接するように、ＡｌＧａＮ層６１５、６０４が形成されている。なお、ＡｌＧａＮ層６０４、６１５間には、ｉ−ＧａＮ層６０３に到る深さの溝６１６が形成されている。さらに、ソース電極６０９、ドレイン電極６１０、ＳｉＯ２膜６０７、ゲート電極６０８、層間絶縁膜６１４が形成されている。
このＭＯＳＦＥＴ６００は、ｉ−ＧａＮ層６０３上にＡｌＧａＮ層６０４がエピタキシャル成長により形成されている。その結果、ＡｌＧａＮ／ＧａＮのヘテロ構造が形成され、ｉ−ＧａＮ層６０３のＡｌＧａＮ層６０４との界面近傍に２次元電子ガスが発生し、この２次元電子ガスの発生する領域がＲＥＳＵＲＦ領域として機能する。したがって、このＭＯＳＦＥＴ６００は、電子移動度がきわめて高くなるとともに、リーク電流が小さく、オン抵抗が低いＭＯＳＦＥＴとなる。
なお、このＭＯＳＦＥＴ６００を製造する際は、ｉ−ＧａＮ層６０３上にＡｌＧａＮ層をエピタキシャル成長した後、このＡｌＧａＮ層を、ＲＥＳＵＲＦ領域を形成する領域からドレイン電極を形成する領域の一部にわたる部分とソース電極を形成する領域に隣接する部分とを残してエッチング除去することによって、ＡｌＧａＮ層６１５、６０４を形成する。
１００〜６００ ＭＯＳＦＥＴ
１０１〜６０１ 基板
１０２〜６０２ バッファ層
１０３〜５０３ ｐ−ＧａＮ層
１０４、２０４、２０４ａ、２０４ｂ、４０４、５０４、５０４ａ、５０４ｂ ｎ−−ＧａＮ層
１０５〜６０５、１０６〜６０６ ｎ＋−ＧａＮ領域
１０７〜６０７、１１１、１１２ ＳｉＯ２膜
１０８〜６０８ ゲート電極
１０９〜６０９ ソース電極
１１０〜６１０ ドレイン電極
３０４、６０４、６１５ ＡｌＧａＮ層
３１３ ｎ＋−ＡｌＧａＮ層
４０７ａ、５０７ａ フィールド酸化膜
４１４〜６１４ 層間絶縁膜
６０３ ｉ−ＧａＮ層
６１６ 溝
１０１〜６０１ 基板
１０２〜６０２ バッファ層
１０３〜５０３ ｐ−ＧａＮ層
１０４、２０４、２０４ａ、２０４ｂ、４０４、５０４、５０４ａ、５０４ｂ ｎ−−ＧａＮ層
１０５〜６０５、１０６〜６０６ ｎ＋−ＧａＮ領域
１０７〜６０７、１１１、１１２ ＳｉＯ２膜
１０８〜６０８ ゲート電極
１０９〜６０９ ソース電極
１１０〜６１０ ドレイン電極
３０４、６０４、６１５ ＡｌＧａＮ層
３１３ ｎ＋−ＡｌＧａＮ層
４０７ａ、５０７ａ フィールド酸化膜
４１４〜６１４ 層間絶縁膜
６０３ ｉ−ＧａＮ層
６１６ 溝
Claims (3)
- ＭＯＳ構造を有する電界効果トランジスタの製造方法であって、
基板上にｐ型窒化化合物半導体層を形成するｐ型層形成工程と、
前記ｐ型窒化化合物半導体層上にｎ型窒化化合物半導体層をエピタキシャル成長するエピタキシャル成長工程と、
前記ｎ型窒化化合物半導体層の一端部がゲート電極を形成する領域のドレイン電極を形成する領域側にオーバーラップするように該ｎ型窒化化合物半導体層を成型し、電界緩和層を形成する電界緩和層形成工程と、
前記ｐ型窒化化合物半導体層または前記電界緩和層のソース電極および前記ドレイン電極を形成する領域にイオン注入を行い、前記ｎ型窒化化合物半導体層よりもキャリア濃度が高いｎ型コンタクト領域を形成するコンタクト領域形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。 - 前記電界緩和層は、前記ドレイン電極を形成する領域側から前記ゲート電極を形成する領域側にむかって段階的または連続的に抵抗が高くなるように形成されていることを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
- 前記電界緩和層は、前記ドレイン電極を形成する領域側から前記ゲート電極を形成する領域側にむかって段階的または連続的に層厚が薄くなるように形成されていることを特徴とする請求項２に記載の電界効果トランジスタの製造方法。
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