JP5388406B2

JP5388406B2 - メモリシステム

Info

Publication number: JP5388406B2
Application number: JP2006170404A
Authority: JP
Inventors: 恒治青木
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2006-06-20
Filing date: 2006-06-20
Publication date: 2014-01-15
Anticipated expiration: 2026-06-20
Also published as: JP2008003711A

Description

本発明は、ＤＲＡＭ等を搭載するメモリモジュールを複数接続してなるメモリシステムに関する。

近年は半導体技術の向上に伴いプロセッサやＬＳＩ内部の動作周波数が飛躍的に高速化しており、ＬＳＩの外部に接続されるメモリ、特にＤＲＡＭを使用した主記憶メモリデバイスに対しても動作周波数の向上が要求され、メモリモジュールの高速化が進んでいる。

複数のメモリモジュールで構成されたメモリシステムも高速化に応じて構造、構成の変更が必要となる。従来ＰＣ１３３等の規格に対応するメモリモジュールで構成したメモリシステムでは、Ｕｎｂｕｆｆｅｒｅｄであっても、コマンド及びデータ共にコントローラから出力された信号をそのままメモリシステム内のメモリモジュールに分配して問題は生じなかった。

しかし、更なる高速化を実現するＤＤＲ４００等の規格に対応するメモリモジュールを複数用いて構成したメモリシステムでは、コマンド系信号が多くのメモリモジュールに分配されて供給されると、基板上の信号の負荷が大きくなり信号の伝播遅延が大きくなる。その場合、Ｕｎｂｕｆｆｅｒｅｄのメモリシステム構成では高速動作が保証できなくなるため、コマンド系信号を各メモリモジュール内に実装されたレジスタでラッチし、分配することによって基板上の信号負荷を低減して高速動作を保証している。このときデータはコマンド系信号と比較し基板上の信号負荷が小さいため、高速動作に対する影響は小さかった。

しかしながら、ＤＤＲ２、ＤＤＲ３といった更なる高速化の実現を可能とするメモリモジュールを用いたメモリシステムを構築すると、データ信号の分配による基板上の負荷が無視できなくなり、高速動作に影響してしまう。

この高速動作を保証する仕組みとして、図６に示すように、ＰｏｉｎｔｔｏＰｏｉｎｔの高速シリアルインターフェース技術を用いてメモリ制御回路からメモリモジュールへＤＲＡＭのプロトコルに準拠したコマンド、データの伝送を行うものが検討されている（例えば、特許文献１）。この仕組みは、メモリモジュール内にバッファを設けて、コマンド、データを一旦バッファリングして伝送する仕組みである。以下、その仕組みにおけるメモリモジュールの動作を説明する。

メモリ制御回路６０１から発行されるコマンドは最初のメモリモジュール６０２に伝達され、次に、メモリモジュール６０３、メモリモジュール６０４へと順次伝達される。この場合に、各メモリモジュール６０２、６０３、６０４の内部は、図８に示すような構造を有している。

メモリモジュール６０２は、メモリモジュールのコアとなるメモリデバイス８０１、８０２、８０４及び８０５と、メモリ制御回路６０１から伝達されるコマンド、データをいったんバッファリングするためのバッファ８０３により構成される。メモリモジュール内のバッファ８０３では伝達されたコマンド、データが自身のメモリモジュールへのアクセスか、他のモジュールへのアクセスなのかの判定を行う。なお、メモリモジュール６０３及び６０４も上記と同様に構成される。

このときバッファ８０３が、自モジュール（即ち、バッファ８０３が属するメモリモジュール６０２）へのアクセスであると判定した場合にはコマンドをメモリモジュール６０２内のＤＲＡＭ８０１、８０２、８０４、８０５へと分配する。また、他モジュール（即ち、メモリモジュール６０３等）へのアクセスであると判定した場合には、自モジュールへのアクセスを行わず、次段モジュール（メモリモジュール６０３）へと伝達する。このとき、書き込みデータに関してはコマンドと一緒に伝達し、読み込みデータに関しては、バッファ８０３を介してコマンドとは逆のメモリ制御回路６０１側へとデータを伝達する。

特開２００６−０６５６９７号公報

図６で示すような構成においては、同一のプロトコルに対応するメモリモジュール６０２、６０３及び６０４をカスケードに接続して回路を構成する。そのため、異なるプロトコルとして取り扱う他のＲＯＭモジュール６０６や、例えばＳＲＡＭ等のメモリモジュール６０５を接続する場合には、メモリ制御回路６０１にカスケード接続したメモリモジュールとは別の接続口を設けてモジュールを接続する必要があった。そのため、メモリシステムを構成する際に、配線接続数が多くなり、接続に使用するピン数が増大してしまう問題がある。

更に、配線接続に多くのピン数を必要とするため、メモリ制御回路６０１の構成に依存したシステム構成となり、ピン数が増大し、システム構成に制約がかかるといった問題がある。

また、図７に示すようにメモリ制御回路７０１からメモリモジュール７０２、７０３及び７０４への接続と、プロトコルの異なる別のメモリモジュール７０５をパラレルに接続した場合でも上記同様に問題がある。即ち、メモリ制御回路７０１からの配線性が悪くなり、同様に速度、プロトコルの異なるメモリモジュールを並列に接続する必要があるため、メモリのアクセス性能が低下するといった問題がある。

本発明は係る実情に鑑みてなされたものであり、異なるアクセスコマンドに対応するメモリモジュールを複数用いてカスケード接続させたメモリシステムを、その動作を保証しながら簡易な構成で提供することを目的とする。

本発明のメモリシステムは、アクセスコマンドを発行するメモリ制御手段と、前記メモリ制御手段からのアクセスコマンドを受け取ってバッファリングすると共に前記アクセスコマンドがメモリデバイスへのアクセスか否かを判断するバッファ部を備える複数のメモリモジュールがカスケード接続されているメモリ部と、を有し、前記メモリ部は、前記複数のメモリモジュールに含まれるＲＯＭを前記複数のメモリモジュールに含まれるＲＡＭよりもレイテンシが大きくなるようにカスケード接続されていることを特徴とする。

本発明のメモリシステムは、複数のメモリモジュールをカスケード接続させる際に、その動作を保証しながら簡易に構成することができる。

以下、図面を参照して本発明の実施の形態について説明する。本発明の実施の形態に係るメモリシステム１００は、図１に示すようにメモリ制御回路１０１に、３組のメモリモジュール１０２〜１０４（以下、ＲＡＭと呼ぶ）及びＲＯＭモジュール１０５がカスケード接続されて構成される。

このときメモリ制御回路１０１から物理的距離が一番近いメモリモジュール１０２に対するレイテンシが一番小さく、物理的距離が一番遠いＲＯＭモジュール１０５に対するレイテンシが一番大きい構成となる。

図２に参照されるように、ＲＡＭ１０２〜１０４はそれぞれ、メモリデバイス２０１、２０２、２０４及び２０５（以下、ＤＲＡＭと呼ぶ）と、メモリ制御回路１０１から伝達されるアクセスコマンド及びデータを一旦バッファリングするためのバッファ２０３とを有して構成される。

また、図３に参照されるように、ＲＯＭモジュール１０５は、メモリデバイス３０１及び３０２（以下、ＲＯＭと呼ぶ）と、メモリ制御回路１０１から伝達されるアクセスコマンド及びデータを一旦バッファリングするためのバッファ３０３とを有して構成される。

本実施の形態のメモリシステム１００において、アクセスコマンドやデータが伝達される場合、まず図１に示すメモリ制御回路１０１から共通のアクセスコマンド又はデータ（アクセスデータとデータとの双方の場合も含む）がＲＡＭ１０２に内蔵されるバッファ２０３に入力される。そして、バッファ２０３は、その入力された共通のアクセスコマンド又はデータを一時的にバッファリングすると共にその共通のアクセスコマンド又はデータが自身の属するＲＡＭ１０２が内蔵するＤＲＡＭ２０１等へのアクセスか否かを判断する。

そして、バッファ２０３が例えばアクセスコマンドが自身の属するＲＡＭ１０２が内蔵するＤＲＡＭ２０１等へのアクセスであると判断した場合には、ＤＲＡＭ２０１、２０２、２０４及び２０５が認識可能なアクセスコマンドをそれぞれに分配する。

一方、バッファ２０３がアクセスコマンドが他のＲＡＭ等（例えば、ＲＡＭ１０３）へのアクセスであると判断した場合には、カスケード接続された次のＲＡＭ１０３へとアクセスコマンドを伝達する。なお、書き込みデータに関してはアクセスコマンドと一緒に伝達される。

図４は、共通のアクセスコマンドから各メモリデバイスが認識可能なアクセスコマンドに変換するプロトコル変換回路４０１の構成例を示したものである。本実施の形態に係るメモリシステム１００を構成するＲＡＭ１０２等のメモリモジュールは、このプロトコル変換回路４０１をそれぞれのバッファ２０３に有している。

プロトコル変換回路４０１は、共通のコマンドをデコードするコマンドデコード回路４０２と、プロトコル変換回路４０１に接続されたＤＲＡＭ等で構成されるメモリデバイス４０４を制御するメモリデバイス制御回路４０３とを有して構成される。ここで、メモリデバイス４０４は例えば図２におけるＤＲＡＭ２０１等に相当する。また、コマンドデコード回路４０２及びメモリデバイス制御回路４０３を含んだ階層が、図２のバッファ２０３や図３のバッファ３０３等に内蔵される。

このプロトコル変換回路４０１を有する場合におけるメモリモジュール内の動作について以下説明する。まず、共通のアクセスコマンドがＤＲＡＭのプロトコルに準拠するものであった場合のプロトコル変換回路４０１における動作について説明する。

コマンドデコード回路４０２では、共通のアクセスコマンドをデコードすることによってメモリデバイス制御回路４０３にプロトコルを把握させる。

メモリデバイス制御回路４０３では、メモリデバイス４０４が認識可能なアクセスコマンドを生成するため、メモリデバイス４０４が認識可能なアクセスコマンドを生成する。

ここで、共通のアクセスコマンドであるＤＲＡＭのプロトコルとアクセスコマンド変換後に必要となるプロトコルとが同一のＤＲＡＭのプロトコルであれば、プロトコル変換回路４０１ではプロトコル変換する必要が無い。その場合は、共通のアクセスコマンドをそのままメモリデバイス４０４へのアクセスコマンドとして使用することが可能となる。

図１の場合には、ＲＡＭ１０２、１０３及び１０４はＤＲＡＭ２０１等で構成され、ＲＯＭモジュール１０５はＲＯＭ３０１等で構成されているため、ＲＡＭ１０２、１０３及び１０４の内部に搭載されるバッファ２０３では受け取った共通のアクセスコマンドをそのままＤＲＡＭに伝達することができる。

一方、ＲＯＭ１０５の内部に搭載されるバッファ３０３では、内蔵するプロトコル変換回路４０１によって、受け取った共通のアクセスコマンドをＲＯＭ用アクセスコマンドに変換してＲＯＭ３０１及び３０２に伝達する。

ここで、共通のアクセスコマンド（ＤＲＡＭのプロトコルに準拠するもの）からＲＯＭ３０１及び３０２のアクセスコマンドに変換する場合について説明する。共通のアクセスコマンドでは、ＡｄｄｒｅｓｓはＲｏｗＡｄｄｒｅｓｓ、ＣｏｌｕｍｎＡｄｄｒｅｓｓが設定され、Ｃｏｍｍａｎｄには、Ｗｒｉｔｅ／ＲｅａｄＣｏｍｍｎｄのいずれかが使用されるとする。

プロトコル変換回路４０１では、コマンドデコード回路４０２に入力されたＲｏｗＡｄｄｒｅｓｓとＣｏｌｕｍｎＡｄｄｒｅｓｓからメモリデバイス４０４（即ち、ＲＯＭ３０１等）が認識可能なアクセスコマンド、データとしてＡｄｄｒｅｓｓを生成する。同様に、共通のアクセスコマンドのＷｒｉｔｅ／Ｒｅａｄコマンドから、ＲＯＭデバイスのＷｒｉｔｅ／Ｒｅａｄ対応のコマンドに変換する。このとき、Ｐｒｅ−ｃｈａｒｇｅや、ｒｅｆｒｅｓｈといったＤＲＡＭ特有のプロトコルに依存したコマンドの場合には対応しない。

以上のようにメモリシステム１００は、それを構成する各メモリモジュールのバッファに、共通のアクセスコマンド等を自モジュールが内蔵するメモリデバイスに対応するアクセスコマンド等に変換することのできるプロトコル変換回路４０１を設けた。これにより、異なるアクセスコマンドに対応するメモリモジュール（換言すれば、アクセスレイテンシの異なるメモリモジュール）を複数用いてカスケード接続させたメモリシステムをその動作が問題となることなく簡易に構成することができる。即ち、動作保証しながらカスケード接続が可能となるため、従来異なるアクセスコマンドに対応するメモリモジュールを複数用いて構成した際に問題となっていた接続口数、配線接続数、接続使用するピン数の増加を抑えることができ、簡易な構造でメモリシステムを実現できる。

なお、本実施形態においてメモリシステム１００はＲＡＭ１０２〜１０４とＲＯＭモジュール１０５とで構成した例を挙げたが、そのモジュールの数は限定されるものではなく、またメモリモジュールが内蔵するメモリデバイスの数も限定されるものではない。また、図５に示すような異なるアクセスコマンドに対応するメモリモジュール５０２（ＲＡＭＢ）と、図１で示したＲＡＭ１０２〜１０４とをカスケード接続して構成したメモリシステムにおいても、それぞれのメモリモジュールにプロトコル変換回路４０１を設けることで、好適なメモリシステムを実現できる。

また、本実施形態では、プロトコル変換回路４０１をそれぞれのメモリモジュールが有するバッファ部に内蔵する構成としたがこれに限定されるものではなく、バッファ部から独立した回路として構成してもよい。

また、本実施形態では、共通のコマンドをＤＲＡＭのプロトコルとしたが、共通のコマンドをＤＲＡＭ以外のプロトコルにした場合であっても、各メモリモジュールのバッファ部にプロトコル変換回路４０１を組み込むことで、対応させることができる。

また、種々のメモリモジュールを組み合わせた場合や、カスケード接続の接続順位に変更があった場合であっても、本実施形態にとらわれることなく好適に実施が可能である。

本発明の実施の形態に係るメモリシステムの構成を示す図である。本発明の実施の形態に係るメモリモジュールの構成を示す図である。本発明の実施の形態に係るメモリモジュールの構成を示す図である。本発明の実施の形態に係るメモリモジュールが有する変換回路の構成を示す図である。本発明の実施の形態に係るメモリモジュールの変形例の構成を示す図である。従来のメモリシステムの構成を示す図である。従来のメモリシステムの構成を示す図である。従来のメモリモジュールの構成を示す図である。

符号の説明

１００メモリシステム
１０１メモリ制御回路
１０２、１０３、１０４メモリモジュール
１０５ＲＯＭモジュール
２０１、２０２、２０４、２０５メモリデバイス（ＤＲＡＭ）
２０３バッファ
３０１、３０２メモリデバイス（ＲＯＭ）
３０３バッファ
４０１プロトコル変換回路
４０２コマンドデコード回路
４０３メモリデバイス制御回路
４０４メモリデバイス
５０２メモリモジュール

Claims

アクセスコマンドを発行するメモリ制御手段と、
前記メモリ制御手段からのアクセスコマンドを受け取ってバッファリングすると共に前記アクセスコマンドがメモリデバイスへのアクセスか否かを判断するバッファ部を備える複数のメモリモジュールがカスケード接続されているメモリ部と、を有し、
前記メモリ部は、前記複数のメモリモジュールに含まれるＲＯＭを前記複数のメモリモジュールに含まれるＲＡＭよりもレイテンシが大きくなるようにカスケード接続されていることを特徴とするメモリシステム。
前記バッファ部は、受信したアクセスコマンドが自身の属するメモリモジュール内のメモリデバイスへのアクセスであると判断すると、当該アクセスコマンドを前記自身の属するメモリモジュール内のメモリデバイスが認識可能なアクセスコマンドに変換する変換回路を備えることを特徴とする請求項１に記載のメモリシステム。
前記バッファ部は、前記アクセスコマンドが、前記バッファ部が属するメモリモジュール内のメモリデバイスへのアクセスではないと判断した場合に、他のメモリモジュールに前記アクセスコマンドを伝達することを特徴とする請求項１又は２に記載のメモリシステム。
前記カスケード接続された複数のメモリモジュールのうち少なくとも１つは、他のメモリモジュールの有するメモリデバイスとは異なるアクセスコマンド及びデータに対応するメモリデバイスを有することを特徴とする請求項１〜３のいずれか１項に記載のメモリシステム。
前記メモリモジュールが受け取るアクセスコマンドはＤＲＡＭのプロトコルに準拠したものであることを特徴とする請求項１〜４のいずれか１項に記載のメモリシステム。
前記変換回路は前記バッファ部に内蔵されることを特徴とする請求項２に記載のメモリシステム。