JP5388406B2 - メモリシステム - Google Patents
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Description
101 メモリ制御回路
102、103、104 メモリモジュール
105 ROMモジュール
201、202、204、205 メモリデバイス(DRAM)
203 バッファ
301、302 メモリデバイス(ROM)
303 バッファ
401 プロトコル変換回路
402 コマンドデコード回路
403 メモリデバイス制御回路
404 メモリデバイス
502 メモリモジュール
Claims (6)
- アクセスコマンドを発行するメモリ制御手段と、
前記メモリ制御手段からのアクセスコマンドを受け取ってバッファリングすると共に前記アクセスコマンドがメモリデバイスへのアクセスか否かを判断するバッファ部を備える複数のメモリモジュールがカスケード接続されているメモリ部と、を有し、
前記メモリ部は、前記複数のメモリモジュールに含まれるROMを前記複数のメモリモジュールに含まれるRAMよりもレイテンシが大きくなるようにカスケード接続されていることを特徴とするメモリシステム。 - 前記バッファ部は、受信したアクセスコマンドが自身の属するメモリモジュール内のメモリデバイスへのアクセスであると判断すると、当該アクセスコマンドを前記自身の属するメモリモジュール内のメモリデバイスが認識可能なアクセスコマンドに変換する変換回路を備えることを特徴とする請求項1に記載のメモリシステム。
- 前記バッファ部は、前記アクセスコマンドが、前記バッファ部が属するメモリモジュール内のメモリデバイスへのアクセスではないと判断した場合に、他のメモリモジュールに前記アクセスコマンドを伝達することを特徴とする請求項1又は2に記載のメモリシステム。
- 前記カスケード接続された複数のメモリモジュールのうち少なくとも1つは、他のメモリモジュールの有するメモリデバイスとは異なるアクセスコマンド及びデータに対応するメモリデバイスを有することを特徴とする請求項1〜3のいずれか1項に記載のメモリシステム。
- 前記メモリモジュールが受け取るアクセスコマンドはDRAMのプロトコルに準拠したものであることを特徴とする請求項1〜4のいずれか1項に記載のメモリシステム。
- 前記変換回路は前記バッファ部に内蔵されることを特徴とする請求項2に記載のメモリシステム。
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