JP5383256B2 - 薄膜トランジスタ及びその作製方法、並びに表示装置及びその作製方法 - Google Patents
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Description
薄膜トランジスタ及びその作製方法、並びに当該薄膜トランジスタを有する表示装置及びその作製方法に関する。
近年、ガラス基板等の絶縁性表面を有する基板上に形成された、厚さ数ｎｍ〜数百ｎｍ程度の半導体薄膜により構成される薄膜トランジスタが注目されている。薄膜トランジスタは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置を始めとした電子デバイスに広く応用されている。薄膜トランジスタは、特に液晶表示装置又はＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等に代表される、画像表示装置のスイッチング素子として開発が急がれている。アクティブマトリクス型液晶表示装置では、選択されたスイッチング素子に接続された画素電極と、該画素電極に対応する対向電極と、の間に電圧が印加されることにより、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。ここで、アクティブマトリクス型液晶表示装置とは、マトリクス状に配置された画素電極をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用した液晶表示装置をいう。アクティブマトリクス型ＥＬ表示装置とは、マトリクス状に配置された画素をスイッチング素子により駆動することによって、画面上に表示パターンが形成される方式を採用したＥＬ表示装置をいう。
上記のようなアクティブマトリクス型液晶表示装置及びＥＬ表示装置の用途は拡大しており、画面サイズの大面積化、高精細化及び高開口率化の要求が高まっている。また、アクティブマトリクス型液晶表示装置及びＥＬ表示装置には高い信頼性が求められ、その生産方法には高い生産性及び生産コストの低減が求められる。生産性を高め、生産コストを低減する方法の一つに、工程の簡略化が挙げられる。
アクティブマトリクス型液晶表示装置及びＥＬ表示装置では、スイッチング素子として主に薄膜トランジスタが用いられている。薄膜トランジスタの作製において、フォトリソグラフィに用いるフォトマスクの枚数を削減することは、工程の簡略化のために重要である。例えばフォトマスクが１枚増加すると、レジスト塗布、プリベーク、露光、現像、ポストベーク等の工程と、その前後の工程において、被膜の形成及びエッチング工程、更にはレジスト剥離、洗浄及び乾燥工程等が必要になる。そのため、作製工程に使用するフォトマスクが１枚増加するだけで、工程数が大幅に増加する。そのため、作製工程におけるフォトマスクの枚数を低減するために、数多くの技術開発がなされている。
薄膜トランジスタは、チャネル形成領域がゲート電極より下層に設けられるトップゲート型と、チャネル形成領域がゲート電極より上層に設けられるボトムゲート型に大別される。ボトムゲート型薄膜トランジスタの作製工程において使用されるフォトマスクの枚数は、トップゲート型薄膜トランジスタの作製工程において使用されるフォトマスクの枚数よりも少ないことが知られている。ボトムゲート型薄膜トランジスタは、３枚のフォトマスクにより作製されることが一般的である。
フォトマスクの枚数を低減させる従来の技術としては、裏面露光、レジストリフロー又はリフトオフ法といった複雑な技術を用いるものが多く、特殊な装置を必要とするものが多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、歩留まり低下の一因になっている。また、薄膜トランジスタの電気的特性を犠牲にせざるを得ないことも多い。
薄膜トランジスタの作製工程における、フォトマスクの枚数を減らすための代表的な手段として、多階調マスク（ハーフトーンマスク又はグレートーンマスクと呼ばれるもの）を用いた技術が広く知られている。多階調マスクを用いて作製工程を低減する技術として、例えば特許文献１が挙げられる。
しかし、上述した多階調マスクを用いてボトムゲート型薄膜トランジスタを作製する場合であっても、少なくとも２枚のフォトマスクが必要であり、これ以上フォトマスクの枚数を低減することは困難である。このうち１枚は、ゲート電極層のパターニングのために用いられている。
ここで、本発明の一態様は、ゲート電極層のパターニングのためのフォトマスクを新たに使用することなく薄膜トランジスタが作製可能な、新しい手法を提供することを課題とする。すなわち、複雑な技術を用いる必要がなく、かつ１枚のフォトマスクでも作成可能な、薄膜トランジスタの作製方法が開示される。
これにより、薄膜トランジスタの作製において、用いるフォトマスクの枚数を従来よりも少なくすることができる。
また、本発明の一態様は、特に表示装置の画素に用いられる薄膜トランジスタ（画素ＴＦＴともいう。）の製法に適用することができる。そのため、本発明の一態様は、複雑な技術を用いることなく、フォトリソグラフィ法に用いるフォトマスクの枚数を従来よりも少なくした表示装置の作製方法の提供を課題とする。
更には、フォトマスクの枚数を削減するのみならず、オフ電流を低く抑えた電気的特性が良好な薄膜トランジスタ及びこれを有する表示装置を提供することを課題とする。
本発明の一態様である薄膜トランジスタの作製方法では、第１の絶縁膜と、第１の導電膜と、該第１の導電膜上に第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜をこの順に積層した薄膜積層体と、を形成し、第１のエッチングにより前記第１の絶縁膜の一部（上部）と、前記第１の導電膜と、前記薄膜積層体とをエッチングして前記薄膜積層体のパターンを形成し、第２のエッチングにより第１の導電膜のパターンを形成する。ここで、第２のエッチングは、第１の導電膜が選択的にサイドエッチングされる条件により行う。
ここで、第１のエッチングは、ドライエッチング又はウエットエッチングを用いればよいが、異方性の高いエッチング法（物理的エッチング）により行うことが好ましい。第１のエッチングに異方性の高いエッチング法を用いることで、パターンの加工精度を向上させることができる。なお、第１のエッチングをドライエッチングにより行う場合には、一の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には、複数の工程により第１のエッチングを行う。従って、第１のエッチングには、ドライエッチングを用いることが好ましい。
また、第２のエッチングは、ドライエッチング又はウエットエッチングを用いればよいが、等方性のエッチングが支配的なエッチング法（化学的エッチング）により行うことが好ましい。第２のエッチングに等方性のエッチングが支配的なエッチング法（化学的エッチング）を用いることで、第１の導電膜をサイドエッチングすることができる。従って、第２のエッチングには、ウエットエッチングを用いることが好ましい。
なお、第１の導電膜のパターンとは、例えば、ゲート電極及びゲート配線並びに容量電極及び容量配線を形成する金属配線の上面レイアウトをいう。
本発明の一態様は、第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２の導電膜上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法である。
本発明の一態様は、第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、前記第２の導電膜上に第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法である。
本発明の一態様は、第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法である。
本発明の一態様は、第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法である。
上記構成の作製方法であって、第１のレジストマスクが凹部を有する場合において、前記第１のレジストマスクは多階調マスクを用いて形成することが好ましい。多階調マスクを用いることで、簡略な工程で凹部を有するレジストマスクを形成することができる。
上記構成の作製方法を適用することで、前記第１のエッチングによって素子領域が形成され、前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することができる。
上記構成の第１のエッチング及び第２のエッチングを用いる作製方法において、前記第１のエッチングはドライエッチングにより行い、前記第２のエッチングはウエットエッチングにより行うことが好ましい。第１のエッチングによる加工は高精度に行うことが好ましく、第２のエッチングによる加工はサイドエッチングを伴う必要がある。高精度な加工を行うためにはドライエッチングが好ましく、また、ウエットエッチングは化学反応を利用するためドライエッチングよりもサイドエッチングが生じやすいためである。
本発明の一態様は、第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２の導電膜上に第２のレジストマスクを形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記薄膜トランジスタを覆って第３の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第３の絶縁膜に開口部を形成し、前記開口部及び前記第３の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法である。
本発明の一態様は、第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、前記第２の導電膜上に第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記薄膜トランジスタを覆って第３の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第３の絶縁膜に開口部を形成し、前記開口部及び前記第３の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法である。
本発明の一態様は、第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記薄膜トランジスタを覆って第３の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第３の絶縁膜に開口部を形成し、前記開口部及び前記第３の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法である。
本発明の一態様は、第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することで薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記薄膜トランジスタを覆って第３の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第３の絶縁膜に開口部を形成し、前記開口部及び前記第３の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法である。
上記構成の表示装置の作製方法においても、前記第１のレジストマスクは多階調マスクを用いて形成することが好ましい。
上記構成の表示装置の作製方法を適用することで、前記第１のエッチングによって素子領域が形成され、前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することができる。
上記構成の表示装置の作製方法においても、前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることが好ましい。
上記構成の表示装置の作製方法において、前記第３の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することが好ましい。特に好ましくは窒化シリコン膜をＣＶＤ法又はスパッタリング法により形成し、有機樹脂膜をスピンコート法により形成する。第３の絶縁膜をこのように形成することで、薄膜トランジスタの電気的特性に影響を及ぼしうる不純物元素等から薄膜トランジスタを保護し、且つ画素電極の被形成面の平坦性を向上させて歩留まりの低下を防止することができる。
また、上記構成の作製方法を適用して作製した薄膜トランジスタは、下地絶縁膜上にゲート電極層を有し、ゲート電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上にソース領域及びドレイン領域を有する不純物半導体層を有し、前記ソース領域及びドレイン領域上にソース電極及びドレイン電極層を有し、前記ゲート電極層の側面に接して空洞が設けられているものである。空洞が設けられることによってゲート電極端部近傍を低誘電率化（ｌｏｗ−ｋ化）できる。
なお、「膜」とは、全面に形成されたパターン形成されていないものをいい、「層」とは、レジストマスク等により所望の形状にパターン形成されたものをいう。しかし、積層膜の各層については、膜と層を特に区別することなく用いることがある。
なお、「食刻」とは、意図しないエッチングをいう。すなわち、エッチングは、「食刻」が極力生じない条件により行うことが好ましい。
なお、本明細書中において、膜が「耐熱性を有する」とは、工程における温度によって当該膜が膜としての形態を保ち、且つ当該膜に求められる機能及び特性を保つことができることをいう。
なお、「ゲート配線」とは、薄膜トランジスタのゲート電極に接続される配線をいう。ゲート配線は、ゲート電極層により形成される。また、ゲート配線は走査線と呼ばれることがある。
また、「ソース配線」とは、薄膜トランジスタのソース電極及びドレイン電極の一方に接続される配線をいう。ソース配線は、ソース電極及びドレイン電極層により形成される。また、ソース配線は信号線と呼ばれることがある。
また、「電源線」とは、電源に接続された、一定の電位に保持された配線をいう。
ゲート電極のパターン形成に新たなフォトマスクを必要とせず、薄膜トランジスタの作製工程数を大幅に削減することができ、該薄膜トランジスタは表示装置に適用できるため、表示装置の作製工程を大幅に削減することもできる。
より具体的には、フォトマスクの枚数を減らすことができる。一のフォトマスク（多階調マスク）を用いて薄膜トランジスタを作製することも可能である。従って、表示装置の作製工程数を大幅に削減することができる。また、一枚のフォトマスクにより薄膜トランジスタを作製することができるため、フォトマスクの位置合わせの際にずれが発生することを防止することができる。
また、フォトマスクの枚数の低減を目的とした従来の技術とは異なり、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経る必要がない。そのため、歩留まりを低下させることなく、表示装置の作製工程数を大幅に削減することができる。
また、フォトマスクの枚数の低減を目的とした従来の技術では、電気的特性を犠牲にせざるを得ないことも少なくなかったが、本発明の一態様は、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程を大幅に削減することができる。
更には、上記効果により、薄膜トランジスタ及び表示装置の作製コストを大幅に削減することができる。
また、基板として不純物金属元素を含むガラス基板を用いる場合であっても、該不純物金属元素が半導体層に付着し、半導体層内部へ侵入して薄膜トランジスタの電気的特性の低下（オフ電流が高くなること等）を防ぐことができる。そのため、電気的特性が良好な薄膜トランジスタを作製することができる。更には、作製される薄膜トランジスタの基板面内における特性のばらつきも小さくすることができる。そのため、表示装置の表示むらを小さくすることができる。
更には、ゲート電極層端部に生じるリーク電流が小さい薄膜トランジスタを作製することができるため、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。また、第２の絶縁膜及び第３の絶縁膜は上面図には表さないものとする。
（実施の形態１）
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置された表示装置の作製方法の一例について、図１乃至図２５を参照して説明する。
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置された表示装置の作製方法の一例について、図１乃至図２５を参照して説明する。
なお、図１６乃至図２０には本実施の形態に係る薄膜トランジスタの上面図を示し、図２０は画素電極まで形成した完成図である。図１乃至図３は、図１６乃至図２０に示すＡ１−Ａ２における断面図である。図４乃至図６は、図１６乃至図２０に示すＢ１−Ｂ２における断面図である。図７乃至図９は、図１６乃至図２０に示すＣ１−Ｃ２における断面図である。図１０乃至図１２は、図１６乃至図２０に示すＤ１−Ｄ２における断面図である。図１３乃至図１５は、図１６乃至図２０に示すＥ１−Ｅ２における断面図である。
まず、基板１００上に、第１の絶縁膜１０１、第１の導電膜１０２、第２の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する。これらの膜は、単層で形成してもよいし、複数の膜を積層した積層膜であってもよい。
基板１００は、絶縁性基板である。表示装置に適用する場合には、基板１００としては、ガラス基板又は石英基板を用いることができる。本実施の形態においては、ガラス基板を用いる。
第１の絶縁膜１０１は、絶縁性材料により形成する。第１の絶縁膜１０１は、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜又は窒化酸化シリコン膜等を用いて形成することができる。ただし、後の工程（第２の絶縁膜１０４の形成等）に耐えうる程度の耐熱性は必要である。また、後の工程（第２の導電膜１１０のエッチング等）で食刻又は腐食されない材料を選択する。
基板１００としてガラス基板を用いる場合には、第１の絶縁膜１０１には窒化シリコン膜又は窒化酸化シリコン膜を用いることが好ましい。第１の絶縁膜１０１が窒素を含むことで、ガラス基板１００中の不純物金属元素が後に形成される半導体層に侵入することを効果的に防ぐことができるためである。更には、第１の絶縁膜１０１がハロゲン（フッ素、塩素又は臭素）を含むことが好ましい。第１の絶縁膜１０１にハロゲンを含ませることで、ガラス基板１００中の不純物金属元素が半導体層に侵入することをより効果的に防ぐことができるためである。第１の絶縁膜１０１にハロゲンを含ませるには、第１の絶縁膜１０１を形成する際に用いるガスに、ハロゲンガス又はハロゲン元素を含むガスを含ませればよい。
なお、第１の絶縁膜１０１は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）又はスパッタリング法等により形成することができるが、特定の方法に限定されるものではない。また、第１の絶縁膜１０１は、単層で形成しても良いし、複数の層を積層して形成しても良い。
また、第１の絶縁膜１０１は、下地膜又は下地絶縁膜とも呼ぶことができる。
第１の導電膜１０２は、導電性材料により形成する。第１の導電膜１０２は、例えばチタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、ニオブ若しくはスカンジウム等の金属又はこれらを主成分とする合金等の導電性材料を用いて形成することができる。ただし、後の工程（第２の絶縁膜１０４の形成等）に耐えうる程度の耐熱性は必要であり、後の工程（第２の導電膜１１０のエッチング等）で食刻又は腐食されない材料を選択することを要する。この限りにおいて、第１の導電膜１０２は特定の材料に限定されるものではない。
なお、第１の導電膜１０２は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定されるものではない。
第２の絶縁膜１０４は、絶縁性材料により形成する。第２の絶縁膜１０４は、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜又は窒化酸化シリコン膜等を用いて形成することができる。ただし、第１の導電膜１０２と同様に耐熱性が必要であり、後の工程で食刻又は腐食されない材料を選択することを要する。この限りにおいて、第２の絶縁膜１０４は特定の材料に限定されるものではない。
なお、第２の絶縁膜１０４は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）又はスパッタリング法等により形成することができるが、特定の方法に限定されるものではない。
また、第２の絶縁膜１０４は、ゲート絶縁膜として機能するものである。
半導体膜１０６は、半導体材料により形成する。半導体膜１０６は、例えば、シランガスにより形成される非晶質シリコン等を用いて形成することができる。ただし、第１の導電膜１０２等と同様に、耐熱性が必要であり、後の工程で食刻又は腐食されない材料を選択することを要する。この限りにおいて、半導体膜１０６は特定の材料に限定されるものではない。従って、ゲルマニウム等を用いても良い。なお、半導体膜１０６の結晶性についても特に限定されない。
なお、半導体膜１０６は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）又はスパッタリング法等により形成することができる。ただし、特定の方法に限定されるものではない。
不純物半導体膜１０８は、一導電性を付与する不純物元素を含む半導体膜であり、一導電性を付与する不純物元素が添加された半導体形成のための材料ガス等により形成される。例えば、フォスフィン（化学式：ＰＨ３）又はジボラン（化学式：Ｂ２Ｈ６）を含むシランガスにより形成される、リン又はボロンを含むシリコン膜である。ただし、第１の導電膜１０２等と同様に、耐熱性が必要であり、後の工程で食刻又は腐食されない材料を選択することを要する。この限りにおいて、不純物半導体膜１０８は、特定の材料に限定されるものではない。なお、不純物半導体膜１０８の結晶性についても特に限定されるものではない。
なお、ｎ型の薄膜トランジスタを作製する場合には、添加する一導電性を付与する不純物元素として、リン又はヒ素等を用いればよい。すなわち、形成に用いるシランガスにはフォスフィン又はアルシン（化学式：ＡｓＨ３）等を所望の濃度で含ませればよい。または、ｐ型の薄膜トランジスタを作製する場合には、一導電性を付与する不純物元素として、ボロン等を添加すればよい。すなわち、形成に用いるシランガスにはジボラン等を所望の濃度で含ませればよい。また、半導体膜１０６により形成される半導体層の一部に、ドーピング等によりソース電極及びドレイン電極層とオーミック接触可能な領域を設ける場合などには、不純物半導体膜１０８を設ける必要がない。
なお、不純物半導体膜１０８は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定されるものではない。
第２の導電膜１１０は、導電性材料（第１の導電膜１０２として列挙した材料等）であって、第１の導電膜１０２とは異なる材料により形成する。ここで、「異なる材料」とは、主成分が異なる材料をいう。具体的には、後に説明する第２のエッチングによりエッチングされにくい材料を選択すればよい。また、第１の導電膜１０２等と同様に、耐熱性が必要であり、後の工程で食刻又は腐食されない材料を選択することを要する。従って、この限りにおいて、第２の導電膜１１０は特定の材料に限定されるものではない。
なお、第２の導電膜１１０は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定されるものではない。
なお、上記説明した第１の導電膜１０２、第２の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０に対して求められる耐熱性は、第１の導電膜１０２が最も高く、以下前記した順に続き、第２の導電膜１１０が最も低い。例えば、半導体膜１０６が水素を含む非晶質半導体膜である場合には、約３００℃以上とすることで半導体膜１０６中の水素が脱離し、電気的特性が変化する。そのため、例えば半導体膜１０６を形成した後の工程では３００℃を超えない温度とすることが好ましい。
次に、第２の導電膜１１０上に第１のレジストマスク１１２を形成する（図１（Ａ）、図４（Ａ）、図７（Ａ）、図１０（Ａ）、図１３（Ａ）を参照）。第１のレジストマスク１１２は凹部又は凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。第１のレジストマスク１１２において、厚い領域を第１のレジストマスク１１２の凸部と呼び、薄い領域を第１のレジストマスク１１２の凹部と呼ぶこととする。
第１のレジストマスク１１２において、ソース電極及びドレイン電極層１２０が形成される領域には凸部が形成され、ソース電極及びドレイン電極層１２０を有さず半導体層が露出して形成される領域には凹部が形成される。
第１のレジストマスク１１２は、多階調マスクを用いることで形成することができる。ここで、多階調マスクについて図２５を参照して以下に説明する。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行うものをいう。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
図２５（Ａ−１）及び図２５（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図２５（Ａ−１）にはグレートーンマスク１４０を示し、図２５（Ｂ−１）にはハーフトーンマスク１４５を示す。
図２５（Ａ−１）に示すグレートーンマスク１４０は、透光性を有する基板１４１上に遮光膜により形成された遮光部１４２、及び遮光膜のパターンにより設けられた回折格子部１４３で構成されている。
回折格子部１４３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、光の透過量を制御する。なお、回折格子部１４３に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
透光性を有する基板１４１としては、石英等を用いることができる。遮光部１４２及び回折格子部１４３を構成する遮光膜は、金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
グレートーンマスク１４０に露光するための光を照射した場合、図２５（Ａ−２）に示すように、遮光部１４２に重畳する領域における透光率は０％となり、遮光部１４２又は回折格子部１４３が設けられていない領域における透光率は１００％となる。また、回折格子部１４３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドット又はメッシュ等の間隔により調整可能である。
図２５（Ｂ−１）に示すハーフトーンマスク１４５は、透光性を有する基板１４６上に半透光膜により形成された半透光部１４７、及び遮光膜により形成された遮光部１４８で構成されている。
半透光部１４７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の膜を用いて形成することができる。遮光部１４８は、グレートーンマスクの遮光膜と同様の金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
ハーフトーンマスク１４５に露光するための光を照射した場合、図２５（Ｂ−２）に示すように、遮光部１４８に重畳する領域における透光率は０％となり、遮光部１４８又は半透光部１４７が設けられていない領域における透光率は１００％となる。また、半透光部１４７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類又は形成する膜厚等により、調整可能である。
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有する第１のレジストマスク１１２を形成することができる。
ただし、本実施形態はこれに限定されず、多階調マスクを用いることなく第１のレジストマスクを形成してもよい。また、上記したように、第１のレジストマスクが凹部又は凸部を有さないレジストマスクであってもよい。
次に、第１のレジストマスク１１２を用いて第１のエッチングを行う。すなわち、第１の導電膜１０２、第２の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングによりパターニングし、薄膜積層体１１４及びエッチングされた第１の導電膜１１３を形成する（図１（Ｂ）、図４（Ｂ）、図７（Ｂ）、図１０（Ｂ）、図１３（Ｂ）、図１６を参照）。このとき、第１の絶縁膜１０１の上部もエッチングされ、エッチングされた第１の絶縁膜１１５が形成される。このエッチング工程を第１のエッチングとよぶ。第１のエッチングは、ドライエッチング又はウエットエッチングを用いればよいが、異方性の高いエッチング法（物理的エッチング）により行うことが好ましい。第１のエッチングに異方性の高いエッチング法を用いることで、パターンの加工精度を向上させることができる。なお、第１のエッチングをドライエッチングにより行う場合には一の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には複数の工程により第１のエッチングを行うと良い。ウエットエッチングでは、被エッチング膜の種類によってエッチングレートが異なり、従って全ての膜を一の工程にてエッチングすることが困難だからである。本実施の形態では、第１のエッチングを一の工程により行う場合にはドライエッチングを用い、複数の工程により行う場合には少なくとも第１の導電膜１０２のエッチングにドライエッチングを用いる。すなわち、第１の導電膜１０２はドライエッチングで加工してエッチングされた第１の導電膜１１３を形成すると良い。
下地絶縁膜として機能するエッチングされた第１の絶縁膜１１５を有することで、第１のエッチングにおいて基板１００の食刻を防ぐことができる。そのため、基板１００中に含まれる不純物金属元素の半導体層への付着及び半導体層内部への侵入を防ぐことができる。
なお、第１のエッチングは、例えば３段階のドライエッチングにより行えばよい。まず、Ｃｌ２ガスとＣＦ４ガスとＯ２ガスの混合ガス中でエッチングを行い、次に、Ｃｌ２ガスのみを用いてエッチングを行い、最後に、ＣＨＦ３ガスのみを用いてエッチングを行えばよい。
次に、第１のレジストマスク１１２を用いて第２のエッチングを行う。すなわち、エッチングされた第１の導電膜１１３をさらにエッチングによりパターニングし、ゲート電極層１１６を形成する（図１（Ｃ）、図４（Ｃ）、図７（Ｃ）、図１０（Ｃ）、図１３（Ｃ）、図１７を参照）。このエッチング工程を第２のエッチングとよぶ。
なお、ゲート電極層１１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極、容量配線及び支持部を構成している。ゲート電極層１１６Ａと表記する場合には、ゲート配線と薄膜トランジスタのゲート電極を構成するゲート電極層を指す。ゲート電極層１１６Ｂ又はゲート電極層１１６Ｄと表記する場合には支持部を構成するゲート電極層を指す。ゲート電極層１１６Ｃと表記する場合には容量配線と容量素子の一方の電極を構成するゲート電極層を指す。そして、これらを総括してゲート電極層１１６と呼ぶ。
第２のエッチングは、第１の導電膜１０２により形成されるゲート電極層１１６の側面が、薄膜積層体１１４の側面より内側に形成されるエッチング条件により行う。換言すると、ゲート電極層１１６の側面が、薄膜積層体１１４の底面に接して形成されるようにエッチングを行う（図１７乃至図２０におけるＡ１−Ａ２断面においてゲート電極層１１６の幅が薄膜積層体１１４の幅より小さくなるようにエッチングを行う）。更には、第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件により行う。換言すると、第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件により行う。このような条件により第２のエッチングを行うことで、ゲート電極層１１６を形成することができる。
なお、ゲート電極層１１６の側面の形状は特に限定されない。例えば、テーパ形状であっても良い。ゲート電極層１１６の側面の形状は、第２のエッチングにおいて用いる薬液等の条件によって決められるものである。
ここで、「第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件」、又は「第２の導電膜１１０に対する第１の導電膜１０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
第１の要件は、ゲート電極層１１６が必要な箇所に残存することである。ゲート電極層１１６の必要な箇所とは、図１７乃至図２０に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層１１６がゲート配線、容量配線及び支持部を構成するように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。図１及び図２０に示されるように、薄膜積層体１１４の側面から間隔ｄ１だけ内側にゲート電極層１１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
第２の要件は、ゲート電極層１１６により構成されるゲート配線及び容量配線の最小幅ｄ３、並びにソース電極及びドレイン電極層１２０Ａにより構成されるソース配線の最小幅ｄ２が適切なものとなることである（図２０を参照）。第２のエッチングによりソース電極及びドレイン電極層１２０Ａがエッチングされるとソース配線の最小幅ｄ２が小さくなり、ソース配線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜１０２のエッチングレートが過大にならず、且つ第２の導電膜１１０のエッチングレートが可能な限り小さい条件で行う。
また、ソース配線の最小幅ｄ２は大きくすることが困難である。ソース配線の最小幅ｄ２はソース配線と重畳する半導体層の最小幅ｄ４により決まり、ソース配線の最小幅ｄ２を大きくするためには半導体層の最小幅ｄ４を大きくせねばならず、隣接するゲート配線と容量配線とを絶縁させることが困難になるためである。従って、半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
なお、ソース配線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート配線と、該ゲート配線と互いに隣接する容量配線との間に少なくとも一箇所あればよい。好ましくは、図２０に示すように、ゲート配線に隣接する領域及び容量配線に隣接する領域の半導体層の幅を最小幅ｄ４とすればよい。
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分の電極の幅はソース配線の最小幅ｄ２とすることが好ましい。
上記説明したように、サイドエッチングを伴う条件により第２のエッチングを行うことは非常に重要である。第２のエッチングが第１の導電膜１０２のサイドエッチングを伴うことによって、ゲート電極層１１６により構成される、隣接するゲート配線と容量配線とを絶縁させることができるためである（図１７を参照）。
ここで、第２のエッチングは、サイドエッチングを伴うエッチングであるため、エッチングは概略等方的に進行する。上記説明したように、第１のエッチングにより第１の導電膜１０２を加工してエッチングされた第１の導電膜１１３を形成し、第２のエッチングによりゲート電極層１１６を形成することで、前記間隔ｄ１を第１の導電膜１０２の厚さより小さくすることが可能になる。すなわち、前記間隔ｄ１を第１の導電膜１０２の厚さに対して独立に設計することができ、画素構造のレイアウト設計の自由度が向上する。
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向又は下地膜の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面に平行な方向又は下地膜の面に平行な方向）にも被エッチング膜が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッチング膜に対するエッチングガス又はエッチングに用いる薬液のエッチングレートによって様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い。
なお、図１７に示すように、第１のエッチングにより形成される薄膜積層体１１４は、ゲート電極層１１６Ｂ及びゲート電極層１１６Ｄにより構成される支持部に接する部分では細くなるように設計される（図１７において両矢印で示す部分を参照）。このような構造とすることで、第２のエッチングによりゲート電極層１１６Ａと、ゲート電極層１１６Ｂ又はゲート電極層１１６Ｄとを分断して絶縁させることができる。
なお、図１７に示すゲート電極層１１６Ｂ及びゲート電極層１１６Ｄは、薄膜積層体１１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成されるゲート絶縁膜等の膜剥がれを防止することができる。更には支持部を設けることで、第２のエッチングによりゲート電極層１１６に接して形成される、空洞の領域が必要以上に広くなることを防止できる。なお、支持部を設けることで、薄膜積層体１１４が自重によって破壊され、又は破損することをも防止することができ、歩留まりが向上するため好ましい。ただし、本実施の形態は支持部を有する形態に限定されず、支持部を設けなくとも良い。支持部を有しない形態の上面図（図２０に対応）の一例を図２１に示す。
以上説明したように、第２のエッチングは、ウエットエッチングにより行うことが好ましい。
第２のエッチングをウエットエッチングによって行う場合、第１の導電膜１０２をアルミニウム又はモリブデンにより形成し、第２の導電膜１１０をチタン又はタングステンにより形成し、エッチングには硝酸、酢酸及びリン酸を含む薬液を用いればよい。または、第１の導電膜１０２をモリブデンにより形成し、第２の導電膜１１０をチタン、アルミニウム又はタングステンにより形成し、エッチングには過酸化水素水を含む薬液を用いればよい。
第２のエッチングをウエットエッチングによって行う場合、最も好ましくは、第１の導電膜１０２としてネオジムを添加したアルミニウム上にモリブデンを形成した積層膜を形成し、第２の導電膜１１０をタングステンにより形成し、エッチングには硝酸を２％、酢酸を１０％、リン酸を７２％含む薬液を用いる。このような組成の薬液を用いることで、第２の導電膜１１０がエッチングされることなく、エッチングされた第１の導電膜１１３がさらにエッチングされる。なお、第１の導電膜１０２に添加したネオジムは、アルミニウムの低抵抗化とヒロックの発生防止を目的として添加されたものである。
なお、図１７に示すように、上面から見たゲート電極層１１６は角（例えば、角１５１）を有する。これは、ゲート電極層１１６を形成する第２のエッチングが概略等方的であるために、ゲート電極層１１６の側面と薄膜積層体１１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
次に、第１のレジストマスク１１２を後退させる。例えば、第１のレジストマスク１１２を薄くする。そして第２の導電膜１１０を露出させつつ、第２のレジストマスク１１８を形成する。第１のレジストマスク１１２を後退させて、第２のレジストマスク１１８を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。しかし、第１のレジストマスク１１２を後退させて第２のレジストマスク１１８を形成する手段はこれに限定されるものではない。なお、ここでは第２のエッチングの後に第２のレジストマスク１１８を形成する場合について説明したが、本実施の形態はこれに限定されず、第２のレジストマスク１１８を形成した後に第２のエッチングを行ってもよい。
次に、第２のレジストマスク１１８を用いて、薄膜積層体１１４における第２の導電膜１１０をエッチングし、ソース電極及びドレイン電極層１２０を形成する（図２（Ｄ）、図５（Ｄ）、図８（Ｄ）、図１１（Ｄ）、図１４（Ｄ）、図１８を参照）。ここでエッチング条件は、第２の導電膜１１０以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、ソース電極及びドレイン電極層１２０は、薄膜トランジスタのソース電極若しくはドレイン電極、ソース配線、薄膜トランジスタと画素電極とを接続する電極、及び容量素子の他方の電極を構成している。「ソース電極及びドレイン電極層１２０Ａ」又は「ソース電極及びドレイン電極層１２０Ｃ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の一方、及びソース配線を構成する電極層を指す。「ソース電極及びドレイン電極層１２０Ｂ」と表記する場合には、薄膜トランジスタのソース電極及びドレイン電極の他方、及び薄膜トランジスタと画素電極とを接続する電極を構成する電極層を指す。「ソース電極及びドレイン電極層１２０Ｄ」と表記する場合には、容量素子の他方の電極を構成する電極層を指す。そして、これらを総括して「ソース電極及びドレイン電極層１２０」と呼ぶ。
なお、薄膜積層体１１４における第２の導電膜１１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いても良い。
続いて、薄膜積層体１１４における不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域１２２を形成する（図２（Ｅ）、図５（Ｅ）、図８（Ｅ）、図１１（Ｅ）、図１４（Ｅ）、図１９を参照）。ここでエッチング条件は、不純物半導体膜１０８及び半導体膜１０６以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、薄膜積層体１１４における不純物半導体膜１０８及び半導体膜１０６の上部（バックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うことができる。
その後、第２のレジストマスク１１８を除去し（図２（Ｆ）、図５（Ｆ）、図８（Ｆ）、図１１（Ｆ）、図１４（Ｆ）を参照）、薄膜トランジスタが完成する（図２（Ｆ）を参照）。上記説明したように、薄膜トランジスタを１枚のフォトマスク（多階調マスク）により作製することができる。
なお、上記の図２（Ｄ）及び図２（Ｅ）を参照して説明した工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行っても良いし、一括して行っても良い。
以上のように形成した薄膜トランジスタを覆って第３の絶縁膜を形成する。ここで、第３の絶縁膜は、第１の保護膜１２６のみで形成しても良いが、好ましくは第１の保護膜１２６と第２の保護膜１２８により形成する（図３（Ｇ）、図６（Ｇ）、図９（Ｇ）、図１２（Ｇ）、図１５（Ｇ）を参照）。第１の保護膜１２６は、第２の絶縁膜１０４と同様に形成すればよい。
第２の保護膜１２８は、表面が概略平坦になる方法により形成する。第２の保護膜１２８の表面を概略平坦にすることで、第２の保護膜１２８上に形成される画素電極層１３２の断切れ等を防止することができるためである。従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
なお、第２の保護膜１２８は、例えば、感光性ポリイミド、アクリル又はエポキシ樹脂等を用いて、スピンコーティング法等により形成することができる。ただし、これらの材料又は形成方法に限定されるものではない。
次に、第３の絶縁膜に第１の開口部１３０及び第２の開口部１３１を形成する（図３（Ｈ）、図６（Ｈ）、図９（Ｈ）、図１２（Ｈ）、図１５（Ｈ）を参照）。第１の開口部１３０及び第２の開口部１３１は、ソース電極及びドレイン電極層１２０の少なくとも表面に達するように形成する。第１の開口部１３０及び第２の開口部１３１の形成方法は、特定の方法に限定されず、第１の開口部１３０の径等に応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部１３０及び第２の開口部１３１を形成することができる。
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを１枚使用することになる。
次に、第３の絶縁膜上に画素電極層１３２を形成する（図３（Ｉ）、図６（Ｉ）、図９（Ｉ）、図１２（Ｉ）、図１５（Ｉ）、図２０を参照）。画素電極層１３２は、開口部を介してソース電極及びドレイン電極層１２０に接続されるように形成する。具体的には、画素電極層１３２は、第１の開口部１３０を介してソース電極及びドレイン電極層１２０Ｂに接続され、第２の開口部１３１を介してソース電極及びドレイン電極層１２０Ｄに接続されるように形成される。画素電極層１３２は、透光性を有する導電性材料により形成することが好ましい。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、又は酸化シリコンを添加したインジウム錫酸化物等が挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法又はＣＶＤ法等により行えばよいが、特定の方法に限定されるものではない。また、画素電極層１３２についても単層で形成しても良いし、複数の膜を積層した積層膜としてもよい。
なお、本実施の形態においては、画素電極層１３２のみに透光性を有する導電性材料を用いたが、本実施の形態はこれに限定されない。第１の導電膜１０２及び第２の導電膜１１０の材料として、透光性を有する導電性材料を用いることもできる。
なお、フォトリソグラフィ法によって画素電極層１３２を形成することで、フォトマスクを１枚使用することになる。
以上説明したように、本実施の形態に係るアクティブマトリクス基板の作製（所謂アレイ工程）が完了する。本実施の形態にて説明したように、サイドエッチングを利用してゲート電極層を形成し、更には多階調マスクを用いてソース電極及びドレイン電極層を形成することで、１枚のマスクによる薄膜トランジスタの作製が可能となる。
上記のように作製した薄膜トランジスタは、下地絶縁膜上にゲート電極層を有し、前記ゲート電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上にソース領域及びドレイン領域を有する不純物半導体層を有し、前記ソース領域及びドレイン領域上にソース電極及びドレイン電極層を有し、前記ゲート電極層の側面に接して空洞を有する構造となる（図３（Ｉ）を参照）。このような薄膜トランジスタはゲート電極層の側面に接して空洞を有するため、ゲート電極層端部におけるリーク電流の小さいものとなる。更には、下地絶縁膜を有することで、基板としてガラス基板を用いる場合に、ガラス基板中の不純物金属元素が半導体層中に侵入することを防ぐことができる。そのため、電気的特性が良好（例えばオフ電流が低い等）であり、基板面内における電気的特性のばらつきが小さい。
ここで、上記の工程により作製したアクティブマトリクス基板の端子接続部について図２２乃至図２４を参照して説明する。
図２２乃至図２４は、上記工程により作製した、アクティブマトリクス基板におけるゲート配線側の端子接続部及びソース配線側の端子接続部の上面図と断面図を示す。
図２２は、ゲート配線側の端子接続部及びソース配線側の端子接続部における、画素部から延伸したゲート配線及びソース配線の上面図を示す。
図２３は、図２２のＸ１−Ｘ２における断面図を示す。すなわち、図２３は、ゲート配線側の端子接続部における断面図を示す。図２３では、ゲート電極層１１６が露出されている。このゲート電極層１１６が露出された領域に、端子部が接続される。
図２４は、ソース配線側の端子接続部における断面図を示す。図２４において、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０は画素電極層１３２を介して接続されている。図２４にはゲート電極層１１６と、ソース電極及びドレイン電極層１２０の様々な接続形態を示している。本実施の形態の表示装置の発明における端子接続部には、これらのいずれを用いても良いし、図２４に示すもの以外の接続形態を用いても良い。ソース電極及びドレイン電極層１２０をゲート電極層１１６に接続させることで、端子の接続部の高さを概ね等しくすることができる。
図２４（Ａ）では、第１の保護膜１２６及び第２の保護膜１２８の端部がエッチング等により除去され、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現することができる。図２４（Ａ）は、図２２のＹ１−Ｙ２における断面図に相当する。
なお、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
図２４（Ｂ）では、第１の保護膜１２６及び第２の保護膜１２８に第３の開口部１６０Ａが設けられ、第１の保護膜１２６及び第２の保護膜１２８の端部がエッチング等により除去されることで、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。
なお、第３の開口部１６０Ａの形成、及びゲート電極層１１６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
図２４（Ｃ）では、第１の保護膜１２６及び第２の保護膜１２８に第３の開口部１６０Ｂ及び第４の開口部１６１が設けられることで、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出され、この露出された領域に画素電極層１３２を形成することで電気的な接続を実現している。ここで、図２４（Ａ）及び（Ｂ）と同様に、第１の保護膜１２６及び第２の保護膜１２８の端部はエッチング等により除去されているが、この領域は端子の接続部として用いられる。
なお、第３の開口部１６０Ｂ及び第４の開口部１６１の形成、並びにゲート電極層１１６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
なお、開口部の数は図２４に示す開口部の数に特に限定されない。一の端子に対して一の開口部を設けるのみならず、一の端子に対して複数の開口部を設けても良い。一の端子に対して複数の開口部を設けることで、開口部を形成するエッチング工程が不十分である等の理由で開口部が良好に形成されなかったとしても、他の開口部により電気的接続を実現することができる。更には、全ての開口部が問題なく形成された場合であっても、接触面積を広くすることができるため、コンタクト抵抗を低減することができ、好ましい。
次に、上記で説明した工程により作製した、表示装置のアクティブマトリクス基板を用いて液晶表示装置を作製する方法について説明する。すなわち、セル工程及びモジュール工程について説明する。ただし、本実施の形態に係る表示装置の作製方法において、セル工程及びモジュール工程は以下の説明に限定されない。
セル工程では、上記した工程により作製したアクティブマトリクス基板と、これに対向する基板（以下、対向基板という）とを貼り合わせて液晶を注入する。まず、対向基板の作製方法について、以下に簡単に説明する。なお、特に説明しない場合であっても、対向基板上に形成する膜は単層でも良いし、積層して形成しても良い。
まず、基板上に遮光層を形成し、遮光層上に赤、緑、青のいずれかのカラーフィルター層を形成し、カラーフィルター層上に画素電極層を選択的に形成し、画素電極層上にリブを形成する。
遮光層としては、遮光性を有する材料の膜を選択的に形成する。遮光性を有する材料としては、例えば、黒色樹脂（カーボンブラック）を含む有機樹脂を用いることができる。または、クロムを主成分とする材料膜の積層膜を用いても良い。クロムを主成分とする材料膜とは、クロム、酸化クロム又は窒化クロムをいう。遮光層に用いる材料は遮光性を有するものであれば特に限定されない。遮光性を有する材料の膜を選択的に形成するにはフォトリソグラフィ法等を用いる。
カラーフィルター層は、バックライトから白色光が照射されると、赤、緑、青のいずれかの光のみを透過させることができる有機樹脂膜により選択的に形成すればよい。カラーフィルター層は、形成時に塗り分けを行うことで、選択的に形成することができる。カラーフィルターの配列は、ストライプ配列、デルタ配列又は正方配列を用いればよい。
対向基板の画素電極層は、アクティブマトリクス基板が有する画素電極層１３２と同様に形成することができる。ただし、選択的に形成する必要がないため、対向基板の全面に形成すればよい。
画素電極上に形成するリブは、視野角を拡げることを目的として形成される、パターン形成された有機樹脂膜である。特に必要のない場合には形成しなくてもよい。
なお、対向基板の作製方法としては、他にも様々な態様が考えられる。例えば、カラーフィルター層を形成後、画素電極層の形成前にオーバーコート層を形成しても良い。オーバーコート層を形成することで画素電極の被形成面の平坦性を向上させることができるため、歩留まりが向上する。また、カラーフィルター層に含まれる材料の一部が液晶材料中に侵入することを防ぐことができる。オーバーコート層には、アクリル樹脂又はエポキシ樹脂をベースとした熱硬化性材料が用いられる。
また、リブの形成前又は形成後にスペーサとしてポストスペーサ（柱状スペーサ）を形成しても良い。ポストスペーサとは、アクティブマトリクス基板と対向基板との間のギャップを一定に保つことを目的として、対向基板上に一定の間隔で形成する構造物をいう。ビーズスペーサ（球状スペーサ）を用いる場合には、ポストスペーサを形成しなくても良い。
次に、配向膜をアクティブマトリクス基板及び対向基板に形成する。配向膜の形成は、例えば、ポリイミド樹脂等を有機溶剤に溶かし、これを印刷法又はスピンコーティング法等により塗布し、有機溶媒を溜去した後基板を焼成することにより行う。形成される配向膜の膜厚は、一般に、５０ｎｍ以上１００ｎｍ以下程度とする。配向膜には、液晶分子がある一定のプレチルト角を持って配向するようにラビング処理を施す。ラビング処理は、例えば、ベルベット等の毛足の長い布により配向膜を擦ることで行う。
次に、アクティブマトリクス基板と、対向基板をシール材料により貼り合わせる。対向基板にポストスペーサが設けられていない場合には、ビーズスペーサを所望の領域に分散させて貼り合わせるとよい。
次に、貼り合わせられたアクティブマトリクス基板と、対向基板との間に、液晶材料を注入する。液晶材料を注入した後、注入口を紫外線硬化樹脂等で封止する。または、液晶材料をアクティブマトリクス基板と対向基板のいずれかの上に滴下した後に、これらの基板を貼り合わせても良い。
次に、アクティブマトリクス基板と対向基板とを貼り合わせた液晶セルの両面に偏光板を貼り付けてセル工程が完了する。
次に、モジュール工程として、端子部の入力端子（図２４において、ゲート電極層１１６の露出された領域）にＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を接続する。ＦＰＣはポリイミド等の有機樹脂フィルム上に導電膜により配線が形成されており、異方性導電性ペースト（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ。以下、ＡＣＰという）を介して入力端子と接続される。ＡＣＰは接着剤として機能するペーストと、金等がメッキされた数十〜数百μｍ径の導電性表面を有する粒子と、により構成される。ペースト中に混入された粒子が入力端子上の導電層と、ＦＰＣに形成された配線に接続された端子上の導電層と、に接触することで、電気的な接続を実現する。なお、ＦＰＣの接続後にアクティブマトリクス基板と対向基板に偏光板を貼り付けてもよい。以上のように、表示装置に用いる液晶パネルを作製することができる。
以上のように、表示装置に用いる画素トランジスタを有するアクティブマトリクス基板を３枚のフォトマスクにより作製することができる。
従って、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。具体的には、上記の説明のように、１枚のフォトマスク（多階調マスク）を用いて薄膜トランジスタを作製することができる。また、３枚のフォトマスクを用いて画素トランジスタを有するアクティブマトリクス基板を作製することができる。従って、用いるフォトマスクの枚数が低減されることから、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタの作製工程数を大幅に削減することができる。そのため、複雑な工程を経ることなく、表示装置の作製工程数を大幅に削減することができる。従って、歩留まりを低下させることなく、表示装置の作製工程数を大幅に削減することができる。
また、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程を大幅に削減することができる。
更には、上記効果により、作製コストを大幅に削減することができる。
また、第１のエッチングにより第１の導電膜１０２を加工するため、薄膜積層体１１４の側面とゲート電極層１１６の側面との間隔ｄ１は第１の導電膜１０２の厚さに対して独立に設計することができ、画素構造のレイアウト設計の自由度が向上する。
また、基板として不純物金属元素を含むガラス基板を用いる場合であっても、該不純物金属元素が半導体層に付着し、半導体層内部へ侵入して薄膜トランジスタの電気的特性を低下させること（オフ電流が高くなること等）を防ぐことができる。そのため、電気的特性が良好な薄膜トランジスタを作製することができる。更には、作製される薄膜トランジスタの基板面内における特性のばらつきも小さくすることができる。そのため、表示装置の表示むらを小さくすることができる。
なお、ゲート電極層端部に生じるリーク電流が小さい薄膜トランジスタを作製することができるため、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
なお、本実施の形態は、上記説明した画素構造に限定されず、様々な液晶表示装置に適用することができる。
（実施の形態２）
本実施の形態では、本発明の一態様である薄膜トランジスタの作製方法及び表示装置の作製方法であって、実施の形態１とは異なるものについて説明する。具体的には、多階調マスクを用いることなく、実施の形態１と同様に薄膜トランジスタを作製する方法について図２６乃至図３０を参照して説明する。
本実施の形態では、本発明の一態様である薄膜トランジスタの作製方法及び表示装置の作製方法であって、実施の形態１とは異なるものについて説明する。具体的には、多階調マスクを用いることなく、実施の形態１と同様に薄膜トランジスタを作製する方法について図２６乃至図３０を参照して説明する。
なお、図２６は実施の形態１における図１及び図２に対応するものである。図２７は実施の形態１における図１０及び図１１に対応するものである。図２８、図２９及び図３０は実施の形態１における図１６、図１７及び図１８に対応するものである。また、図２８乃至図３０に示すＡ１−Ａ２における断面図が図２６に相当し、図２８乃至図３０に示すＤ１−Ｄ２断面図が図２７に相当する。
まず、実施の形態１と同様に、基板１００上に第１の絶縁膜１０１、第１の導電膜１０２、第２の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０を形成する（図２６（Ａ）及び図２７（Ａ）を参照）。これらに用いることのできる材料及びこれらの形成に適用することのできる方法は実施の形態１と同様である。なお、半導体膜１０６により形成される半導体層の一部に、ドーピング等によりソース電極及びドレイン電極層とオーミック接触可能な領域を設ける場合などには、不純物半導体膜１０８を設ける必要がない。
次に、第２の導電膜１１０上に第１のレジストマスク１７０を形成する（図２６（Ａ）及び図２７（Ａ）を参照）。第１のレジストマスク１７０は、実施の形態１における第１のレジストマスク１１２とは異なるものであり、凹部が設けられておらず、全面が概略同一の厚さとなるように形成されている。すなわち、第１のレジストマスク１７０は多階調マスクを用いることなく形成することができる。
次に、第１のレジストマスク１７０を用いて第１のエッチングを行う。すなわち、第１の導電膜１０２、第２の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッチングによりパターニングし、第１の導電膜１０２上に薄膜積層体１１４を形成する（図２８を参照）。また、実施の形態１と同様に、第１のエッチングにより第１の絶縁膜１０１の上部もエッチングされ、エッチングされた第１の絶縁膜１１５が形成される。
次に、実施の形態１と同様に第２のエッチングを行うことで、ゲート電極層１１６を形成する（図２６（Ｃ）、図２７（Ｃ）及び図２９を参照）。
ここで、第２のエッチングの条件は、実施の形態１における第２のエッチングと同様である。
次に、薄膜積層体１１４上に第２のレジストマスク１７１を形成し、第２のレジストマスク１７１を用いてソース電極及びドレイン電極層１２０を形成する（図２６（Ｄ）、図２７（Ｄ）、図３０参照）。エッチング条件等は、実施の形態１と同様である。また、その後の工程は実施の形態１と同様である。
なお、ここでは第２のエッチングの後に第２のレジストマスク１７１を形成する場合について説明したが、これに限定されず、第２のレジストマスク１７１を形成した後に第２のエッチングを行ってもよい。
以上、本実施の形態にて説明したように、多階調マスクを用いることなく薄膜トランジスタを作製することができる。ただし、使用するマスク数は、実施の形態１と比較すると１枚多いことになる。
なお、本実施の形態に係る薄膜トランジスタ及び表示装置の作製方法は、上記説明した点を除き、実施の形態１と同様である。そのため、実施の形態１に係る薄膜トランジスタ及び表示装置の作製方法と同様の効果を有することは勿論であるが、使用するマスクの数は１枚増加する。すなわち、本実施の形態によれば、２枚のフォトマスクを用いて薄膜トランジスタを作製することができる。また、４枚のフォトマスクを用いて画素トランジスタを有するアクティブマトリクス基板を作製することができる。従って、多階調マスクを用いない従来の手法と比較し、フォトマスクの枚数が低減されることから、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。更には、高い歩留まりで製造することができ、コストを低く抑えることも可能である。
また、実施の形態１と同様に、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程を大幅に削減することができる。
また、実施の形態１と同様に、第１のエッチングにより第１の導電膜１０２を加工するため、薄膜積層体１１４の側面とゲート電極層１１６の側面との間隔ｄ１（図２６（Ｃ）及び図２９参照）は第１の導電膜１０２の厚さに対して独立に設計することができ、画素構造のレイアウト設計の自由度が向上する。
また、実施の形態１と同様に、基板として不純物金属元素を含むガラス基板を用いる場合であっても、該不純物金属元素が半導体層に付着し、半導体層内部へ侵入して薄膜トランジスタの電気的特性を低下させること（オフ電流が高くなること等）を防ぐことができる。そのため、電気的特性が良好な薄膜トランジスタを作製することができる。更には、作製される薄膜トランジスタの基板面内における特性のばらつきも小さくすることができる。そのため、表示装置の表示むらを小さくすることができる。
なお、本実施の形態の作製方法を適用して作製した薄膜トランジスタにおいても、絶縁膜上にゲート電極層を有し、前記ゲート電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導体層上にソース領域及びドレイン領域を有する不純物半導体層を有し、前記ソース領域及びドレイン領域上にソース電極及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞を有する構造となる。ゲート電極層の側面に接して空洞を有するように形成することで、ゲート電極層端部におけるリーク電流の小さい薄膜トランジスタを作製することができる。従って、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
（実施の形態３）
本実施の形態では、薄膜トランジスタ及び該薄膜トランジスタがマトリクス状に配置されたＥＬ表示装置を作製する方法の一例について、図３１乃至図３９，及び図４３を参照して説明する。
本実施の形態では、薄膜トランジスタ及び該薄膜トランジスタがマトリクス状に配置されたＥＬ表示装置を作製する方法の一例について、図３１乃至図３９，及び図４３を参照して説明する。
薄膜トランジスタをスイッチング素子として用いるＥＬ表示装置（アクティブ型ＥＬ表示装置）の画素回路としては、様々なものが検討されている。本実施の形態では、単純な画素回路の一例を、図３１に示し、この画素回路を適用した画素構造の作製方法について説明する。ただし、本実施の形態のＥＬ表示装置の画素回路は図３１に示す構成に限定されるものではない。
図３１に示すＥＬ表示装置の画素構造において、画素１９１は、第１のトランジスタ１８１、第２のトランジスタ１８２、第３のトランジスタ１８３、容量素子１８４及び発光素子１８５を有する。第１乃至第３のトランジスタはｎ型トランジスタである。第１のトランジスタ１８１のゲート電極は、ゲート配線１８６に接続され、ソース電極及びドレイン電極の一方（第１の電極とする。）は、ソース配線１８８に接続され、ソース電極及びドレイン電極の他方（第２の電極とする。）は、第２のトランジスタ１８２のゲート電極、及び容量素子１８４の一方の電極（第１の電極とする。）に接続されている。容量素子１８４の他方の電極（第２の電極とする。）は、第２のトランジスタ１８２のソース電極及びドレイン電極の一方（第１の電極とする。）、第３のトランジスタ１８３のソース電極及びドレイン電極の一方（第１の電極とする。）、並びに発光素子１８５の一方の電極（第１の電極とする。）に接続されている。第２のトランジスタ１８２のソース電極及びドレイン電極の他方（第２の電極とする。）は、第２の電源線１８９に接続されている。第３のトランジスタ１８３のソース電極及びドレイン電極の他方（第２の電極とする。）は、第１の電源線１８７に接続され、ゲート電極はゲート配線１８６に接続されている。発光素子１８５の他方の電極（第２の電極とする。）は、共通電極１９０に接続されている。なお、第１の電源線１８７と第２の電源線１８９の電位は異なるものとする。
画素１９１の動作について説明する。ゲート配線１８６の信号によって第３のトランジスタ１８３がオンすると、第２のトランジスタ１８２の第１の電極、発光素子１８５の第１の電極、及び容量素子１８４の第２の電極の電位が、第１の電源線１８７の電位（Ｖ１８７）と等しくなる。ここで、第１の電源線１８７の電位（Ｖ１８７）は一定とするため、第２のトランジスタ１８２の第１の電極等の電位は一定（Ｖ１８７）である。
ゲート配線１８６の信号によって第１のトランジスタ１８１が選択されてオンすると、ソース配線１８８からの信号の電位（Ｖ１８８）が第１のトランジスタ１８１を介して第２のトランジスタ１８２のゲート電極に入力される。このとき、第２の電源線１８９の電位（Ｖ１８９）が第１の電源線１８７の電位（Ｖ１８７）よりも高ければＶｇｓ＝Ｖ１８８−Ｖ１８７となる。そして、Ｖｇｓが第２のトランジスタ１８２のしきい値電圧よりも大きければ、第２のトランジスタ１８２はオンする。
従って、第２のトランジスタ１８２を線形領域で動作させるときには、ソース配線１８８の電位（Ｖ１８８）を変化させること（例えば、２値）で、第２のトランジスタ１８２のオンとオフとを制御することができる。つまり、発光素子１８５が有するＥＬ層に、電圧を印加するかしないかを制御することができる。
また、第２のトランジスタ１８２を飽和領域で動作させるときには、ソース配線１８８の電位（Ｖ１８８）を変化させることで、発光素子１８５に流れる電流量を制御することができる。
以上のようにして、第２のトランジスタ１８２を線形領域で動作させる場合、発光素子１８５に電圧を印加するかしないかを制御することができ、発光素子１８５の発光状態と非発光状態とを制御することができる。このような駆動方法は、例えば、デジタル時間階調駆動に用いることができる。デジタル時間階調駆動は、１フレームを複数のサブフレームに分割し、各サブフレームにおいて発光素子１８５の発光状態と非発光状態とを制御する駆動方法である。また、第２のトランジスタ１８２を飽和領域で動作させる場合、発光素子１８５に流れる電流量を制御することができ、発光素子１８５の輝度を調整することができる。
次に、図３１に示す画素回路を適用した画素構造と、その作製方法について以下に説明する。
なお、図３２乃至図３６には本実施の形態に係る薄膜トランジスタの上面図を示し、図３６は画素電極まで形成した完成図である。図３７乃至図３９は、図３２乃至図３６に示すＡ１−Ａ２における断面図である。図４３は、図３６に示すＢ１−Ｂ２における断面図である。
まず、基板２００上に第１の絶縁膜２０１、第１の導電膜２０２、第２の絶縁膜２０４、半導体膜２０６、不純物半導体膜２０８及び第２の導電膜２１０を形成する（図３７（Ａ）を参照）。
なお、基板２００には実施の形態１における基板１００と同様のものを用いることができる。第１の絶縁膜２０１は実施の形態１における第１の絶縁膜１０１と同様の材料及び方法により形成することができる。第１の導電膜２０２は実施の形態１における第１の導電膜１０２と同様の材料及び方法により形成することができる。第２の絶縁膜２０４は実施の形態１における第２の絶縁膜１０４と同様の材料及び方法により形成することができる。
半導体膜２０６は、結晶性半導体膜と、非晶質半導体膜との積層膜を用いることが好ましい。結晶性半導体膜としては、多結晶半導体膜又は微結晶半導体膜等が挙げられる。
多結晶半導体膜とは、結晶粒により構成され、該結晶粒間に多くの粒界を含む半導体膜をいう。多結晶半導体膜は、例えば熱結晶化法又はレーザ結晶化法により形成される。ここで、熱結晶化法とは、基板上に非晶質半導体膜を形成し、該基板を加熱することで非晶質半導体を結晶化する結晶化法をいう。また、レーザ結晶化法とは、基板上に非晶質半導体膜を形成し、該非晶質半導体膜に対してレーザを照射して非晶質半導体を結晶化する結晶化法をいう。または、ニッケル等の結晶化促進元素を添加して結晶化する結晶化法を用いても良い。結晶化促進元素を添加して結晶化する場合には、該半導体膜に対してレーザ照射を行うことが好ましい。
多結晶半導体は、ガラス基板に歪みを生じない程度の温度と時間で結晶化を行うＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｓｉｌｉｃｏｎ）と、より高温で結晶化を行うＨＴＰＳ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｓｉｌｉｃｏｎ）に分類される。
微結晶半導体膜とは、粒径が概ね２ｎｍ以上１００ｎｍ以下の結晶粒を含む半導体膜をいい、膜の全面が結晶粒のみによって構成されるもの、または結晶粒間に非晶質半導体が介在するものを含む。微結晶半導体膜の形成方法としては、結晶核を形成して該結晶核を成長させる方法、非晶質半導体膜を形成して該非晶質半導体膜に接して絶縁膜と金属膜とを形成し、該金属膜に対してレーザを照射することで該金属膜に発生した熱により非晶質半導体を結晶化させる方法等を用いればよい。ただし、非晶質半導体膜に対して熱結晶化法又はレーザ結晶化法を用いて形成した結晶性半導体膜は含まないものとする。
半導体膜２０６として、例えば、結晶性半導体膜上に非晶質半導体膜を積層して形成した積層膜を用いると、ＥＬ表示装置の画素回路が有するトランジスタを高速に動作させることができる。ここで、結晶性半導体膜としては、多結晶半導体（ＬＴＰＳ及びＨＴＰＳを含む）膜を適用しても良いし、微結晶半導体膜を適用しても良い。
なお、結晶性半導体膜上に非晶質半導体膜を有することで、結晶性半導体膜の表面が酸化されることを防止することができる。また、耐圧を向上させ、オフ電流を低下させることができる。
ただし、ＥＬ表示装置の画素回路が正常に動作する限りにおいて、半導体膜２０６の結晶性については特に限定されない。
不純物半導体膜２０８は、一導電性を付与する不純物元素を含む半導体膜であり、一導電性を付与する不純物元素が添加された半導体材料形成用のガス等により形成される。本実施の形態ではｎ型の薄膜トランジスタを設けるため、例えば、フォスフィン（化学式：ＰＨ３）を含むシランガスにより形成される、リンを含むシリコン膜により設ければよい。ただし、第１の導電膜２０２等と同様に、耐熱性が必要であり、後の工程で食刻又は腐食されない材料を選択することを要する。この限りにおいて、不純物半導体膜２０８は、特定の材料に限定されるものではない。なお、不純物半導体膜２０８の結晶性についても特に限定されるものではない。また、半導体膜２０６により形成される半導体層の一部に、ドーピング等によりオーミック接触可能な領域を設ける場合などには、不純物半導体膜２０８を設ける必要がない。
本実施の形態では、ｎ型の薄膜トランジスタを作製するため、添加する一導電性を付与する不純物元素として、ヒ素等を用いてもよく、不純物半導体膜２０８の形成に用いるシランガスにはアルシン（化学式：ＡｓＨ３）を所望の濃度で含ませればよい。
なお、不純物半導体膜２０８の形成は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により行うことができる。ただし、特定の方法に限定されるものではない。
第２の導電膜２１０は、実施の形態１における第２の導電膜１１０と同様の材料及び方法により形成することができ、第１の導電膜２０２とは異なる材料により形成する。
次に、第２の導電膜２１０上に第１のレジストマスク２１２を形成する（図３７（Ａ）を参照）。ここで、第１のレジストマスク２１２は凹部又は凸部を有するレジストマスクであることが好ましい。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。第１のレジストマスク２１２において、厚い領域を第１のレジストマスク２１２の凸部と呼び、薄い領域を第１のレジストマスク２１２の凹部と呼ぶこととする。ただし、本実施の形態はこれに限定されず、凹部又は凸部を有さないレジストマスクを用いてもよい。
第１のレジストマスク２１２において、ソース電極及びドレイン電極層が形成される領域には凸部が形成され、ソース電極及びドレイン電極層を有さず半導体層が露出して形成される領域には凹部が形成されている。
第１のレジストマスク２１２は、実施の形態１にて説明した、多階調マスクを用いることで形成することができる。ただし、必ずしも多階調マスクを用いなくても良い。
次に、第１のレジストマスク２１２を用いて第１のエッチングを行う。すなわち、第１の導電膜２０２、第２の絶縁膜２０４、半導体膜２０６、不純物半導体膜２０８及び第２の導電膜２１０をエッチングによりパターニングし、薄膜積層体２１４及びエッチングされた第１の導電膜２１３を形成する（図３２及び図３７（Ｂ）を参照）。このとき、第１の絶縁膜２０１の上部もエッチングされ、エッチングされた第１の絶縁膜２１５が形成される。実施の形態１と同様に、第１のエッチングを一の工程により行う場合にはドライエッチングを用いるとよく、複数の工程により行う場合には少なくとも第１の導電膜２０２のエッチングにドライエッチングを用いる。すなわち、第１の導電膜２０２を加工することでエッチングされた第１の導電膜２１３を形成する工程は、ドライエッチングにより行う。
下地絶縁膜として機能するエッチングされた第１の絶縁膜２１５を有することで、第１のエッチングにより生じる基板２００の食刻を防ぐことができる。そのため、基板２００中に含まれる不純物金属元素の半導体層への付着及び半導体層内部への侵入を防ぐことができる。
次に、第１のレジストマスク２１２を用いて第２のエッチングを行う。すなわち、エッチングされた第１の導電膜２１３をエッチングによりパターニングし、ゲート電極層２１６を形成する（図３３及び図３７（Ｃ）を参照）。
なお、ゲート電極層２１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極、及び支持部を構成している。ゲート電極層２１６Ａと表記する場合には、ゲート配線、第１のトランジスタ１８１のゲート電極、及び第３のトランジスタ１８３のゲート電極を構成する電極層を指す。ゲート電極層２１６Ｂと表記する場合には、第２のトランジスタ１８２のゲート電極、及び容量素子１８４の一方の電極を構成する電極層を指す。ゲート電極層２１６Ｃと表記する場合には、支持部を構成する電極層を指す。そして、これらを総括してゲート電極層２１６と呼ぶ。
第２のエッチングは、第１の導電膜２０２により形成されるゲート電極層２１６の側面が、薄膜積層体２１４の側面より内側に形成されるエッチング条件により行う。換言すると、ゲート電極層２１６の側面が、薄膜積層体２１４の底面に接して形成されるようにエッチングを行う（Ａ１−Ａ２断面においてゲート電極層２１６の幅が薄膜積層体２１４の幅より小さくなるようにエッチングを行う）。更には、第２の導電膜２１０に対するエッチングレートが小さく、且つ第１の導電膜２０２に対するエッチングレートが大きい条件により行う。換言すると、第２の導電膜２１０に対する第１の導電膜２０２のエッチング選択比が大きい条件により行う。このような条件により第２のエッチングを行うことで、ゲート電極層２１６を形成することができる。
なお、ゲート電極層２１６の側面の形状は特に限定されない。例えば、テーパ形状であっても良い。ゲート電極層２１６の側面の形状は、第２のエッチングにおいて用いる薬液等の条件によって決められるものである。
ここで、「第２の導電膜２１０に対するエッチングレートが小さく、且つ第１の導電膜２０２に対するエッチングレートが大きい条件」、又は「第２の導電膜２１０に対する第１の導電膜２０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
第１の要件は、ゲート電極層２１６が必要な箇所に残存することである。ゲート電極層２１６の必要な箇所とは、図３３乃至図３６に点線で示される領域をいう。すなわち、第２のエッチング後に、ゲート電極層２１６がゲート配線、トランジスタが有するゲート電極、及び容量素子が有する一の電極を構成するように残存することが必要である。ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。図３３及び図３７に示されるように、薄膜積層体２１４の側面から間隔ｄ１だけ内側にゲート電極層２１６の側面が形成されることが好ましく、間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
第２の要件は、ゲート電極層２１６により構成されるゲート配線及び容量配線の最小幅ｄ３、並びにソース電極及びドレイン電極層２２０により構成されるソース配線及び電源線の最小幅ｄ２が適切なものとなることである（図３６を参照）。第２のエッチングによりソース電極及びドレイン電極層２２０がエッチングされるとソース配線及び電源線の最小幅ｄ２が小さくなり、ソース配線及び電源線の電流密度が過大となり、電気的特性が低下するためである。そのため、第２のエッチングは、第１の導電膜２０２のエッチングレートが過大にならず、且つ第２の導電膜２１０のエッチングレートが可能な限り小さい条件で行う。
また、ソース配線及び電源線の最小幅ｄ２は大きくすることが困難である。ソース配線及び電源線の最小幅ｄ２はソース配線及び電源線と重畳する半導体層の最小幅ｄ４により決まり、ソース配線及び電源線の最小幅ｄ２を大きくするためには半導体層の最小幅ｄ４を大きくせねばならず、隣接するゲート配線と容量配線とを絶縁させることが困難になるためである。半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
なお、ソース配線及び電源線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート電極層を素子毎に分離するために必要な箇所に適宜設ければよい。第２のエッチングにより、半導体層の幅をｄ４とした箇所と重畳する部分にはゲート電極層２１６が残存しないパターンを形成することができる。
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分の電極の幅はソース配線及び電源線の最小幅ｄ２とすることが好ましい。
上記説明したように、サイドエッチングを伴う条件により第２のエッチングを行うことは非常に重要である。第２のエッチングが第１の導電膜２０２のサイドエッチングを伴うことによって、ゲート電極層２１６により構成される、隣接するゲート配線間のみならず、画素回路内の素子の接続を所望のものとするようにパターンの形成をすることができるためである。
ここで、第２のエッチングは、サイドエッチングを伴うエッチングであるため、エッチングは概略等方的に進行する。上記説明したように、第１のエッチングにより第１の導電膜２０２を加工してエッチングされた第１の導電膜２１３を形成し、第２のエッチングによりゲート電極層２１６を形成することで、前記間隔ｄ１を第１の導電膜２０２の厚さより小さくすることが可能になる。すなわち、前記間隔ｄ１を第１の導電膜２０２の厚さに対して独立に設計することができ、画素構造のレイアウト設計の自由度が向上する。
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向又は下地膜の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面に平行な方向又は下地膜の面に平行な方向）にも被エッチング膜が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッチング膜に対するエッチングガス又はエッチングに用いる薬液のエッチングレートによって様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い。
なお、図３３に示すゲート電極層２１６Ｃは、薄膜積層体２１４を支える支持部として機能する。支持部を有することで、ゲート電極層より上に形成されるゲート絶縁膜等の膜剥がれを防止することができる。更には支持部を設けることで、第２のエッチングによりゲート電極層２１６に接して形成される、空洞の領域が必要以上に広くなることを防止できる。なお、支持部を設けることで、薄膜積層体２１４が自重によって破壊され、又は破損することをも防止することができ、歩留まりが向上するため好ましい。ただし、本実施の形態は支持部を有する形態に限定されず、支持部を設けなくとも良い。
以上説明したように、第２のエッチングは、ウエットエッチングにより行うことが好ましい。
第２のエッチングをウエットエッチングによって行う場合、第１の導電膜２０２としてアルミニウム又はモリブデンを形成し、第２の導電膜２１０としてチタン又はタングステンを形成し、エッチングには硝酸、酢酸及びリン酸を含む薬液を用いればよい。または、第１の導電膜２０２としてモリブデンを形成し、第２の導電膜２１０としてチタン、アルミニウム又はタングステンを形成し、エッチングには過酸化水素水を含む薬液を用いればよい。
第２のエッチングをウエットエッチングによって行う場合、最も好ましくは、第１の導電膜２０２としてネオジムを添加したアルミニウム上にモリブデンを形成した積層膜を形成し、第２の導電膜２１０としてタングステンを形成し、エッチングには硝酸を２％、酢酸を１０％、リン酸を７２％含む薬液を用いる。このような組成の薬液を用いることで、第２の導電膜２１０がエッチングされることなく、エッチングされた第１の導電膜２１３がエッチングされる。なお、第１の導電膜２０２に添加したネオジムは、アルミニウムの低抵抗化とヒロック防止を目的として添加されたものである。
なお、上面から見たゲート電極層２１６は角を有するように形成される（図３３を参照）。これは、ゲート電極層２１６を形成する第２のエッチングが概略等方的に進行するために、ゲート電極層２１６の側面と薄膜積層体２１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
次に、第１のレジストマスク２１２を後退させる。例えば、第１のレジストマスク２１２を薄くする。そして第２の導電膜２１０を露出させつつ、第２のレジストマスク２１８を形成する。第１のレジストマスク２１２を後退させて、第２のレジストマスク２１８を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。しかし、第１のレジストマスク２１２を後退させて第２のレジストマスク２１８を形成する手段はこれに限定されるものではない。第２のレジストマスク２１８が形成される領域は、第１のレジストマスク２１２の凸部の領域と概略一致する。なお、ここでは第２のエッチングの後に第２のレジストマスク２１８を形成する場合について説明したが、本実施の形態はこれに限定されず、第２のレジストマスク２１８を形成した後に第２のエッチングを行ってもよい。
なお、第１のレジストマスク２１２の形成に多階調マスクを用いない場合には、異なるフォトマスクを用いて第２のレジストマスク２１８を別途形成すればよい。
次に、第２のレジストマスク２１８を用いて、薄膜積層体２１４における第２の導電膜２１０をエッチングし、ソース電極及びドレイン電極層２２０を形成する（図３４及び図３８（Ｄ）を参照）。ここでエッチング条件は、第２の導電膜２１０以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層２１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、ソース電極及びドレイン電極層２２０は、薄膜トランジスタのソース電極若しくはドレイン電極、ソース配線、電源線、容量素子の他方の電極、及び薄膜トランジスタと発光素子の一の電極とを接続する電極を構成している。ソース電極及びドレイン電極層２２０Ａと表記する場合には、ソース配線１８８、及び第１のトランジスタ１８１のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｂと表記する場合には、第１の電源線１８７を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｃと表記する場合には、第１のトランジスタ１８１のソース電極及びドレイン電極の他方、及び第１のトランジスタ１８１と画素電極とを接続する電極を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｄと表記する場合には、第２の電源線１８９、及び第２のトランジスタ１８２のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｅと表記する場合には、第３のトランジスタ１８３のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層２２０Ｆと表記する場合には、容量素子１８４の他方の電極、第２のトランジスタ１８２のソース電極及びドレイン電極の他方、第３のトランジスタ１８３のソース電極及びドレイン電極の他方、並びにこれらから発光素子の一の電極に接続される電極を構成する電極層を指す。
なお、第２のレジストマスク２１８Ａは、ソース電極及びドレイン電極層２２０Ａと重畳するものを指し、第２のレジストマスク２１８Ｂは、ソース電極及びドレイン電極層２２０Ｂと重畳するものを指し、第２のレジストマスク２１８Ｃは、ソース電極及びドレイン電極層２２０Ｃと重畳するものを指し、第２のレジストマスク２１８Ｄは、ソース電極及びドレイン電極層２２０Ｄと重畳するものを指し、第２のレジストマスク２１８Ｅは、ソース電極及びドレイン電極層２２０Ｅと重畳するものを指し、第２のレジストマスク２１８Ｆは、ソース電極及びドレイン電極層２２０Ｆと重畳するものを指す。
なお、薄膜積層体２１４における第２の導電膜２１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いても良い。
続いて、薄膜積層体２１４における不純物半導体膜２０８及び半導体膜２０６の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域２２２、半導体層２２４を形成する（図３５及び図３８（Ｅ）を参照）。ここでエッチング条件は、不純物半導体膜２０８及び半導体膜２０６以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層２１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、薄膜積層体２１４における不純物半導体膜２０８及び半導体膜２０６の上部（バックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うことができる。
その後、第２のレジストマスク２１８を除去し、薄膜トランジスタが完成する（図３８（Ｆ）を参照）。上記説明したように、ＥＬ表示装置に適用することのできる薄膜トランジスタを一枚のフォトマスク（多階調マスク）により作製することができる。
なお、上記の図３８（Ｄ）及び図３８（Ｅ）を参照して説明した工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行っても良いし、一括して行っても良い。
以上のようにして形成した薄膜トランジスタを覆って第３の絶縁膜を形成する。ここで、第３の絶縁膜は、第１の保護膜２２６のみで形成しても良いが、ここでは第１の保護膜２２６と第２の保護膜２２８により形成する（図３９（Ｇ）、図４３（Ｇ）を参照）。第１の保護膜２２６は、第２の絶縁膜２０４と同様に形成すればよいが、好ましくは水素を含有する窒化シリコン又は水素を含有する酸化窒化シリコンにより形成し、半導体層に金属等の不純物が侵入して拡散し、汚染されることを防止する。
第２の保護膜２２８は、表面が概略平坦になる方法により形成する。第２の保護膜２２８の表面を概略平坦にすることで、第２の保護膜２２８上に形成される第１の画素電極層２３２の断切れ等を防止することができるためである。従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
なお、第２の保護膜２２８は、例えば、感光性ポリイミド、アクリル又はエポキシ樹脂等により、スピンコーティング法等により形成することができる。ただし、これらの材料又は形成方法に限定されるものではない。
なお、第２の保護膜２２８は、表面が概略平坦になる方法により形成した上記の保護膜と、これを覆って水分の侵入や放出を防止する保護膜を積層して形成したものであることが好ましい。水分の侵入や放出を防止する保護膜は、具体的には、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム又は窒化アルミニウム等により形成されていることが好ましい。形成方法としてはスパッタリング法を用いることが好ましい。
次に、第３の絶縁膜に第１の開口部２３０及び第２の開口部２３１を形成する（図３９（Ｈ）、図４３（Ｉ）を参照）。第１の開口部２３０は、ソース電極及びドレイン電極層の少なくとも表面に達するように形成する。第２の開口部２３１は、ゲート電極層の少なくとも表面に達するように形成する。第１の開口部２３０及び第２の開口部２３１の形成方法は、特定の方法に限定されず、第１の開口部２３０の径などに応じて実施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部２３０及び第２の開口部２３１を形成することができる。
第１の開口部２３０は、ソース電極及びドレイン電極層２２０に達するように設けられるものであり、図３６に示すように必要な箇所に複数個設ける。第１の開口部２３０Ａはソース電極及びドレイン電極層２２０Ｃ上に設け、第１の開口部２３０Ｂはソース電極及びドレイン電極層２２０Ｂ上に設け、第１の開口部２３０Ｃはソース電極及びドレイン電極層２２０Ｅ上に設け、第１の開口部２３０Ｄはソース電極及びドレイン電極層２２０Ｆ上に設ける。
第２の開口部２３１は、ゲート電極層２１６に達するように設けられるものである。すなわち、第２の開口部２３１は第３の絶縁膜のみならず、第２の絶縁膜２０４、半導体層２２４の所望の箇所も除去して設けられるものである。
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを１枚使用することになる。
次に、第３の絶縁膜上に第１の画素電極層２３２を形成する（図３６、図３９（Ｉ）、及び図４３（Ｊ）を参照）。第１の画素電極層２３２は、第１の開口部２３０又は第２の開口部２３１を介してソース電極及びドレイン電極層２２０又はゲート電極層２１６に接続されるように形成する。具体的には、第１の画素電極層２３２は、第１の開口部２３０Ａを介してソース電極及びドレイン電極層２２０Ｃに接続され、第１の開口部２３０Ｂを介してソース電極及びドレイン電極層２２０Ｂに接続され、第１の開口部２３０Ｃを介してソース電極及びドレイン電極層２２０Ｅに接続され、第１の開口部２３０Ｄを介してソース電極及びドレイン電極層２２０Ｆに接続され、第２の開口部２３１を介してゲート電極層２１６Ｂに接続されるように形成される。第１の画素電極層２３２についても単層で形成しても良いし、複数の膜を積層した積層膜としてもよい。
なお、フォトリソグラフィ法によって第１の画素電極層２３２を形成することで、フォトマスクを１枚使用することになる。
画素が有する薄膜トランジスタがｎ型のトランジスタであるため、第１の画素電極層２３２は、陰極となる材料により形成することが好ましい。陰極となる材料には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が挙げられる。
次に、第１の画素電極層２３２の側面（端部）及び第３の絶縁膜上に隔壁２３３を形成する（図４３（Ｊ）を参照）。隔壁２３３は開口部を有し、該開口部において第１の画素電極層２３２が露出されるように形成する。隔壁２３３は、有機樹脂膜、無機絶縁膜又は有機ポリシロキサンを用いて形成する。具体的には、ポリイミド、ポリアミド、ポリイミドアミド、アクリル、ベンゾシクロブテン系樹脂を用いて形成するとよい。特に感光性の材料を用いて、第１の画素電極層２３２上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
次に、隔壁２３３の開口部において第１の画素電極層２３２と接するように、ＥＬ層２３４を形成する（図４３（Ｊ）を参照）。ＥＬ層２３４は、単数の層で構成されていても、複数の層が積層されて形成された積層膜により構成されていても良い。ＥＬ層２３４は、少なくとも発光層を有する。ＥＬ層２３４は電子注入層を介して第２の画素電極層２３５と接続されることが好ましい。
そして、ＥＬ層２３４を覆うように、陽極となる材料により第２の画素電極層２３５を形成する。第２の画素電極層２３５は図３１における共通電極１９０に相当する。第２の画素電極層２３５は、透光性を有する導電性材料により形成することができる。ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、又は酸化シリコンを添加したインジウム錫酸化物等が挙げられる。透光性を有する導電性材料の膜の形成はスパッタリング法又はＣＶＤ法等により行えばよいが、特定の方法に限定されるものではない。また、第２の画素電極層２３５についても単層で形成しても良いし、複数の膜を積層した積層膜としてもよい。
ここでは、第２の画素電極層２３５としてＩＴＯを用いる。隔壁２３３の開口部において、第１の画素電極層２３２とＥＬ層２３４と第２の画素電極層２３５が重なり合うことで、発光素子２３６が形成される。発光素子２３６は、図３１における発光素子１８５に相当する。この後、発光素子２３６に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の画素電極層２３５及び隔壁２３３上に第３の保護膜２３７（図示しない）を形成することが好ましい。第３の保護膜２３７は、第１の保護膜２２６と同様の材料により水分の侵入や放出を防止する機能を有するものを選択する。窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム又は窒化アルミニウム等により形成されていることが好ましい。更に、第３の保護膜２３７を覆って窒化シリコン膜又はＤＬＣ膜等を有することが好ましい。
そして、外気に曝されないように、保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）又はカバー材によって、更なるパッケージング（封入）をすることが好ましい。保護フィルム及びカバー材は、ガス透過性が低く、脱ガスの少ない材料により設けることが好ましい。
以上説明したように、上面射出構造（トップエミッション）型ＥＬ表示装置の発光素子まで形成することができる（図４３（Ｊ）を参照）。しかし、本実施の形態の一であるＥＬ表示装置は、上記の説明に限定されず、下面射出構造（ボトムエミッション）型ＥＬ表示装置、または両面射出構造（デュアルエミッション）型ＥＬ表示装置に適用することも可能である。下面射出構造及び両面射出構造では、第１の画素電極層２３２に透光性を有する導電性材料を用いればよい。なお、第１の画素電極層２３２を陽極となる材料により形成する場合には、第１の画素電極層２３２は、例えば、ＩＴＯにより形成することができる。第１の画素電極層２３２をこのような構造にすることで、ボトムエミッション型のＥＬ表示装置を作製することができる。この場合、ＥＬ層２３４を覆うように、陰極となる材料により第２の画素電極層２３５を形成するとよい。陰極となる材料には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が挙げられる。なお、ＥＬ層２３４及び第２の画素電極層２３５は、マスクを用いた蒸着により形成することが好ましい。従って、第２の画素電極層２３５は、蒸着により形成することが可能な材料により形成するとよい。
なお、上記で説明した保護膜等は上記した材料又は形成方法に限定されず、ＥＬ層の発光を妨げず、劣化等を防止することができる膜であればよい。
または、上面射出構造において、画素回路が形成されている領域をも含むように第１の画素電極層２３２Ａを形成してもよい。この場合には、まず、第１の画素電極層２３２Ｂ及び第１の画素電極層２３２Ｃに相当する導電層のみを形成し、該導電層上に第１の開口部２３０Ｄを有する絶縁膜を形成し、第１の開口部２３０Ｄを介してソース電極及びドレイン電極層２２０Ｆに接続されるように第１の画素電極層２３２Ａを形成すればよい。画素回路が形成されている領域をも含むように第１の画素電極層２３２Ａを形成することで、発光領域を拡大することができ、より高精細な表示が可能となる。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を用いることも可能である。
なお、端子接続部については実施の形態１にて説明したものと同様である。
以上のように、ＥＬ表示装置を作製することができる。
上記説明したように、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。具体的には、上記の説明のように、１枚のフォトマスク（多階調マスク）を用いて薄膜トランジスタを作製することができる。また、３枚のフォトマスクを用いて画素トランジスタを有するアクティブマトリクス基板を作製することができる。従って、用いるフォトマスクの枚数が低減されることから、薄膜トランジスタ及び表示装置の作製工程数を大幅に削減することができる。
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタの作製工程数を大幅に削減することができる。そのため、複雑な工程を経ることなく、表示装置の作製工程数を大幅に削減することができる。従って、歩留まりを低下させることなく、表示装置の作製工程数を大幅に削減することができる。
また、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程を大幅に削減することができる。
更には、上記効果により、作製コストを大幅に削減することができる。
また、第１のエッチングにより第１の導電膜２０２を加工するため、薄膜積層体２１４の側面とゲート電極層２１６の側面との間隔ｄ１は第１の導電膜２０２の厚さに対して独立に設計することができ、画素構造のレイアウト設計の自由度が向上する。
また、基板として不純物金属元素を含むガラス基板を用いる場合であっても、該不純物金属元素が半導体層に付着し、半導体層内部へ侵入して薄膜トランジスタの電気的特性を低下させること（オフ電流が高くなること等）を防ぐことができる。そのため、電気的特性が良好な薄膜トランジスタを作製することができる。更には、作製される薄膜トランジスタの基板面内における特性のばらつきも小さくすることができる。そのため、表示装置の表示むらを小さくすることができる。
更には、下面射出構造（ボトムエミッション）型ＥＬ表示装置では、光学設計が、第１の絶縁膜２０１の膜厚の調整により行えるため好ましい。
なお、ゲート電極層端部に生じるリーク電流が小さい薄膜トランジスタを作製することができるため、コントラスト比が高く、表示品質が良好な表示装置を得ることができる。
なお、本実施の形態のＥＬ表示装置は、上記説明した画素構造に限定されず、様々なＥＬ表示装置に適用することができる。
（実施の形態４）
本実施の形態は、実施の形態１乃至実施の形態３にて説明した方法により作製した表示パネル又は表示装置を表示部として組み込んだ電子機器について図４０乃至図４２を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）が挙げられる。それらの一例を図４０に示す。
本実施の形態は、実施の形態１乃至実施の形態３にて説明した方法により作製した表示パネル又は表示装置を表示部として組み込んだ電子機器について図４０乃至図４２を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）が挙げられる。それらの一例を図４０に示す。
図４０（Ａ）はテレビジョン装置を示す。表示パネルを筐体に組み込むことで、図４０（Ａ）に示すテレビジョン装置を完成させることができる。実施の形態１乃至実施の形態３にて説明した作製方法を適用した表示パネルにより主画面３２３が形成され、その他付属設備としてスピーカ部３２９、操作スイッチ等が備えられている。
図４０（Ａ）に示すように、筐体３２１に実施の形態１乃至実施の形態３にて説明した作製方法を適用した表示用パネル３２２が組み込まれ、受信機３２５により一般のテレビ放送の受信をはじめ、モデム３２４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機３２６により行うことが可能であり、このリモコン操作機３２６にも、出力する情報を表示する表示部３２７が設けられていても良い。
また、テレビジョン装置にも、主画面３２３の他にサブ画面３２８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。
図４１は、テレビ装置の主要な構成を示すブロック図を示している。表示パネル３５０には、画素部３５１が形成されている。信号線駆動回路３５２と走査線駆動回路３５３は、表示パネルにＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ３５４で受信した信号のうち、映像信号を増幅する映像信号増幅回路３５５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路３５６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路３５７等を有している。コントロール回路３５７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路３５８を設け、入力デジタル信号を整数個に分割して供給する構成としても良い。
チューナ３５４で受信した信号のうち、音声信号は、音声信号増幅回路３５９に送られ、その出力は音声信号処理回路３６０を経てスピーカ３６３に供給される。制御回路３６１は受信局（受信周波数）、音量の制御情報を入力部３６２から受け、チューナ３５４及び音声信号処理回路３６０に信号を送出する。
勿論、表示装置はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港等における情報表示盤、又は街頭における広告表示盤等の大面積の表示媒体にも適用することができる。そのため、本実施の形態の一である表示装置の作製方法を適用することで、これらの表示媒体の生産性を向上させることができる。
主画面３２３、サブ画面３２８に、実施の形態１乃至実施の形態３で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、テレビ装置の生産性を高めることができる。
また、図４０（Ｂ）に示す携帯型のコンピュータは、本体３３１及び表示部３３２等を有する。表示部３３２に、実施の形態１乃至実施の形態３で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、コンピュータの生産性を高めることができる。
図４２は、携帯電話の一例であり、図４２（Ａ）が正面図、図４２（Ｂ）が背面図、図４２（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話３００は、筐体３０１及び筐体３０２の二つの筐体で構成されている。携帯電話３００は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
携帯電話３００は、筐体３０１及び筐体３０２で構成されている。筐体３０１においては、表示部３０３、スピーカ３０４、マイクロフォン３０５、操作キー３０６、ポインティングデバイス３０７、表面カメラ用レンズ３０８、外部接続端子ジャック３０９及びイヤホン端子３１０等を備え、筐体３０２においては、キーボード３１１、外部メモリスロット３１２、裏面カメラ３１３、ライト３１４等により構成されている。また、アンテナは筐体３０１に内蔵されている。
また、携帯電話３００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
重なり合った筐体３０１と筐体３０２（図４２（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図４２（Ｃ）のように展開する。表示部３０３には、実施の形態１乃至実施の形態３で説明した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。表示部３０３と表面カメラ用レンズ３０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部３０３をファインダーとして用いることで、裏面カメラ３１３及びライト３１４で静止画及び動画の撮影が可能である。
スピーカ３０４及びマイクロフォン３０５を用いることで、携帯電話３００は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー３０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード３１１を用いると便利である。更に、重なり合った筐体３０１と筐体３０２（図４２（Ａ））をスライドさせることで、図４２（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード３１１及びポインティングデバイス３０７を用いて、円滑な操作が可能である。外部接続端子ジャック３０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット３１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
筐体３０２の裏面（図４２（Ｂ））には、裏面カメラ３１３及びライト３１４を備え、表示部３０３をファインダーとして静止画及び動画の撮影が可能である。
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
本実施の形態にて説明した各種電子機器は、実施の形態１乃至実施の形態３にて説明した薄膜トランジスタ及び表示装置の作製方法を適用して作製することができるため、これらの電子機器の生産性を向上させることができる。
従って、これらの電子機器の作製コストを大幅に削減することができる。
更には、実施の形態１乃至実施の形態３にて説明したように、表示品質の高い表示装置を作製することができる。
１００ 基板
１０１ 第１の絶縁膜
１０２ 第１の導電膜
１０４ 第２の絶縁膜
１０６ 半導体膜
１０８ 不純物半導体膜
１１０ 第２の導電膜
１１２ 第１のレジストマスク
１１３ エッチングされた第１の導電膜
１１４ 薄膜積層体
１１５ エッチングされた第１の絶縁膜
１１６ ゲート電極層
１１６Ａ ゲート電極層
１１６Ｂ ゲート電極層
１１６Ｃ ゲート電極層
１１６Ｄ ゲート電極層
１１８ 第２のレジストマスク
１２０ ソース電極及びドレイン電極層
１２０Ａ ソース電極及びドレイン電極層
１２０Ｂ ソース電極及びドレイン電極層
１２０Ｃ ソース電極及びドレイン電極層
１２０Ｄ ソース電極及びドレイン電極層
１２２ ソース領域及びドレイン領域
１２２Ａ ソース領域及びドレイン領域
１２２Ｂ ソース領域及びドレイン領域
１２２Ｃ ソース領域及びドレイン領域
１２２Ｄ ソース領域及びドレイン領域
１２４ 半導体層
１２６ 第１の保護膜
１２８ 第２の保護膜
１３０ 第１の開口部
１３１ 第２の開口部
１３２ 画素電極層
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ 回折格子部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
１５１ 角
１６０Ａ 第３の開口部
１６０Ｂ 第３の開口部
１６１ 第４の開口部
１７０ 第１のレジストマスク
１７１ 第２のレジストマスク
１８１ 第１のトランジスタ
１８２ 第２のトランジスタ
１８３ 第３のトランジスタ
１８４ 容量素子
１８５ 発光素子
１８６ ゲート配線
１８７ 第１の電源線
１８８ ソース配線
１８９ 第２の電源線
１９０ 共通電極
１９１ 画素
２００ 基板
２０１ 第１の絶縁膜
２０２ 第１の導電膜
２０４ 第２の絶縁膜
２０６ 半導体膜
２０８ 不純物半導体膜
２１０ 第２の導電膜
２１２ 第１のレジストマスク
２１３ エッチングされた第１の導電膜
２１４ 薄膜積層体
２１５ エッチングされた第１の絶縁膜
２１６ ゲート電極層
２１６Ａ ゲート電極層
２１６Ｂ ゲート電極層
２１６Ｃ ゲート電極層
２１６Ｄ ゲート電極層
２１８ 第２のレジストマスク
２１８Ａ 第２のレジストマスク
２１８Ｂ 第２のレジストマスク
２１８Ｃ 第２のレジストマスク
２１８Ｄ 第２のレジストマスク
２１８Ｅ 第２のレジストマスク
２１８Ｆ 第２のレジストマスク
２２０ ソース電極及びドレイン電極層
２２０Ａ ソース電極及びドレイン電極層
２２０Ｂ ソース電極及びドレイン電極層
２２０Ｃ ソース電極及びドレイン電極層
２２０Ｄ ソース電極及びドレイン電極層
２２０Ｅ ソース電極及びドレイン電極層
２２０Ｆ ソース電極及びドレイン電極層
２２２ ソース領域及びドレイン領域
２２２Ａ ソース領域及びドレイン領域
２２２Ｂ ソース領域及びドレイン領域
２２２Ｃ ソース領域及びドレイン領域
２２２Ｄ ソース領域及びドレイン領域
２２４ 半導体層
２２６ 第１の保護膜
２２８ 第２の保護膜
２３０ 第１の開口部
２３０Ａ 第１の開口部
２３０Ｂ 第１の開口部
２３０Ｃ 第１の開口部
２３０Ｄ 第１の開口部
２３１ 第２の開口部
２３２ 第１の画素電極層
２３２Ａ 第１の画素電極層
２３２Ｂ 第１の画素電極層
２３２Ｃ 第１の画素電極層
２３３ 隔壁
２３４ ＥＬ層
２３５ 第２の画素電極層
２３６ 発光素子
２３７ 第３の保護膜
３００ 携帯電話
３０１ 筐体
３０２ 筐体
３０３ 表示部
３０４ スピーカ
３０５ マイクロフォン
３０６ 操作キー
３０７ ポインティングデバイス
３０８ 表面カメラ用レンズ
３０９ 外部接続端子ジャック
３１０ イヤホン端子
３１１ キーボード
３１２ 外部メモリスロット
３１３ 裏面カメラ
３１４ ライト
３２１ 筐体
３２２ 表示用パネル
３２３ 主画面
３２４ モデム
３２５ 受信機
３２６ リモコン操作機
３２７ 表示部
３２８ サブ画面
３２９ スピーカ部
３３１ 本体
３３２ 表示部
３５１ 画素部
３５２ 信号線駆動回路
３５３ 走査線駆動回路
３５４ チューナ
３５５ 映像信号増幅回路
３５６ 映像信号処理回路
３５７ コントロール回路
３５８ 信号分割回路
３５９ 音声信号増幅回路
３６０ 音声信号処理回路
３６１ 制御回路
３６２ 入力部
３６３ スピーカ
１０１ 第１の絶縁膜
１０２ 第１の導電膜
１０４ 第２の絶縁膜
１０６ 半導体膜
１０８ 不純物半導体膜
１１０ 第２の導電膜
１１２ 第１のレジストマスク
１１３ エッチングされた第１の導電膜
１１４ 薄膜積層体
１１５ エッチングされた第１の絶縁膜
１１６ ゲート電極層
１１６Ａ ゲート電極層
１１６Ｂ ゲート電極層
１１６Ｃ ゲート電極層
１１６Ｄ ゲート電極層
１１８ 第２のレジストマスク
１２０ ソース電極及びドレイン電極層
１２０Ａ ソース電極及びドレイン電極層
１２０Ｂ ソース電極及びドレイン電極層
１２０Ｃ ソース電極及びドレイン電極層
１２０Ｄ ソース電極及びドレイン電極層
１２２ ソース領域及びドレイン領域
１２２Ａ ソース領域及びドレイン領域
１２２Ｂ ソース領域及びドレイン領域
１２２Ｃ ソース領域及びドレイン領域
１２２Ｄ ソース領域及びドレイン領域
１２４ 半導体層
１２６ 第１の保護膜
１２８ 第２の保護膜
１３０ 第１の開口部
１３１ 第２の開口部
１３２ 画素電極層
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ 回折格子部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
１５１ 角
１６０Ａ 第３の開口部
１６０Ｂ 第３の開口部
１６１ 第４の開口部
１７０ 第１のレジストマスク
１７１ 第２のレジストマスク
１８１ 第１のトランジスタ
１８２ 第２のトランジスタ
１８３ 第３のトランジスタ
１８４ 容量素子
１８５ 発光素子
１８６ ゲート配線
１８７ 第１の電源線
１８８ ソース配線
１８９ 第２の電源線
１９０ 共通電極
１９１ 画素
２００ 基板
２０１ 第１の絶縁膜
２０２ 第１の導電膜
２０４ 第２の絶縁膜
２０６ 半導体膜
２０８ 不純物半導体膜
２１０ 第２の導電膜
２１２ 第１のレジストマスク
２１３ エッチングされた第１の導電膜
２１４ 薄膜積層体
２１５ エッチングされた第１の絶縁膜
２１６ ゲート電極層
２１６Ａ ゲート電極層
２１６Ｂ ゲート電極層
２１６Ｃ ゲート電極層
２１６Ｄ ゲート電極層
２１８ 第２のレジストマスク
２１８Ａ 第２のレジストマスク
２１８Ｂ 第２のレジストマスク
２１８Ｃ 第２のレジストマスク
２１８Ｄ 第２のレジストマスク
２１８Ｅ 第２のレジストマスク
２１８Ｆ 第２のレジストマスク
２２０ ソース電極及びドレイン電極層
２２０Ａ ソース電極及びドレイン電極層
２２０Ｂ ソース電極及びドレイン電極層
２２０Ｃ ソース電極及びドレイン電極層
２２０Ｄ ソース電極及びドレイン電極層
２２０Ｅ ソース電極及びドレイン電極層
２２０Ｆ ソース電極及びドレイン電極層
２２２ ソース領域及びドレイン領域
２２２Ａ ソース領域及びドレイン領域
２２２Ｂ ソース領域及びドレイン領域
２２２Ｃ ソース領域及びドレイン領域
２２２Ｄ ソース領域及びドレイン領域
２２４ 半導体層
２２６ 第１の保護膜
２２８ 第２の保護膜
２３０ 第１の開口部
２３０Ａ 第１の開口部
２３０Ｂ 第１の開口部
２３０Ｃ 第１の開口部
２３０Ｄ 第１の開口部
２３１ 第２の開口部
２３２ 第１の画素電極層
２３２Ａ 第１の画素電極層
２３２Ｂ 第１の画素電極層
２３２Ｃ 第１の画素電極層
２３３ 隔壁
２３４ ＥＬ層
２３５ 第２の画素電極層
２３６ 発光素子
２３７ 第３の保護膜
３００ 携帯電話
３０１ 筐体
３０２ 筐体
３０３ 表示部
３０４ スピーカ
３０５ マイクロフォン
３０６ 操作キー
３０７ ポインティングデバイス
３０８ 表面カメラ用レンズ
３０９ 外部接続端子ジャック
３１０ イヤホン端子
３１１ キーボード
３１２ 外部メモリスロット
３１３ 裏面カメラ
３１４ ライト
３２１ 筐体
３２２ 表示用パネル
３２３ 主画面
３２４ モデム
３２５ 受信機
３２６ リモコン操作機
３２７ 表示部
３２８ サブ画面
３２９ スピーカ部
３３１ 本体
３３２ 表示部
３５１ 画素部
３５２ 信号線駆動回路
３５３ 走査線駆動回路
３５４ チューナ
３５５ 映像信号増幅回路
３５６ 映像信号処理回路
３５７ コントロール回路
３５８ 信号分割回路
３５９ 音声信号増幅回路
３６０ 音声信号処理回路
３６１ 制御回路
３６２ 入力部
３６３ スピーカ
Claims (15)
- 第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成することを特徴とする薄膜トランジスタの作製方法。 - 第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成することを特徴とする薄膜トランジスタの作製方法。 - 第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成することを特徴とする薄膜トランジスタの作製方法。 - 第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成することを特徴とする薄膜トランジスタの作製方法。 - 請求項３又は請求項４において、
前記第１のレジストマスクは多階調マスクを用いて形成することを特徴とする薄膜トランジスタの作製方法。 - 請求項１乃至請求項５のいずれか一において、
前記第１のエッチングによって素子領域を形成し、
前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする薄膜トランジスタの作製方法。 - 請求項１乃至請求項６のいずれか一において、
前記第１のエッチングはドライエッチングであり、
前記第２のエッチングはウエットエッチングであることを特徴とする薄膜トランジスタの作製方法。 - 第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第３の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出するように前記第３の絶縁膜に開口部を形成し、
前記開口部及び前記第３の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法。 - 第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第３の絶縁膜を形成し、
前記ソース電極及びドレイン電極の一部を露出するように前記第３の絶縁膜に開口部を形成し、
前記開口部及び前記第３の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法。 - 第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第３の絶縁膜を形成し、
前記ソース電極及びドレイン電極の一部を露出するように前記第３の絶縁膜に開口部を形成し、
前記開口部及び前記第３の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法。 - 第１の絶縁膜、第１の導電膜、第２の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜の一部、前記第１の導電膜、前記第２の絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第３の絶縁膜を形成し、
前記ソース電極及びドレイン電極の一部を露出するように前記第３の絶縁膜に開口部を形成し、
前記開口部及び前記第３の絶縁膜上に画素電極を選択的に形成することを特徴とする表示装置の作製方法。 - 請求項１０又は請求項１１において、
前記第１のレジストマスクは多階調マスクを用いて形成することを特徴とする表示装置の作製方法。 - 請求項８乃至請求項１２のいずれか一において、
前記第１のエッチングによって素子領域を形成し、
前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする表示装置の作製方法。 - 請求項８乃至請求項１３のいずれか一において、
前記第１のエッチングはドライエッチングであり、
前記第２のエッチングはウエットエッチングであることを特徴とする表示装置の作製方法。 - 請求項８乃至請求項１４のいずれか一において、
前記第３の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することを特徴とする表示装置の作製方法。
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