JP5358885B2 - 半導体素子及び分布増幅器 - Google Patents
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Description
この図は、上述した半導体素子100を搭載した分布増幅器のユニットセル101を上から眺めた要部上面図を表している。図中の符号は、上述した各部位に対応している。
また、本発明の一観点によれば、上記のような半導体素子を少なくとも1つ備える分布増幅器が提供される。
本発明の分布増幅器は、高出力特性且つ広帯域特性を有する分布増幅器であり、更に、分布増幅器を安定化させる回路が増幅回路素子内にコンパクトに構成されている。最初に、分布増幅器の増幅回路素子として用いられる半導体素子を説明する。
図5は半導体素子を備えたユニットセルの等価回路であり、(A)はキャパシタを半導体素子搭載領域外に設けた場合の従来型の等価回路であり、(B)はMIMキャパシタを半導体素子のソース電極上に設けた場合の等価回路である。
図6は半導体素子を備えた分布増幅器の周波数と利得の関係であり、(A)はキャパシタを半導体素子搭載領域外に設けた場合の従来型の分布増幅器の周波数と利得の関係であり、(B)はMIMキャパシタを半導体素子のソース電極上に設けた場合の分布増幅器の周波数と利得の関係である。この図の横軸は、分布増幅器の入力端子に印加される電圧の周波数であり、縦軸は分布増幅器の電圧利得(ゲイン)であるS21、入力反射であるS11、出力反射であるS22のそれぞれが示されている。
これに対し、図6(B)では、図示する周波数帯域において、S21は高い電圧利得を示し、S11,S22は共に広帯域で−10dB以下になることが分かった。特に、10GHzにおいても、S21が9.137という高電圧利得を示すことが分かった。また、分布増幅器が発振するような特異的な周波数はなかった。
(付記1) デュアルゲート電極と、2つの主電極とを有する半導体素子において、
前記デュアルゲート電極の第2ゲート電極から配線層が延出され、前記配線層が絶縁膜を介して、前記主電極の一方の電極に接続されていることを特徴とする半導体素子。
(付記3) 前記半導体素子が電界効果トランジスタであることを特徴とする付記1記載の半導体素子。
(付記5) 前記主電極の一方の前記電極が前記電界効果トランジスタのソース電極であることを特徴とする付記1または3記載の半導体素子。
前記デュアルゲート電極の第2ゲート電極から配線層が延出され、前記配線層が絶縁膜を介して2つの前記電極の一方の電極に接続されている前記半導体素子を少なくとも一つ搭載した分布増幅器。
(付記8) 前記半導体素子が電界効果トランジスタであることを特徴とする付記6記載の分布増幅器。
(付記10) 前記主電極の一方の前記電極が前記電界効果トランジスタのソース電極であることを特徴とする付記6または8記載の分布増幅器。
2,101 ユニットセル
3 分布増幅器
10 炭化ケイ素基板
11 バッファ層
12 i−窒化ガリウム層
13 n−窒化アルミニウムガリウム層
14 絶縁層
20,200 第1ゲート電極
20a 第1ゲート電極配線層
21,210 第2ゲート電極
21a 第2ゲート電極配線層
22,220 ドレイン電極
22a ドレイン電極配線層
23,230 ソース電極
23a ソース電極配線層
24 配線層
25 絶縁膜
26 MIMキャパシタ
27,240 キャパシタ部
30 セラミック基板
31 入力端子
32 出力端子
33,34 金属配線層
33a,34a ノード
40,210a 伝送線路
41 インダクタ成分
C1,C2 キャパシタ
Claims (4)
- 半導体層上に設けられた第1ゲート電極と、
前記半導体層上に、前記第1ゲート電極を挟むように前記第1ゲート電極と並んで設けられた、ドレイン電極及び接地されるソース電極と、
前記半導体層上の前記第1ゲート電極と前記ドレイン電極の間に、前記第1ゲート電極と並んで設けられ、前記半導体層上に第1絶縁膜を介して設けられた第2ゲート電極と、
前記ソース電極の上面に設けられた第2絶縁膜と、
前記第2ゲート電極から延出され、前記第1ゲート電極とは非接触で前記第1ゲート電極の上を跨いで、前記第2絶縁膜の上面に接続された配線層と
を含み、
前記ソース電極、前記第2絶縁膜及び前記配線層がキャパシタを構成していることを特徴とする半導体素子。 - 前記半導体素子が電界効果トランジスタであることを特徴とする請求項1に記載の半導体素子。
- 前記電界効果トランジスタが高電子移動度トランジスタであることを特徴とする請求項2に記載の半導体素子。
- 少なくとも1つの半導体素子を備え、
前記半導体素子は、
半導体層上に設けられた第1ゲート電極と、
前記半導体層上に、前記第1ゲート電極を挟むように前記第1ゲート電極と並んで設けられた、ドレイン電極及び接地されるソース電極と、
前記半導体層上の前記第1ゲート電極と前記ドレイン電極の間に、前記第1ゲート電極と並んで設けられ、前記半導体層上に第1絶縁膜を介して設けられた第2ゲート電極と、
前記ソース電極の上面に設けられた第2絶縁膜と、
前記第2ゲート電極から延出され、前記第1ゲート電極とは非接触で前記第1ゲート電極の上を跨いで、前記第2絶縁膜の上面に接続された配線層と
を含み、
前記ソース電極、前記第2絶縁膜及び前記配線層がキャパシタを構成していることを特徴とする分布増幅器。
Priority Applications (1)
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JP2007040016A JP5358885B2 (ja) | 2007-02-20 | 2007-02-20 | 半導体素子及び分布増幅器 |
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JP2007040016A JP5358885B2 (ja) | 2007-02-20 | 2007-02-20 | 半導体素子及び分布増幅器 |
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JP2008205223A JP2008205223A (ja) | 2008-09-04 |
JP5358885B2 true JP5358885B2 (ja) | 2013-12-04 |
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- 2007-02-20 JP JP2007040016A patent/JP5358885B2/ja active Active
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