JP5353201B2 - 固体撮像装置の製造方法 - Google Patents
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Description
本発明は、固体撮像装置の製造方法に関するものである。
近年の微細化された半導体集積回路では、素子分離にＳＴＩ（＝Shallow Trench Isolation）を用いることが一般的である。ところが、ＳＴＩは半導体基板に溝を深く掘り込んで形成されるので、素子分離となる溝内に埋め込んだ絶縁膜と半導体基板との界面には、結晶欠陥や界面準位が生じて、それがノイズ発生源となる。そのため、ＣＭＯＳイメージセンサーでは、周辺回路と同時に画素部の素子分離方法としてＳＴＩを採用した場合には、掘り込んだ半導体基板と埋め込んだ絶縁膜との界面からのノイズ発生という特性劣化が生ずる。そこで固体撮像素子のノイズ悪化を抑制する手法として、画素領域の素子分離領域の半導体基板の掘り込み量を減らし、素子分離端からのノイズ発生を抑制する方法が提案されている（例えば、特許文献１、２参照。）。
ただし、画素部の素子分離掘り込み量を低減した上記の素子分離方法を適用した場合であっても、図１３、図１４に示すように、画素部１１１の素子分離領域１１２下には、Ｐ型不純物を導入してホール蓄積層１１３を形成する必要がある。上記図１３は画素部の平面レイアウト図を示し、図１４は図１３中の画素部のＤ−Ｅ−Ｆ線断面図に示す。
その結果、画素が微細になるに伴い、ホール蓄積層１１３のＰ型の不純物の拡散の影響が大きくなり、画素のリセットトランジスタ１１４Ｒ、増幅トランジスタ１１４Ａ、選択トランジスタ１１４Ｓでの実効的なチャネル幅はＰ型不純物の拡散の影響により小さくなる。このように実効チャネル幅が小さくなると、特に増幅トランジスタ１１４Ａでの１／ｆノイズの悪化が問題となる。
また画素の微細化のために、チャネル幅を広げることも難しくなっている。
このため、ノイズ抑制と微細化の両立が困難になっている。
その結果、画素が微細になるに伴い、ホール蓄積層１１３のＰ型の不純物の拡散の影響が大きくなり、画素のリセットトランジスタ１１４Ｒ、増幅トランジスタ１１４Ａ、選択トランジスタ１１４Ｓでの実効的なチャネル幅はＰ型不純物の拡散の影響により小さくなる。このように実効チャネル幅が小さくなると、特に増幅トランジスタ１１４Ａでの１／ｆノイズの悪化が問題となる。
また画素の微細化のために、チャネル幅を広げることも難しくなっている。
このため、ノイズ抑制と微細化の両立が困難になっている。
また、ＳＴＩ構造の素子分離領域におけるノイズの発生を抑制するため、埋め込んだ素子分離用の絶縁膜と半導体基板との界面を正孔蓄積状態にするために、ＳＴＩに電圧印加用の導体を埋め込む方法が提案されている（例えば、特許文献３参照。）。
上記ＳＴＩに電圧印加用の導体を埋め込む方法では、素子分離領域には負電圧を印加する導体を埋め込む必要がある。その際、特に画素領域の選択トランジスタや増幅用トランジスタ周辺の素子分離領域には、トランジスタのゲート電極となるポリシリコンと電気的に導通しないように導体を埋め込む必要がある。しかしながら、ゲート電極のポリシリコンを避けて画素領域の素子分離領域全体に導体を埋め込むことは、微細な画素では困難である。そのため、画素のトランジスタの狭チャネル効果にともなう１／ｆノイズの悪化を抑制するという目的では、導体を埋め込むことで効果を得ることは困難である。
解決しようとする問題点は、画素の微細化のために、チャネル幅を広げることも難しく、実効チャネル幅が小さくなると、画素トランジスタ部、特に増幅トランジスタの１／ｆノイズが悪化するため、ノイズ抑制と微細化の両立が困難な点である。
本発明は、ノイズ抑制と微細化の両立させることを可能にする。
本発明の固体撮像装置の製造方法（第１製造方法）は、半導体基板の周辺回路部形成領域に素子分離用の第１溝と画素部形成領域に素子分離用の第２溝を形成する工程と、前記第１溝と前記第２溝の内面に酸化シリコン膜を介して負の固定電荷を有する絶縁膜を形成する工程と、前記周辺回路部形成領域に形成された前記負の固定電荷を有する絶縁膜を除去する工程と、前記第２溝を第１溝よりも深くする工程と、前記第１溝と前記第２溝に埋め込み絶縁膜を埋め込んで、前記第１溝に第１素子分離領域を形成し、前記第２溝に第２素子分離領域を形成する工程を順に有する。
本発明の固体撮像装置の製造方法（第２製造方法）は、半導体基板の周辺回路部形成領域に素子分離用の第１溝と画素部形成領域に素子分離用の第２溝を形成する工程と、前記第２溝をマスクして前記第１溝を前記第２溝よりも深くする工程と、前記第１溝と前記第２溝の内面に酸化シリコン膜を介して負の固定電荷を有する絶縁膜を形成する工程と、前記周辺回路部形成領域に形成された前記負の固定電荷を有する絶縁膜を除去する工程と、前記第１溝と前記第２溝に埋め込み絶縁膜を埋め込んで、前記第１溝に第１素子分離領域を形成し、前記第２溝に第２素子分離領域を形成する工程を順に有する。
本発明の固体撮像装置の製造方法（第３製造方法）は、半導体基板を含む基板の周辺回路部形成領域に素子分離用の第１溝を形成する工程と、前記第１溝に第１埋め込み絶縁膜を埋め込んで第１素子分離領域を形成する工程と、前記基板上に前記第１素子分離領域を被覆する絶縁膜を形成する工程と、前記絶縁膜が形成された前記半導体基板の画素部形成領域に素子分離用の第２溝を形成する工程と、前記第２溝の内面に酸化シリコン膜を介して負の固定電荷を有する絶縁膜を形成する工程と、前記第２溝に第２埋め込み絶縁膜を埋め込んで第２素子分離領域を形成する工程を順に有する。
本発明の固体撮像装置の製造方法（第４製造方法）は、半導体基板の周辺回路部形成領域に素子分離用の第１溝と画素部形成領域に素子分離用の第２溝を形成する工程と、前記第２溝をマスクして前記第１溝を前記第２溝よりも深くする工程と、前記第１溝と前記第２溝の内面に酸化シリコン膜を介して負の固定電荷を有する絶縁膜を形成する工程と、前記第１溝と前記第２溝に埋め込み絶縁膜を埋め込んで、前記第１溝に第１素子分離領域を形成し、前記第２溝に第２素子分離領域を形成する工程を順に有する。
本発明の固体撮像装置の各製造方法では、画素部に形成される素子分離領域に、負の固定電荷を有する絶縁膜を形成することから、この負の固定電荷を有する絶縁膜中の負の固定電荷に起因するホール蓄積層が素子分離領域直下の半導体基板に生じる。このホール蓄積層により素子分離領域と半導体基板との界面の欠陥からのノイズ発生が抑制される。また負の固定電荷によってホール蓄積層を形成するために、従来のように素子分離領域直下の半導体基板にＰ型不純物領域を形成しない。もしくはＰ型不純物領域を形成した場合には、その濃度が低減される。このため、Ｐ型不純物領域のＰ型不純物の拡散による画素トランジスタ部のトランジスタの実効チャネル幅が縮小されることが抑制されるので、十分な実効チャネル幅の確保が可能になる。よって、画素トランジスタ部のトランジスタの１／ｆノイズが低減される。言い換えれば、実効チャネル幅を確保して１／ｆノイズを低減しつつ、Ｐ型不純物領域によるＰ型不純物の拡散が抑制される分、画素サイズの縮小化が可能になる。
本発明の固体撮像装置の各製造方法は、実効チャネル幅を確保して１／ｆノイズを低減しつつ、Ｐ型不純物領域によるＰ型不純物の拡散が抑制される分、画素サイズの縮小化が可能になるので、ノイズ抑制と微細化の両立させることが可能になる。よって、撮像画質の向上が図れるという利点がある。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
＜１．第１の実施の形態＞
［固体撮像装置の構成の一例］
本発明の第１の実施の形態に係る固体撮像装置の構成の一例を、図１の概略構成断面図および図２（１）の平面レイアウト図、図２（２）の回路図によって説明する。図１は、図２中のＡ−Ｂ−Ｃ線断面を模式的に表している図面である。
［固体撮像装置の構成の一例］
本発明の第１の実施の形態に係る固体撮像装置の構成の一例を、図１の概略構成断面図および図２（１）の平面レイアウト図、図２（２）の回路図によって説明する。図１は、図２中のＡ−Ｂ−Ｃ線断面を模式的に表している図面である。
図２（１）、（２）に示すように、本発明の固体撮像装置１は、半導体基板１１に、複数の画素１３（図面では代表して一つの画素を示す）が配列されてなる画素部１２と、この画素部１２の周辺に形成された周辺回路部（図示せず）とを有する。また上記画素部１２には、各画素１３を分離する素子分離領域１４を有する。また、上記画素部１２と周辺回路部との分離は、上記素子分離領域１４とは別の素子分離領域（図示せず）により分離されている。
上記画素１３には、光電変換部１５と画素トランジスタ部１６が形成されている。
上記光電変換部１５は、入射光を光電変換して信号電荷を得るもので、例えばフォトダイオードで構成されている。
上記画素トランジスタ部１６は、上記光電変換部１５から読み出した信号電荷を電圧に変換するものである。例えば、上記光電変換部１５側より、転送トランジスタ（読み出しトランジスタともいう）１６Ｔ、リセットトランジスタ１６Ｒ、増幅トランジスタ１６Ａ、選択トランジスタ１６Ｓが順に配列されている。また、上記転送トランジスタ１６Ｔと上記リセットトランジスタ１６Ｒの共通の拡散層がフローティングディフュージョンＦＤとなっている。フローティングディフュージョンＦＤは増幅トランジスタ１６Ａのゲート電極１６ＡＧに接続されている（図２（１）には図示せず）。
また上記周辺回路部は、画素用垂直走査回路、水平走査回路、駆動回路、タイミング発生回路等を有する。
上記画素１３には、光電変換部１５と画素トランジスタ部１６が形成されている。
上記光電変換部１５は、入射光を光電変換して信号電荷を得るもので、例えばフォトダイオードで構成されている。
上記画素トランジスタ部１６は、上記光電変換部１５から読み出した信号電荷を電圧に変換するものである。例えば、上記光電変換部１５側より、転送トランジスタ（読み出しトランジスタともいう）１６Ｔ、リセットトランジスタ１６Ｒ、増幅トランジスタ１６Ａ、選択トランジスタ１６Ｓが順に配列されている。また、上記転送トランジスタ１６Ｔと上記リセットトランジスタ１６Ｒの共通の拡散層がフローティングディフュージョンＦＤとなっている。フローティングディフュージョンＦＤは増幅トランジスタ１６Ａのゲート電極１６ＡＧに接続されている（図２（１）には図示せず）。
また上記周辺回路部は、画素用垂直走査回路、水平走査回路、駆動回路、タイミング発生回路等を有する。
次に図１によって、上記画素１３の詳細を説明する。なお図面では、画素トランジスタ部１６は代表して増幅トランジスタ１６Ａを示した。
図１に示すように、半導体基板１１には、素子分離領域１４によって分離された光電変換部１５と画素トランジスタ部１６（増幅トランジスタ１６Ａ、図示はしていないリセットトランジスタおよび選択トランジスタ等）が形成されている。
図１に示すように、半導体基板１１には、素子分離領域１４によって分離された光電変換部１５と画素トランジスタ部１６（増幅トランジスタ１６Ａ、図示はしていないリセットトランジスタおよび選択トランジスタ等）が形成されている。
上記光電変換部１５の表面には、ノイズを抑制するためにＰ型拡散層２１が形成されている。
また上記光電変換部１５の周囲には、光電変換部１５を周囲と分離するためのＰ型拡散層２２が形成されている。このＰ型拡散層２２上には、Ｐ型拡散層２２の電位を一定値に固定するための電極部２３が形成されている。
上記増幅トランジスタ１６Ａは、半導体基板１１上にゲート絶縁膜２４を介してゲート電極１６ＡＧが形成され、このゲート電極１６ＡＧの両側（チャネル長方向：図面前後方向）にはソース・ドレイン領域（図示せず）が形成されている。図示はしていないが、リセットトランジスタ、選択トランジスタ、転送トランジスタも同様な構成をとっている。ただし転送トランジスタは、ソース・ドレイン領域の一方が光電変換部のＮ型領域で兼ねられており、他方がフローティングディフュージョンＦＤ（前記図２参照）で兼ねられている。
また上記光電変換部１５の周囲には、光電変換部１５を周囲と分離するためのＰ型拡散層２２が形成されている。このＰ型拡散層２２上には、Ｐ型拡散層２２の電位を一定値に固定するための電極部２３が形成されている。
上記増幅トランジスタ１６Ａは、半導体基板１１上にゲート絶縁膜２４を介してゲート電極１６ＡＧが形成され、このゲート電極１６ＡＧの両側（チャネル長方向：図面前後方向）にはソース・ドレイン領域（図示せず）が形成されている。図示はしていないが、リセットトランジスタ、選択トランジスタ、転送トランジスタも同様な構成をとっている。ただし転送トランジスタは、ソース・ドレイン領域の一方が光電変換部のＮ型領域で兼ねられており、他方がフローティングディフュージョンＦＤ（前記図２参照）で兼ねられている。
上記素子分離領域１４は、半導体基板１１に形成された溝３１を埋め込むようにこの溝３１上に形成されている。すなわち、上記溝３１の内面には、酸化シリコン膜３２が形成され、その酸化シリコン膜３２の表面には負の固定電荷を有する絶縁膜３３が形成されている。そして、溝３１には、上記酸化シリコン膜３２、負の固定電荷を有する絶縁膜３３を介して埋め込み絶縁膜３４が半導体基板１１表面より高く形成されている。
上記負の固定電荷を有する絶縁膜３３は、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化タンタル（Ｔａ2Ｏ5）膜、酸化チタン（ＴｉＯ2）膜、もしくは酸化イットリウム（Ｙ2Ｏ3）で形成されている。
上記負の固定電荷を有する絶縁膜３３は、化学気相成長法、スパッタリング法、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等で成膜されてものを用いることができるが、下地との良好な界面を有する原子層蒸着法により成膜されたものが好適である。
また、原子層蒸着法を用いれば、成膜中に界面準位を低減する酸化シリコン（ＳｉＯ2）層を同時に１ｎｍ程度形成することができるので好適である。この場合、上記酸化シリコン膜３２の形成を省略してもよい。
上記負の固定電荷を有する絶縁膜３３は、化学気相成長法、スパッタリング法、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等で成膜されてものを用いることができるが、下地との良好な界面を有する原子層蒸着法により成膜されたものが好適である。
また、原子層蒸着法を用いれば、成膜中に界面準位を低減する酸化シリコン（ＳｉＯ2）層を同時に１ｎｍ程度形成することができるので好適である。この場合、上記酸化シリコン膜３２の形成を省略してもよい。
また、上記以外の材料としては、酸化ランタン（Ｌａ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化エルビウム（Ｅｒ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）等のランタノイド酸化物があげられる。さらに、上記負の固定電荷を有する絶縁膜３３は、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
上記負の固定電荷を有する絶縁膜３３は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でのイオン注入の阻止能力を上げることが可能になる。
上記溝３１の底部の上記半導体基板１１にはＰ型不純物領域３５が形成されている。このＰ型不純物領域３５は半導体基板１１に例えばホウ素、二フッ化ホウ素等のＰ型不純物がドーピングされてなる。このＰ型不純物領域３５は従来の素子分離領域下の半導体基板に形成されていたＰ型不純物領域よりも不純物濃度を低くすることができる。
なお、上記負の固定電荷を有する絶縁膜３３の負の固定電荷によって、上記素子分離領域１４下の半導体基板１１にホールの誘起が十分にできるならば、上記Ｐ型不純物領域３５を形成しなくともよい。
なお、上記負の固定電荷を有する絶縁膜３３の負の固定電荷によって、上記素子分離領域１４下の半導体基板１１にホールの誘起が十分にできるならば、上記Ｐ型不純物領域３５を形成しなくともよい。
また、上記Ｐ型不純物領域３５は、上記Ｐ型拡散層２２に接続されている。したがって、上記Ｐ型不純物領域３５は、上記Ｐ型拡散層２２を介して電位が固定されている。
上記固体撮像装置１では、画素部１２の素子分離領域１４が負の固定電荷を有する絶縁膜３３を有することから、負の固定電荷を有する絶縁膜３３中の負の固定電荷に起因して発生されるホール蓄積層が素子分離領域１４直下の半導体基板１１に生じる。このホール蓄積層により、素子分離領域１４と半導体基板１１との界面の欠陥によるノイズ発生が抑制される。
また負の固定電荷によってホール蓄積層が形成されているために、従来のように素子分離領域直下の半導体基板に形成されたＰ型不純物領域を無くすことができる。
もしくはＰ型不純物領域３５を形成した場合には、その濃度を低減することができる。つまり、上記Ｐ型不純物領域３５を形成することによって、上記負の固定電荷を有する絶縁膜３３の負の固定電荷により発生されるホール蓄積層に加えて、ホール蓄積効果が高められる。
したがって、Ｐ型不純物領域３５の濃度を低くしても、その分を補う上記負の固定電荷を有する絶縁膜３３の負の固定電荷によって誘起されるホールによって、上記負の固定電荷を有する絶縁膜３３が無くＰ型不純物領域が形成された従来の固体撮像装置と同等のホール濃度が得られる。よって、従来の固体撮像装置の素子分離領域下に形成されるＰ型不純物領域よりも上記Ｐ型不純物領域３５の濃度を低くすることができる。
もしくはＰ型不純物領域３５を形成した場合には、その濃度を低減することができる。つまり、上記Ｐ型不純物領域３５を形成することによって、上記負の固定電荷を有する絶縁膜３３の負の固定電荷により発生されるホール蓄積層に加えて、ホール蓄積効果が高められる。
したがって、Ｐ型不純物領域３５の濃度を低くしても、その分を補う上記負の固定電荷を有する絶縁膜３３の負の固定電荷によって誘起されるホールによって、上記負の固定電荷を有する絶縁膜３３が無くＰ型不純物領域が形成された従来の固体撮像装置と同等のホール濃度が得られる。よって、従来の固体撮像装置の素子分離領域下に形成されるＰ型不純物領域よりも上記Ｐ型不純物領域３５の濃度を低くすることができる。
このように、Ｐ型不純物領域３５の不純物濃度を従来よりも低くすることができる、もしくはＰ型不純物領域３５をなくすことができるので、トランジスタのチャネル領域へのＰ型不純物の拡散が低減される。このため、トランジスタの実効チャネル幅を従来の固体撮像装置よりも広くすることが可能になる。
すなわち、トランジスタの微細化に伴い顕著になるＰ型不純物の拡散による狭チャネル効果を抑制できる。特に、増幅トランジスタ１６Ａの実効チャネル幅の縮小が抑制されるので、１／ｆノイズが低減される。また、狭チャネル効果が抑制できることから、トランジスタのしきい値電圧の上昇が抑制され、しきい値電圧のバラツキが低減されるという効果も得られる。
言い換えれば、画素トランジスタ部１６のトランジスタの実効チャネル幅を確保して１／ｆノイズを低減しつつ、Ｐ型不純物領域３５によるＰ型不純物の拡散が抑制される分、画素サイズの縮小化が可能になる。
よって、ノイズ抑制と微細化の両立させることが可能になる。
またノイズの低減より、撮像画質の向上が図れる。また微細化により画素数を増大させることができる。これにより撮像画質の高精細化が図れる。このような利点がある。
すなわち、トランジスタの微細化に伴い顕著になるＰ型不純物の拡散による狭チャネル効果を抑制できる。特に、増幅トランジスタ１６Ａの実効チャネル幅の縮小が抑制されるので、１／ｆノイズが低減される。また、狭チャネル効果が抑制できることから、トランジスタのしきい値電圧の上昇が抑制され、しきい値電圧のバラツキが低減されるという効果も得られる。
言い換えれば、画素トランジスタ部１６のトランジスタの実効チャネル幅を確保して１／ｆノイズを低減しつつ、Ｐ型不純物領域３５によるＰ型不純物の拡散が抑制される分、画素サイズの縮小化が可能になる。
よって、ノイズ抑制と微細化の両立させることが可能になる。
またノイズの低減より、撮像画質の向上が図れる。また微細化により画素数を増大させることができる。これにより撮像画質の高精細化が図れる。このような利点がある。
また上記Ｐ型不純物領域３５のＰ型不純物が光電変換部１５側に拡散すると、飽和電荷量の低下や、残像の悪化などの悪影響が起こる。しかしながら、上記固体撮像装置１では、上記Ｐ型不純物領域３５をなくせる、もしくは上記Ｐ型不純物領域３５の濃度を減らせることができるので、飽和電荷量の低下や、残像の悪化を抑制できる。
また、固体撮像装置には、光電変換部と転送トランジスタが形成される領域と、リセットトランジスタ、増幅トランジスタおよび選択トランジスタが形成される画素トランジスタ部とが素子分離領域によって完全に分離された構成がある。このような構成の固体撮像装置においても、その素子分離領域に負の固定電荷を有する絶縁膜を適用した本発明の固体撮像装置１と同様な構成をとることができる。
＜２．第２の実施の形態＞
［固体撮像装置の製造方法の第１例］
本発明の第２の実施の形態に係る固体撮像装置の製造方法の第１例を、図３、図４の製造工程断面図によって説明する。
［固体撮像装置の製造方法の第１例］
本発明の第２の実施の形態に係る固体撮像装置の製造方法の第１例を、図３、図４の製造工程断面図によって説明する。
図３（１）に示すように、半導体基板１１上に、酸化シリコン膜７１、窒化シリコン膜７２を順に形成する。上記半導体基板１１には、例えばシリコン基板を用いる。
次に、図３（２）に示すように、上記窒化シリコン膜７２上に素子分離用の溝を形成するためのレジストマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記窒化シリコン膜７２、上記酸化シリコン膜７１、上記半導体基板１１をエッチングする。そして、上記半導体基板１１の画素部形成領域１７に素子分離用の第１溝５１と周辺回路部形成領域１８に素子分離用の第２溝５２を形成する。
上記第１溝５１、第２溝５２の半導体基板１１に対する掘り込み深さは、画素部に形成される素子分離領域の絶縁膜の膜厚によって決定される。上記掘り込み深さは、例えば１５０ｎｍ以下、好ましくは５０ｎｍ程度とする。
その後、上記レジストマスクを除去する。
上記第１溝５１、第２溝５２の半導体基板１１に対する掘り込み深さは、画素部に形成される素子分離領域の絶縁膜の膜厚によって決定される。上記掘り込み深さは、例えば１５０ｎｍ以下、好ましくは５０ｎｍ程度とする。
その後、上記レジストマスクを除去する。
次に、図３（３）に示すように、上記第１溝５１の内面に酸化シリコン膜５３を形成し、上記第２溝５２の内面に酸化シリコン膜５４を形成する。上記酸化シリコン膜５３、５４は、例えば熱酸化法によって、上記第１溝５１、第２溝５２内に露出している上記半導体基板１１を酸化して形成される。
したがって、この酸化シリコン膜５３、５４によって、上記第１溝５１、第２溝５２の上記半導体基板１１側界面に生じていた欠陥が低減される。
ただし、上記酸化シリコン膜５３、５４の膜厚が厚くなるほど、その後に埋め込む負の固定電荷を有する膜による半導体基板１１へのホール誘起の効果が小さくなる。
よって、上記酸化シリコン膜５３、５４の膜厚は５ｎｍ以下であることが好ましい。
したがって、この酸化シリコン膜５３、５４によって、上記第１溝５１、第２溝５２の上記半導体基板１１側界面に生じていた欠陥が低減される。
ただし、上記酸化シリコン膜５３、５４の膜厚が厚くなるほど、その後に埋め込む負の固定電荷を有する膜による半導体基板１１へのホール誘起の効果が小さくなる。
よって、上記酸化シリコン膜５３、５４の膜厚は５ｎｍ以下であることが好ましい。
次に、図３（４）に示すように、上記第１溝５１と上記第２溝５２の内面に上記酸化シリコン膜５３、５４を介して負の固定電荷を有する絶縁膜５５を形成する。この負の固定電荷を有する絶縁膜５５は、上記窒化シリコン膜７２上にも形成される。
上記負の固定電荷を有する絶縁膜５５は、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化タンタル（Ｔａ2Ｏ5）膜、酸化チタン（ＴｉＯ2）膜、もしくは酸化イットリウム（Ｙ2Ｏ3）で形成される。
成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等が挙げられる。下地との良好な界面を有するために、原子層蒸着法を用いることが好適である。
また、原子層蒸着法を用いれば、成膜中に界面準位を低減する酸化シリコン（ＳｉＯ2）層を同時に１ｎｍ程度形成することができるので好適である。この場合、上記酸化シリコン膜５３、５４の形成工程を省略することも可能である。
成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等が挙げられる。下地との良好な界面を有するために、原子層蒸着法を用いることが好適である。
また、原子層蒸着法を用いれば、成膜中に界面準位を低減する酸化シリコン（ＳｉＯ2）層を同時に１ｎｍ程度形成することができるので好適である。この場合、上記酸化シリコン膜５３、５４の形成工程を省略することも可能である。
例えば、原子層蒸着法によって、上記酸化ハフニウム膜を形成する場合には、原料ガスにＴＥＭＡＨｆ（テトラキス・エチル・メチル・アミノ・ハフニウム）とオゾンを用いる。上記酸化ジルコニウムを形成する場合には、原料ガスにＴＥＭＡＺｒ（テトラキス・エチル・メチル・アミノ・ジルコニウム）とオゾンを用いる。上記酸化アルミニウムを形成する場合には、原料ガスにＴＭＡ（トリメチルアルミ）とオゾンを用いる。上記酸化チタンを形成する場合には、原料ガスに四塩化チタン（ＴｉＣｌ4）とオゾンを用いる。上記酸化タンタルを形成する場合には、原料ガスＰＥＴ（タンタルペンタエトキシド：Ｔａ(ＯＣ2Ｈ5）5）とオゾンを用いる。
また、上記以外の材料としては、酸化ランタン（Ｌａ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化エルビウム（Ｅｒ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）等のランタノイド酸化物があげられる。さらに、上記負の固定電荷を有する絶縁膜５５は、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
上記負の固定電荷を有する絶縁膜５５は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でのイオン注入の阻止能力を上げることが可能になる。
次に、図３（５）に示すように、レジスト塗布、リソグラフィ技術によって、画素部形成領域１７を被覆するレジストマスク８１を形成する。このレジストマスク８１をエッチングマスクに用いて、上記周辺回路部形成領域１８に形成された上記負の固定電荷を有する絶縁膜５５を除去する。このとき、上記酸化シリコン膜５４（前記図３（３）参照）も除去される。
この結果、画素部形成領域１７には上記負の固定電荷を有する絶縁膜５５が残される。
さらに、上記レジストマスク８１が形成された状態で上記窒化シリコン膜７２をハードマスクとして、上記半導体基板１１中に上記第２溝５２をさらに掘り込む。
その後、上記レジストマスク８１を除去する。図面はレジストマスク８１を除去する直前の状態を示した。
この結果、画素部形成領域１７には上記負の固定電荷を有する絶縁膜５５が残される。
さらに、上記レジストマスク８１が形成された状態で上記窒化シリコン膜７２をハードマスクとして、上記半導体基板１１中に上記第２溝５２をさらに掘り込む。
その後、上記レジストマスク８１を除去する。図面はレジストマスク８１を除去する直前の状態を示した。
次に、図４（６）に示すように、周辺回路部形成領域１８の第２溝５２内面に酸化シリコン膜５６を形成する。上記酸化シリコン膜５６は、例えば熱酸化法によって、上記第２溝５２内に露出している上記半導体基板１１を酸化して形成される。
したがって、この酸化シリコン膜５６によって、上記第２溝５２の上記半導体基板１１側界面に生じていた欠陥が低減される。
したがって、この酸化シリコン膜５６によって、上記第２溝５２の上記半導体基板１１側界面に生じていた欠陥が低減される。
次に、図４（７）に示すように、レジスト塗布、リソグラフィ技術によって、周辺回路部形成領域１８を被覆するレジストマスク８２を形成する。このレジストマスク８２をイオン注入マスクに用いて、上記第１溝５１の底部の上記半導体基板１１にＰ型不純物（例えばホウ素、二フッ化ホウ素等）をドーピングしてＰ型不純物領域５７を形成する。
なお、上記負の固定電荷を有する絶縁膜５５の負の固定電荷による上記第１溝５１に形成される素子分離領域下の半導体基板１１へのホール誘起が十分にできるならば、上記Ｐ型不純物領域５７を形成しなくともよい。
本プロセスでは、上記負の固定電荷を有する絶縁膜５５の負の固定電荷により誘起されるホールに追加して、Ｐ型不純物を注入した。
勿論、Ｐ型不純物領域５７の濃度を低くしても上記負の固定電荷を有する絶縁膜５５の負の固定電荷によって誘起されるホールによって、上記負の固定電荷を有する絶縁膜５５が無い従来プロセスと同等のホール濃度が得られる。したがって、従来技術よりもＰ型不純物領域５７の濃度を低くすることができる。
その後、上記レジストマスク８２を除去する。図面はレジストマスク８２を除去する直前の状態を示した。
なお、上記負の固定電荷を有する絶縁膜５５の負の固定電荷による上記第１溝５１に形成される素子分離領域下の半導体基板１１へのホール誘起が十分にできるならば、上記Ｐ型不純物領域５７を形成しなくともよい。
本プロセスでは、上記負の固定電荷を有する絶縁膜５５の負の固定電荷により誘起されるホールに追加して、Ｐ型不純物を注入した。
勿論、Ｐ型不純物領域５７の濃度を低くしても上記負の固定電荷を有する絶縁膜５５の負の固定電荷によって誘起されるホールによって、上記負の固定電荷を有する絶縁膜５５が無い従来プロセスと同等のホール濃度が得られる。したがって、従来技術よりもＰ型不純物領域５７の濃度を低くすることができる。
その後、上記レジストマスク８２を除去する。図面はレジストマスク８２を除去する直前の状態を示した。
次に、図４（８）に示すように、上記第１溝５１と上記第２溝５２を埋め込むように上記窒化シリコン膜７２上に埋め込み絶縁膜５８を形成する。この埋め込み絶縁膜５８は、例えば化学気相成長（ＣＶＤ）法によって、酸化シリコン膜で形成される。
その後、上記窒化シリコン膜７２上の余剰な埋め込み絶縁膜５８、負の固定電荷を有する絶縁膜５５を除去して平坦化する。この平坦化には、例えば化学的機械研磨（ＣＭＰ）法を用いる。その結果、上記第１溝５１の内部に第１素子分離領域６１を形成され、上記第２溝５２の内部に第２素子分離領域６２を形成される。
したがって、上記第１素子分離領域６１は、上記埋め込み絶縁膜５８の下に上記負の固定電荷を有する絶縁膜５５を有し、さらに、酸化シリコン膜５３を有する。また、上記第２素子分離領域６２は、上記埋め込み絶縁膜５８の下に酸化シリコン膜５４を有する。
その後、上記窒化シリコン膜７２上の余剰な埋め込み絶縁膜５８、負の固定電荷を有する絶縁膜５５を除去して平坦化する。この平坦化には、例えば化学的機械研磨（ＣＭＰ）法を用いる。その結果、上記第１溝５１の内部に第１素子分離領域６１を形成され、上記第２溝５２の内部に第２素子分離領域６２を形成される。
したがって、上記第１素子分離領域６１は、上記埋め込み絶縁膜５８の下に上記負の固定電荷を有する絶縁膜５５を有し、さらに、酸化シリコン膜５３を有する。また、上記第２素子分離領域６２は、上記埋め込み絶縁膜５８の下に酸化シリコン膜５４を有する。
次に、図４（９）に示すように、上記窒化シリコン膜７２（前記図４（８）参照）および上記酸化シリコン膜７１（前記図３（２）参照）を除去する。
よって、画素部形成領域１７に形成した第１溝５１上に上記負の固定電荷を有する絶縁膜５５を有する第１素子分離領域６１が形成され、周辺回路部形成領域１８に形成した第２溝５２上に第２素子分離領域６２が形成される。
よって、画素部形成領域１７に形成した第１溝５１上に上記負の固定電荷を有する絶縁膜５５を有する第１素子分離領域６１が形成され、周辺回路部形成領域１８に形成した第２溝５２上に第２素子分離領域６２が形成される。
また、図４（１０）に示すように、画素部形成領域１７の第１素子分離領域６１の側壁に露出された上記負の固定電荷を有する絶縁膜５５（前記図４（９）参照）は、必要に応じてエッチングにより除去してもよい。図面は除去した状態を示した。
上記説明した第１、第２素子分離領域６１、６２が形成された後は、図示はしていないが、従来のＣＭＯＳイメージセンサーのプロセスを行う。例えば、光電変換部（例えばフォトダイオード）、光電変換部分離領域、画素トランジスタ、周辺回路部、配線等を形成する。例えば、上記画素トランジスタの形成では、転送トランジスタ（読み出しトランジスタ）、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等を形成する。上記周辺回路部の形成では、画素用垂直走査回路、水平走査回路、駆動回路、タイミング発生回路等を形成する。上記配線の形成では、例えば、出力信号線、転送信号線、リセット制御線、選択制御線、リセット電圧供給のリセット線等を形成する。
そして、前記図１に示したように、光電変換部１５は、Ｐ型拡散層２２によって分離される。このＰ型拡散層２２は、素子分離領域１４（製造方法の第１例の第１素子分離領域６１に相当）と接しており、素子分離領域１４下に形成されたＰ型不純物領域３５（製造方法の第１例のＰ型不純物領域５７に相当）と導通している。またＰ型拡散層２２には電位を固定するための電極部２３が接続されており、したがってＰ型不純物領域３５も電位が固定される。また負の固定電荷を有する絶縁膜３３（製造方法の第１例の負の固定電荷を有する絶縁膜５５に相当）によって素子分離領域１４下に誘起されるホール蓄積層の電位もＰ型拡散層２２を介して固定される。
上記固体撮像装置の製造方法の第１例では、画素部に形成される第１素子分離領域６１に、負の固定電荷を有する絶縁膜５５を形成することから、この負の固定電荷を有する絶縁膜５５中の負の固定電荷に起因するホール蓄積層（図示せず）が第１素子分離領域６１直下の半導体基板１１に誘起される。このホール蓄積層により第１素子分離領域６１と半導体基板１１との界面の欠陥からのノイズ発生が抑制される。
また負の固定電荷によってホール蓄積層を誘起するために、従来のように素子分離領域直下の半導体基板にＰ型不純物領域を形成しない。もしくはＰ型不純物領域５７を形成した場合には、その濃度が低減される。
したがって、トランジスタの微細化に伴い顕著になるＰ型不純物領域５７のＰ型不純物の拡散による狭チャネル効果を抑制できる。特に、増幅トランジスタの実効チャネル幅の縮小が抑制されるので、１／ｆノイズが低減される。また、狭チャネル効果が抑制できることから、トランジスタのしきい値電圧の上昇が抑制され、しきい値電圧のバラツキが低減されるという効果も得られる。
言い換えれば、画素トランジスタ部のトランジスタの実効チャネル幅を確保して１／ｆノイズを低減しつつ、Ｐ型不純物領域５７によるＰ型不純物の拡散が抑制される分、画素サイズの縮小化が可能になる。
よって、ノイズ抑制と微細化の両立させることが可能になる。
またノイズの低減より、撮像画質の向上が図れる。また微細化により画素数を増大させることができる。これにより撮像画質の高精細化が図れる。このような利点がある。
また負の固定電荷によってホール蓄積層を誘起するために、従来のように素子分離領域直下の半導体基板にＰ型不純物領域を形成しない。もしくはＰ型不純物領域５７を形成した場合には、その濃度が低減される。
したがって、トランジスタの微細化に伴い顕著になるＰ型不純物領域５７のＰ型不純物の拡散による狭チャネル効果を抑制できる。特に、増幅トランジスタの実効チャネル幅の縮小が抑制されるので、１／ｆノイズが低減される。また、狭チャネル効果が抑制できることから、トランジスタのしきい値電圧の上昇が抑制され、しきい値電圧のバラツキが低減されるという効果も得られる。
言い換えれば、画素トランジスタ部のトランジスタの実効チャネル幅を確保して１／ｆノイズを低減しつつ、Ｐ型不純物領域５７によるＰ型不純物の拡散が抑制される分、画素サイズの縮小化が可能になる。
よって、ノイズ抑制と微細化の両立させることが可能になる。
またノイズの低減より、撮像画質の向上が図れる。また微細化により画素数を増大させることができる。これにより撮像画質の高精細化が図れる。このような利点がある。
上記固体撮像装置の製造方法の第１例では、図３（２）に示した工程では、第１溝５１および第２溝５２を半導体基板１１に形成したが、上記半導体基板１１に形成せずに、上記半導体基板１１上の上記窒化シリコン膜７２、酸化シリコン膜７１のみに形成してもよい。この場合、上記窒化シリコン膜７２、酸化シリコン膜７１に形成された第１溝５１の底面に露出されている上記半導体基板１１表面に、酸化シリコン膜５３を介して負の固定電荷を有する絶縁膜５５を形成する。その後、図３（５）に示した工程で第２溝５２を半導体基板１１に掘り込む。以降の工程は、上記製造方法の第１例と同様である。
＜３．第３の実施の形態＞
［固体撮像装置の製造方法の第２例］
本発明の第３の実施の形態に係る固体撮像装置の製造方法の第２例を、図５、図６の製造工程断面図によって説明する。
［固体撮像装置の製造方法の第２例］
本発明の第３の実施の形態に係る固体撮像装置の製造方法の第２例を、図５、図６の製造工程断面図によって説明する。
図５（１）に示すように半導体基板１１上に、酸化シリコン膜７１、窒化シリコン膜７２を順に形成する。上記半導体基板１１には、例えばシリコン基板を用いる。
図５（２）に示すように、上記窒化シリコン膜７２上に素子分離用の溝を形成するためのレジストマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記窒化シリコン膜７２、上記酸化シリコン膜７１、上記半導体基板１１をエッチングする。そして、上記半導体基板１１の画素部形成領域１７に素子分離用の第１溝５１と周辺回路部形成領域１８に素子分離用の第２溝５２を形成する。
上記第１溝５１、第２溝５２の半導体基板１１に対する掘り込み深さは、画素部に形成される素子分離領域の絶縁膜の膜厚によって決定される。上記掘り込み深さは、例えば１５０ｎｍ以下、好ましくは５０ｎｍ程度とする。
その後、上記レジストマスクを除去する。
上記第１溝５１、第２溝５２の半導体基板１１に対する掘り込み深さは、画素部に形成される素子分離領域の絶縁膜の膜厚によって決定される。上記掘り込み深さは、例えば１５０ｎｍ以下、好ましくは５０ｎｍ程度とする。
その後、上記レジストマスクを除去する。
図５（３）に示すように、レジスト塗布、リソグラフィ技術によって、画素部形成領域１７を被覆するレジストマスク８３を形成する。このレジストマスク８３をエッチングマスクに用い、さらに上記窒化シリコン膜７２をハードマスクとして、上記半導体基板１１中に上記第２溝５２をさらに掘り込む。
その後、上記レジストマスク８３を除去する。図面はレジストマスク８３を除去する直前の状態を示した。
その後、上記レジストマスク８３を除去する。図面はレジストマスク８３を除去する直前の状態を示した。
図５（４）に示すように、上記第１溝５１の内面に酸化シリコン膜５３を形成し、上記第２溝５２の内面に酸化シリコン膜５４を形成する。上記酸化シリコン膜５３、５４は、例えば熱酸化法によって、上記第１溝５１、第２溝５２内に露出している上記半導体基板１１を酸化して形成される。
したがって、この酸化シリコン膜５３、５４によって、上記第１溝５１、第２溝５２の上記半導体基板１１側界面に生じていた欠陥が低減される。
ただし、上記酸化シリコン膜５３、５４の膜厚が厚くなるほど、その後に埋め込む負の固定電荷を有する膜による半導体基板１１へのホール誘起の効果が小さくなる。
よって、上記酸化シリコン膜５３、５４の膜厚は５ｎｍ以下であることが好ましい。
したがって、この酸化シリコン膜５３、５４によって、上記第１溝５１、第２溝５２の上記半導体基板１１側界面に生じていた欠陥が低減される。
ただし、上記酸化シリコン膜５３、５４の膜厚が厚くなるほど、その後に埋め込む負の固定電荷を有する膜による半導体基板１１へのホール誘起の効果が小さくなる。
よって、上記酸化シリコン膜５３、５４の膜厚は５ｎｍ以下であることが好ましい。
図５（５）に示すように、上記第１溝５１と上記第２溝５２の内面に上記酸化シリコン膜５３、５４を介して負の固定電荷を有する絶縁膜５５を形成する。この負の固定電荷を有する絶縁膜５５は、上記窒化シリコン膜７２上にも形成される。
上記負の固定電荷を有する絶縁膜５５は、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化タンタル（Ｔａ2Ｏ5）膜、酸化チタン（ＴｉＯ2）膜、もしくは酸化イットリウム（Ｙ2Ｏ3）で形成される。
成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等が挙げられる。下地との良好な界面を有するために、原子層蒸着法を用いることが好適である。
また、原子層蒸着法を用いれば、成膜中に界面準位を低減する酸化シリコン（ＳｉＯ2）層を同時に１ｎｍ程度形成することができるので好適である。この場合、上記酸化シリコン膜５３、５４の形成工程を省略することも可能である。
成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等が挙げられる。下地との良好な界面を有するために、原子層蒸着法を用いることが好適である。
また、原子層蒸着法を用いれば、成膜中に界面準位を低減する酸化シリコン（ＳｉＯ2）層を同時に１ｎｍ程度形成することができるので好適である。この場合、上記酸化シリコン膜５３、５４の形成工程を省略することも可能である。
例えば、原子層蒸着法によって、上記酸化ハフニウム膜を形成する場合には、原料ガスにＴＥＭＡＨｆ（テトラキス・エチル・メチル・アミノ・ハフニウム）とオゾンを用いる。上記酸化ジルコニウムを形成する場合には、原料ガスにＴＥＭＡＺｒ（テトラキス・エチル・メチル・アミノ・ジルコニウム）とオゾンを用いる。上記酸化アルミニウムを形成する場合には、原料ガスにＴＭＡ（トリメチルアルミ）とオゾンを用いる。上記酸化チタンを形成する場合には、原料ガスに四塩化チタン（ＴｉＣｌ4）とオゾンを用いる。上記酸化タンタルを形成する場合には、原料ガスＰＥＴ（タンタルペンタエトキシド：Ｔａ(ＯＣ2Ｈ5）5）とオゾンを用いる。
また、上記以外の材料としては、酸化ランタン（Ｌａ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化エルビウム（Ｅｒ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）等のランタノイド酸化物があげられる。さらに、上記負の固定電荷を有する絶縁膜５５は、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
上記負の固定電荷を有する絶縁膜５５は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でのイオン注入の阻止能力を上げることが可能になる。
図６（６）に示すように、レジスト塗布、リソグラフィ技術によって、画素部形成領域１７を被覆するレジストマスク８４を形成する。このレジストマスク８４をエッチングマスクに用いて、上記周辺回路部形成領域１８に形成された上記負の固定電荷を有する絶縁膜５５を除去する。このとき、上記酸化シリコン膜５４（前記図５（５）参照）も除去される。
この結果、画素部形成領域１７には上記負の固定電荷を有する絶縁膜５５が残される。
その後、上記レジストマスク８４を除去する。図面はレジストマスク８４を除去する直前の状態を示した。
この結果、画素部形成領域１７には上記負の固定電荷を有する絶縁膜５５が残される。
その後、上記レジストマスク８４を除去する。図面はレジストマスク８４を除去する直前の状態を示した。
図６（７）に示すように、周辺回路部形成領域１８の第２溝５２内面に酸化シリコン膜５６を形成する。上記酸化シリコン膜５６は、例えば熱酸化法によって、上記第２溝５２内に露出している上記半導体基板１１を酸化して形成される。
したがって、この酸化シリコン膜５６によって、上記第２溝５２の上記半導体基板１１側界面に生じていた欠陥が低減される。
したがって、この酸化シリコン膜５６によって、上記第２溝５２の上記半導体基板１１側界面に生じていた欠陥が低減される。
図６（８）に示すように、レジスト塗布、リソグラフィ技術によって、周辺回路部形成領域１８を被覆するレジストマスク８５を形成する。このレジストマスク８５をイオン注入マスクに用いて、上記第１溝５１の底部の上記半導体基板１１にＰ型不純物（例えばホウ素、二フッ化ホウ素等）をドーピングしてＰ型不純物領域５７を形成する。
なお、上記負の固定電荷を有する絶縁膜５５の負の固定電荷による上記第１溝５１に形成される素子分離領域下の半導体基板１１へのホール誘起が十分にできるならば、上記Ｐ型不純物領域５７を形成しなくともよい。
本プロセスでは、上記負の固定電荷を有する絶縁膜５５の負の固定電荷により誘起されるホールに追加して、Ｐ型不純物を注入した。
勿論、Ｐ型不純物領域５７の濃度を低くしても上記負の固定電荷を有する絶縁膜５５の負の固定電荷によって誘起されるホールによって、上記負の固定電荷を有する絶縁膜５５が無い従来プロセスと同等のホール濃度が得られる。したがって、従来技術よりもＰ型不純物領域５７の濃度を低くすることができる。
その後、上記レジストマスク８５を除去する。図面はレジストマスク８５を除去する直前の状態を示した。
なお、上記負の固定電荷を有する絶縁膜５５の負の固定電荷による上記第１溝５１に形成される素子分離領域下の半導体基板１１へのホール誘起が十分にできるならば、上記Ｐ型不純物領域５７を形成しなくともよい。
本プロセスでは、上記負の固定電荷を有する絶縁膜５５の負の固定電荷により誘起されるホールに追加して、Ｐ型不純物を注入した。
勿論、Ｐ型不純物領域５７の濃度を低くしても上記負の固定電荷を有する絶縁膜５５の負の固定電荷によって誘起されるホールによって、上記負の固定電荷を有する絶縁膜５５が無い従来プロセスと同等のホール濃度が得られる。したがって、従来技術よりもＰ型不純物領域５７の濃度を低くすることができる。
その後、上記レジストマスク８５を除去する。図面はレジストマスク８５を除去する直前の状態を示した。
図６（９）に示すように、上記第１溝５１と上記第２溝５２を埋め込むように上記窒化シリコン膜７２上に埋め込み絶縁膜５８を形成する。この埋め込み絶縁膜５８は、例えば化学気相成長（ＣＶＤ）法によって、酸化シリコン膜で形成される。
その後、上記窒化シリコン膜７２上の余剰な埋め込み絶縁膜５８、負の固定電荷を有する絶縁膜５５を除去して平坦化する。この平坦化には、例えば化学的機械研磨（ＣＭＰ）法を用いる。その結果、上記第１溝５１の内部に第１素子分離領域６１を形成され、上記第２溝５２の内部に第２素子分離領域６２を形成される。
したがって、上記第１素子分離領域６１は、上記埋め込み絶縁膜５８の下に上記負の固定電荷を有する絶縁膜５５を有し、さらに、酸化シリコン膜５３を有する。また、上記第２素子分離領域６２は、上記埋め込み絶縁膜５８の下に酸化シリコン膜５４を有する。
その後、上記窒化シリコン膜７２上の余剰な埋め込み絶縁膜５８、負の固定電荷を有する絶縁膜５５を除去して平坦化する。この平坦化には、例えば化学的機械研磨（ＣＭＰ）法を用いる。その結果、上記第１溝５１の内部に第１素子分離領域６１を形成され、上記第２溝５２の内部に第２素子分離領域６２を形成される。
したがって、上記第１素子分離領域６１は、上記埋め込み絶縁膜５８の下に上記負の固定電荷を有する絶縁膜５５を有し、さらに、酸化シリコン膜５３を有する。また、上記第２素子分離領域６２は、上記埋め込み絶縁膜５８の下に酸化シリコン膜５４を有する。
図６（１０）に示すように、上記窒化シリコン膜７２（前記図６（９）参照）および上記酸化シリコン膜７１（前記図５（２）参照）を除去する。
よって、画素部形成領域１７に形成した第１溝５１上に上記負の固定電荷を有する絶縁膜５５を有する第１素子分離領域６１が形成され、周辺回路部形成領域１８に形成した第２溝５２上に第２素子分離領域６２が形成される。
よって、画素部形成領域１７に形成した第１溝５１上に上記負の固定電荷を有する絶縁膜５５を有する第１素子分離領域６１が形成され、周辺回路部形成領域１８に形成した第２溝５２上に第２素子分離領域６２が形成される。
図６（１１）に示すように、画素部形成領域１７の第１素子分離領域６１の側壁に形成された上記負の固定電荷を有する絶縁膜５５（前記図６（１０）参照）は、必要に応じてエッチングにより除去してもよい。図面は除去した状態を示した。
上記説明した第１、第２素子分離領域６１、６２が形成された後は、図示はしていないが、従来のＣＭＯＳイメージセンサーのプロセスを行う。例えば、光電変換部（例えばフォトダイオード）、光電変換部分離領域、画素トランジスタ、周辺回路部、配線等を形成する。例えば、上記画素トランジスタの形成では、転送トランジスタ（読み出しトランジスタ）、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等を形成する。上記周辺回路部の形成では、画素用垂直走査回路、水平走査回路、駆動回路、タイミング発生回路等を形成する。上記配線の形成では、例えば、出力信号線、転送信号線、リセット制御線、選択制御線、リセット電圧供給のリセット線等を形成する。
そして、前記図１に示したように、光電変換部１５は、Ｐ型拡散層２２によって分離される。このＰ型拡散層２２は、素子分離領域１４（製造方法の第２例の第１素子分離領域６１に相当）と接しており、素子分離領域１４下に形成されたＰ型不純物領域３５（製造方法の第２例のＰ型不純物領域５７に相当）と導通している。またＰ型拡散層２２には電位を固定するための電極部２３が接続されており、したがってＰ型不純物領域３５も電位が固定される。また負の固定電荷を有する絶縁膜３３（製造方法の第２例の負の固定電荷を有する絶縁膜５５に相当）によって素子分離領域１４下に誘起されるホール蓄積層の電位もＰ型拡散層２２を介して固定される。
上記固体撮像装置の製造方法の第２例では、画素部に形成される第１素子分離領域６１に、負の固定電荷を有する絶縁膜５５を形成することから、この負の固定電荷を有する絶縁膜５５中の負の固定電荷に起因するホール蓄積層（図示せず）が第１素子分離領域６１直下の半導体基板１１に誘起される。このホール蓄積層により第１素子分離領域６１と半導体基板１１との界面の欠陥からのノイズ発生が抑制される。
また負の固定電荷によってホール蓄積層を誘起するために、従来のように素子分離領域直下の半導体基板にＰ型不純物領域を形成しない。もしくはＰ型不純物領域５７を形成した場合には、その濃度が低減される。
したがって、トランジスタの微細化に伴い顕著になるＰ型不純物領域５７のＰ型不純物の拡散による狭チャネル効果を抑制できる。特に、増幅トランジスタの実効チャネル幅の縮小が抑制されるので、１／ｆノイズが低減される。また、狭チャネル効果が抑制できることから、トランジスタのしきい値電圧の上昇が抑制され、しきい値電圧のバラツキが低減されるという効果も得られる。
言い換えれば、画素トランジスタ部のトランジスタの実効チャネル幅を確保して１／ｆノイズを低減しつつ、Ｐ型不純物領域５７によるＰ型不純物の拡散が抑制される分、画素サイズの縮小化が可能になる。
よって、ノイズ抑制と微細化の両立させることが可能になる。
またノイズの低減より、撮像画質の向上が図れる。また微細化により画素数を増大させることができる。これにより撮像画質の高精細化が図れる。このような利点がある。
また負の固定電荷によってホール蓄積層を誘起するために、従来のように素子分離領域直下の半導体基板にＰ型不純物領域を形成しない。もしくはＰ型不純物領域５７を形成した場合には、その濃度が低減される。
したがって、トランジスタの微細化に伴い顕著になるＰ型不純物領域５７のＰ型不純物の拡散による狭チャネル効果を抑制できる。特に、増幅トランジスタの実効チャネル幅の縮小が抑制されるので、１／ｆノイズが低減される。また、狭チャネル効果が抑制できることから、トランジスタのしきい値電圧の上昇が抑制され、しきい値電圧のバラツキが低減されるという効果も得られる。
言い換えれば、画素トランジスタ部のトランジスタの実効チャネル幅を確保して１／ｆノイズを低減しつつ、Ｐ型不純物領域５７によるＰ型不純物の拡散が抑制される分、画素サイズの縮小化が可能になる。
よって、ノイズ抑制と微細化の両立させることが可能になる。
またノイズの低減より、撮像画質の向上が図れる。また微細化により画素数を増大させることができる。これにより撮像画質の高精細化が図れる。このような利点がある。
上記固体撮像装置の製造方法の第２例では、図５（２）に示した工程では、第１溝５１および第２溝５２を半導体基板１１に形成したが、上記半導体基板１１に形成せずに、上記半導体基板１１上の上記窒化シリコン膜７２、酸化シリコン膜７１のみに形成してもよい。この場合、図５（３）に示した工程で第２溝５２を半導体基板１１に掘り込む。そして図５（４）に示した工程で、上記窒化シリコン膜７２、酸化シリコン膜７１に形成された第１溝５１の底面および第２溝の内面に露出されている上記半導体基板１１表面に、酸化シリコン膜５３を形成する。以降の工程は、上記製造方法の第２例と同様である。
＜４．第４の実施の形態＞
［固体撮像装置の製造方法の第３例］
本発明の第４の実施の形態に係る固体撮像装置の製造方法の第３例を、図７〜図９の製造工程断面図によって説明する。
［固体撮像装置の製造方法の第３例］
本発明の第４の実施の形態に係る固体撮像装置の製造方法の第３例を、図７〜図９の製造工程断面図によって説明する。
図７（１）に示すように、半導体基板１１上に、酸化シリコン膜７１、窒化シリコン膜７２を順に形成する。上記半導体基板１１には、例えばシリコン基板を用いる。このように基板１０が構成されている。
図７（２）に示すように、上記窒化シリコン膜７２上に、周辺回路部形成領域１８に素子分離用の溝を形成するためのレジストマスク（図示せず）を形成する。そのレジストマスクをエッチングマスクに用いて、上記窒化シリコン膜７２、上記酸化シリコン膜７１、上記半導体基板１１をエッチングする。そして、上記半導体基板１１の周辺回路部形成領域１８に素子分離用の第１溝６３を形成する。
その後、上記レジストマスクを除去する。
その後、上記レジストマスクを除去する。
図７（３）に示すように、上記第１溝６３の内面に酸化シリコン膜６４を形成する。上記酸化シリコン膜６４は、例えば熱酸化法によって、上記第１溝６３内に露出している上記半導体基板１１を酸化して形成される。
したがって、この酸化シリコン膜６４によって、上記第１溝６３の上記半導体基板１１側界面に生じていた欠陥が低減される。
したがって、この酸化シリコン膜６４によって、上記第１溝６３の上記半導体基板１１側界面に生じていた欠陥が低減される。
図７（４）に示すように、上記第１溝６３を埋め込むように上記窒化シリコン膜７２上に第１埋め込み絶縁膜６５を形成する。この第１埋め込み絶縁膜６５は、例えば化学気相成長（ＣＶＤ）法によって、酸化シリコン膜で形成される。
その後、上記窒化シリコン膜７２上の余剰な第１埋め込み絶縁膜６５を除去して平坦化する。この平坦化には、例えば化学的機械研磨（ＣＭＰ）法を用いる。その結果、上記第１溝６３の内部に第１素子分離領域６６を形成される。
したがって、上記第１素子分離領域６６は、上記第１埋め込み絶縁膜６５の下に酸化シリコン膜６４を有する。
その後、上記窒化シリコン膜７２上の余剰な第１埋め込み絶縁膜６５を除去して平坦化する。この平坦化には、例えば化学的機械研磨（ＣＭＰ）法を用いる。その結果、上記第１溝６３の内部に第１素子分離領域６６を形成される。
したがって、上記第１素子分離領域６６は、上記第１埋め込み絶縁膜６５の下に酸化シリコン膜６４を有する。
図７（５）に示すように、上記基板１０上、実質的には上記窒化シリコン膜７２上に上記第１素子分離領域６６を被覆する絶縁膜７３を形成する。この絶縁膜７３は、例えば窒化シリコン膜で形成する。この絶縁膜７３の膜厚を制御することで、後に形成される画素部の第２素子分離領域の厚さを制御することができる。
図８（６）に示すように、上記絶縁膜７３上に、画素部形成領域１７に素子分離用の溝を形成するためのレジストマスク（図示せず）を形成する。そのレジストマスクをエッチングマスクに用いて、上記絶縁膜７３、上記窒化シリコン膜７２、上記酸化シリコン膜７１、上記半導体基板１１をエッチングする。そして、上記半導体基板１１の画素部形成領域１７に素子分離用の第２溝６７を形成する。
上記第２溝６７の半導体基板１１に対する掘り込み深さは、画素部に形成される素子分離領域の絶縁膜の膜厚によって決定される。上記掘り込み深さは、例えば１５０ｎｍ以下、好ましくは５０ｎｍ程度とする。
その後、上記レジストマスクを除去する。
上記第２溝６７の半導体基板１１に対する掘り込み深さは、画素部に形成される素子分離領域の絶縁膜の膜厚によって決定される。上記掘り込み深さは、例えば１５０ｎｍ以下、好ましくは５０ｎｍ程度とする。
その後、上記レジストマスクを除去する。
図８（７）に示すように、上記第２溝６７の内面に酸化シリコン膜６８を形成する。上記酸化シリコン膜６８は、例えば熱酸化法によって、上記第２溝６７内に露出している上記半導体基板１１を酸化して形成される。
したがって、この酸化シリコン膜６８によって、上記第２溝６７の上記半導体基板１１側界面に生じていた欠陥が低減される。
ただし、上記酸化シリコン膜６８の膜厚が厚くなるほど、その後に埋め込む負の固定電荷を有する膜による半導体基板１１へのホール誘起の効果が小さくなる。
よって、上記酸化シリコン膜６８の膜厚は５ｎｍ以下であることが好ましい。
したがって、この酸化シリコン膜６８によって、上記第２溝６７の上記半導体基板１１側界面に生じていた欠陥が低減される。
ただし、上記酸化シリコン膜６８の膜厚が厚くなるほど、その後に埋め込む負の固定電荷を有する膜による半導体基板１１へのホール誘起の効果が小さくなる。
よって、上記酸化シリコン膜６８の膜厚は５ｎｍ以下であることが好ましい。
図８（８）に示すように、上記絶縁膜７３、窒化シリコン膜７２、酸化シリコン膜７１等をイオン注入マスクに用いて、上記第２溝６７の底部の上記半導体基板１１にＰ型不純物（例えばホウ素、二フッ化ホウ素等）をドーピングしてＰ型不純物領域５７を形成する。
なお、次の工程で形成される負の固定電荷を有する絶縁膜の負の固定電荷による上記第２溝６７に形成される素子分離領域下の半導体基板１１へのホール誘起が十分にできるならば、上記Ｐ型不純物領域５７を形成しなくともよい。
本プロセスでは、負の固定電荷を有する絶縁膜の負の固定電荷により誘起されるホールに追加して、Ｐ型不純物を注入した。
勿論、Ｐ型不純物領域５７の濃度を低くしても上記負の固定電荷を有する絶縁膜の負の固定電荷によって誘起されるホールによって、上記負の固定電荷を有する絶縁膜が無い従来プロセスと同等のホール濃度が得られる。したがって、従来技術よりもＰ型不純物領域５７の濃度を低くすることができる。
なお、次の工程で形成される負の固定電荷を有する絶縁膜の負の固定電荷による上記第２溝６７に形成される素子分離領域下の半導体基板１１へのホール誘起が十分にできるならば、上記Ｐ型不純物領域５７を形成しなくともよい。
本プロセスでは、負の固定電荷を有する絶縁膜の負の固定電荷により誘起されるホールに追加して、Ｐ型不純物を注入した。
勿論、Ｐ型不純物領域５７の濃度を低くしても上記負の固定電荷を有する絶縁膜の負の固定電荷によって誘起されるホールによって、上記負の固定電荷を有する絶縁膜が無い従来プロセスと同等のホール濃度が得られる。したがって、従来技術よりもＰ型不純物領域５７の濃度を低くすることができる。
図８（９）に示すように、上記第２溝６７の内面に上記酸化シリコン膜６８を介して負の固定電荷を有する絶縁膜５５を形成する。この負の固定電荷を有する絶縁膜５５は、上記絶縁膜７３上にも形成される。
上記負の固定電荷を有する絶縁膜５５は、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化タンタル（Ｔａ2Ｏ5）膜、酸化チタン（ＴｉＯ2）膜、もしくは酸化イットリウム（Ｙ2Ｏ3）で形成される。
成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等が挙げられる。下地との良好な界面を有するために、原子層蒸着法を用いることが好適である。
また、原子層蒸着法を用いれば、成膜中に界面準位を低減する酸化シリコン（ＳｉＯ2）層を同時に１ｎｍ程度形成することができるので好適である。この場合、上記酸化シリコン膜６８の形成工程を省略することも可能である。
成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等が挙げられる。下地との良好な界面を有するために、原子層蒸着法を用いることが好適である。
また、原子層蒸着法を用いれば、成膜中に界面準位を低減する酸化シリコン（ＳｉＯ2）層を同時に１ｎｍ程度形成することができるので好適である。この場合、上記酸化シリコン膜６８の形成工程を省略することも可能である。
例えば、原子層蒸着法によって、上記酸化ハフニウム膜を形成する場合には、原料ガスにＴＥＭＡＨｆ（テトラキス・エチル・メチル・アミノ・ハフニウム）とオゾンを用いる。上記酸化ジルコニウムを形成する場合には、原料ガスにＴＥＭＡＺｒ（テトラキス・エチル・メチル・アミノ・ジルコニウム）とオゾンを用いる。上記酸化アルミニウムを形成する場合には、原料ガスにＴＭＡ（トリメチルアルミ）とオゾンを用いる。上記酸化チタンを形成する場合には、原料ガスに四塩化チタン（ＴｉＣｌ4）とオゾンを用いる。上記酸化タンタルを形成する場合には、原料ガスＰＥＴ（タンタルペンタエトキシド：Ｔａ(ＯＣ2Ｈ5）5）とオゾンを用いる。
また、上記以外の材料としては、酸化ランタン（Ｌａ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化エルビウム（Ｅｒ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）等のランタノイド酸化物があげられる。さらに、上記負の固定電荷を有する絶縁膜５５は、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
上記負の固定電荷を有する絶縁膜５５は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でのイオン注入の阻止能力を上げることが可能になる。
図９（１０）に示すように、上記第２溝６７を埋め込むように上記絶縁膜７３上に第２埋め込み絶縁膜６９を形成する。この第２埋め込み絶縁膜６９は、例えば化学気相成長（ＣＶＤ）法によって、酸化シリコン膜で形成される。
その後、上記絶縁膜７３上の余剰な第２埋め込み絶縁膜６９、負の固定電荷を有する絶縁膜５５を除去して平坦化する。この平坦化には、例えば化学的機械研磨（ＣＭＰ）法を用いる。その結果、上記第２溝６７の内部に第２素子分離領域７０が形成される。
したがって、上記第２素子分離領域７０は、上記第２埋め込み絶縁膜６９の下に上記酸化シリコン膜６８、負の固定電荷を有する絶縁膜５５を有する。
その後、上記絶縁膜７３上の余剰な第２埋め込み絶縁膜６９、負の固定電荷を有する絶縁膜５５を除去して平坦化する。この平坦化には、例えば化学的機械研磨（ＣＭＰ）法を用いる。その結果、上記第２溝６７の内部に第２素子分離領域７０が形成される。
したがって、上記第２素子分離領域７０は、上記第２埋め込み絶縁膜６９の下に上記酸化シリコン膜６８、負の固定電荷を有する絶縁膜５５を有する。
図９（１１）に示すように上記絶縁膜５３（前記図８（８）参照）、上記窒化シリコン膜７２（前記図８（８）参照）および上記酸化シリコン膜７１（前記図８（８）参照）を除去する。
よって、画素部形成領域１７に形成した第２溝６７上に上記負の固定電荷を有する絶縁膜５５を有する第２素子分離領域７０が形成され、周辺回路部形成領域１８に形成した第１溝６３上に第１素子分離領域６６が形成される。
よって、画素部形成領域１７に形成した第２溝６７上に上記負の固定電荷を有する絶縁膜５５を有する第２素子分離領域７０が形成され、周辺回路部形成領域１８に形成した第１溝６３上に第１素子分離領域６６が形成される。
図９（１２）に示すように、画素部形成領域１７の第２素子分離領域７０の側壁に形成された上記負の固定電荷を有する絶縁膜５５（前記図９（１１）参照）は、必要に応じてエッチングにより除去してもよい。図面は除去した状態を示した。
上記説明した第１、第２素子分離領域６６、７０が形成された後は、図示はしていないが、従来のＣＭＯＳイメージセンサーのプロセスを行う。例えば、光電変換部（例えばフォトダイオード）、光電変換部分離領域、画素トランジスタ、周辺回路部、配線等を形成する。例えば、上記画素トランジスタの形成では、転送トランジスタ（読み出しトランジスタ）、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等を形成する。上記周辺回路部の形成では、画素用垂直走査回路、水平走査回路、駆動回路、タイミング発生回路等を形成する。上記配線の形成では、例えば、出力信号線、転送信号線、リセット制御線、選択制御線、リセット電圧供給のリセット線等を形成する。
そして、前記図１に示したように、光電変換部１５は、Ｐ型拡散層２２によって分離される。このＰ型拡散層２２は、素子分離領域１４（製造方法の第３例の第１素子分離領域６６に相当）と接しており、素子分離領域１４下に形成されたＰ型不純物領域３５（製造方法の第３例のＰ型不純物領域５７に相当）と導通している。またＰ型拡散層２２には電位を固定するための電極部２３が接続されており、したがってＰ型不純物領域３５も電位が固定される。
また負の固定電荷を有する絶縁膜３３（製造方法の第３例の負の固定電荷を有する絶縁膜５５に相当）によって素子分離領域１４下に誘起されるホール蓄積層の電位もＰ型拡散層２２を介して固定される。
また負の固定電荷を有する絶縁膜３３（製造方法の第３例の負の固定電荷を有する絶縁膜５５に相当）によって素子分離領域１４下に誘起されるホール蓄積層の電位もＰ型拡散層２２を介して固定される。
上記固体撮像装置の製造方法の第３例では、画素部に形成される第２素子分離領域７０に、負の固定電荷を有する絶縁膜５５を形成することから、この負の固定電荷を有する絶縁膜５５中の負の固定電荷に起因するホール蓄積層（図示せず）が第２素子分離領域７０直下の半導体基板１１に生じる。このホール蓄積層により第２素子分離領域７０と半導体基板１１との界面の欠陥からのノイズ発生が抑制される。
また負の固定電荷によってホール蓄積層を形成するために、従来のように素子分離領域直下の半導体基板にＰ型不純物領域を形成しない。もしくはＰ型不純物領域５７を形成した場合には、その濃度が低減される。
したがって、トランジスタの微細化に伴い顕著になるＰ型不純物領域５７のＰ型不純物の拡散による狭チャネル効果を抑制できる。特に、増幅トランジスタの実効チャネル幅の縮小が抑制されるので、１／ｆノイズが低減される。また、狭チャネル効果が抑制できることから、トランジスタのしきい値電圧の上昇が抑制され、しきい値電圧のバラツキが低減されるという効果も得られる。
言い換えれば、画素トランジスタ部のトランジスタの実効チャネル幅を確保して１／ｆノイズを低減しつつ、Ｐ型不純物領域５７によるＰ型不純物の拡散が抑制される分、画素サイズの縮小化が可能になる。
よって、ノイズ抑制と微細化の両立させることが可能になる。
またノイズの低減より、撮像画質の向上が図れる。また微細化により画素数を増大させることができる。これにより撮像画質の高精細化が図れる。このような利点がある。
また負の固定電荷によってホール蓄積層を形成するために、従来のように素子分離領域直下の半導体基板にＰ型不純物領域を形成しない。もしくはＰ型不純物領域５７を形成した場合には、その濃度が低減される。
したがって、トランジスタの微細化に伴い顕著になるＰ型不純物領域５７のＰ型不純物の拡散による狭チャネル効果を抑制できる。特に、増幅トランジスタの実効チャネル幅の縮小が抑制されるので、１／ｆノイズが低減される。また、狭チャネル効果が抑制できることから、トランジスタのしきい値電圧の上昇が抑制され、しきい値電圧のバラツキが低減されるという効果も得られる。
言い換えれば、画素トランジスタ部のトランジスタの実効チャネル幅を確保して１／ｆノイズを低減しつつ、Ｐ型不純物領域５７によるＰ型不純物の拡散が抑制される分、画素サイズの縮小化が可能になる。
よって、ノイズ抑制と微細化の両立させることが可能になる。
またノイズの低減より、撮像画質の向上が図れる。また微細化により画素数を増大させることができる。これにより撮像画質の高精細化が図れる。このような利点がある。
上記固体撮像装置の製造方法の第３例では、図８（６）に示した工程では、第２溝６７を、半導体基板１１に形成したが、上記半導体基板１１に形成せずに、上記半導体基板１１上の上記絶縁膜７３、窒化シリコン膜７２、酸化シリコン膜７１のみに形成してもよい。この場合、図８（７）に示した工程で、上記絶縁膜７３、窒化シリコン膜７２、酸化シリコン膜７１に形成された第２溝６７の底面に露出されている上記半導体基板１１表面に、酸化シリコン膜６８を形成する。以降の工程は、上記製造方法の第３例と同様である。
＜５．第５の実施の形態＞
［固体撮像装置の製造方法の第４例］
本発明の第５の実施の形態に係る固体撮像装置の製造方法の第４例を、図１０、図１１の製造工程断面図によって説明する。
［固体撮像装置の製造方法の第４例］
本発明の第５の実施の形態に係る固体撮像装置の製造方法の第４例を、図１０、図１１の製造工程断面図によって説明する。
図１０（１）に示すように半導体基板１１上に、酸化シリコン膜７１、窒化シリコン膜７２を順に形成する。上記半導体基板１１には、例えばシリコン基板を用いる。
図１０（２）に示すように、上記窒化シリコン膜７２上に素子分離用の溝を形成するためのレジストマスク（図示せず）を形成し、それをエッチングマスクに用いて、上記窒化シリコン膜７２、上記酸化シリコン膜７１、上記半導体基板１１をエッチングする。そして、上記半導体基板１１の画素部形成領域１７に素子分離用の第１溝５１と周辺回路部形成領域１８に素子分離用の第２溝５２を形成する。
上記第１溝５１、第２溝５２の半導体基板１１に対する掘り込み深さは、画素部に形成される素子分離領域の絶縁膜の膜厚によって決定される。上記掘り込み深さは、例えば１５０ｎｍ以下、好ましくは５０ｎｍ程度とする。
その後、上記レジストマスクを除去する。
上記第１溝５１、第２溝５２の半導体基板１１に対する掘り込み深さは、画素部に形成される素子分離領域の絶縁膜の膜厚によって決定される。上記掘り込み深さは、例えば１５０ｎｍ以下、好ましくは５０ｎｍ程度とする。
その後、上記レジストマスクを除去する。
図１０（３）に示すように、レジスト塗布、リソグラフィ技術によって、画素部形成領域１７を被覆するレジストマスク８３を形成する。このレジストマスク８３をエッチングマスクに用い、さらに上記窒化シリコン膜７２をハードマスクとして、上記半導体基板１１中に上記第２溝５２をさらに掘り込む。
その後、上記レジストマスク８３を除去する。図面はレジストマスク８３を除去する直前の状態を示した。
その後、上記レジストマスク８３を除去する。図面はレジストマスク８３を除去する直前の状態を示した。
図１０（４）に示すように、上記第１溝５１の内面に酸化シリコン膜５３を形成し、上記第２溝５２の内面に酸化シリコン膜５４を形成する。上記酸化シリコン膜５３、５４は、例えば熱酸化法によって、上記第１溝５１、第２溝５２内に露出している上記半導体基板１１を酸化して形成される。
したがって、この酸化シリコン膜５３、５４によって、上記第１溝５１、第２溝５２の上記半導体基板１１側界面に生じていた欠陥が低減される。
ただし、上記酸化シリコン膜５３、５４の膜厚が厚くなるほど、その後に埋め込む負の固定電荷を有する膜による半導体基板１１へのホール誘起の効果が小さくなる。
よって、上記酸化シリコン膜５３、５４の膜厚は５ｎｍ以下であることが好ましい。
したがって、この酸化シリコン膜５３、５４によって、上記第１溝５１、第２溝５２の上記半導体基板１１側界面に生じていた欠陥が低減される。
ただし、上記酸化シリコン膜５３、５４の膜厚が厚くなるほど、その後に埋め込む負の固定電荷を有する膜による半導体基板１１へのホール誘起の効果が小さくなる。
よって、上記酸化シリコン膜５３、５４の膜厚は５ｎｍ以下であることが好ましい。
図１０（５）に示すように、レジスト塗布、リソグラフィ技術によって、周辺回路部形成領域１８を被覆するレジストマスク８６を形成する。このレジストマスク８６をイオン注入マスクに用いて、上記第１溝５１の底部の上記半導体基板１１にＰ型不純物（例えばホウ素、二フッ化ホウ素等）をドーピングしてＰ型不純物領域５７を形成する。
なお、後に形成される負の固定電荷を有する絶縁膜の負の固定電荷による上記第１溝５１に形成される素子分離領域下の半導体基板１１へのホール誘起が十分にできるならば、上記Ｐ型不純物領域５７を形成しなくともよい。
本プロセスでは、負の固定電荷を有する絶縁膜の負の固定電荷により誘起されるホールに追加して、Ｐ型不純物を注入した。
勿論、Ｐ型不純物領域５７の濃度を低くしても負の固定電荷を有する絶縁膜の負の固定電荷によって誘起されるホールによって、負の固定電荷を有する絶縁膜が無い従来プロセスと同等のホール濃度が得られる。したがって、従来技術よりもＰ型不純物領域５７の濃度を低くすることができる。
その後、上記レジストマスク８６を除去する。図面はレジストマスク８６を除去する直前の状態を示した。
なお、後に形成される負の固定電荷を有する絶縁膜の負の固定電荷による上記第１溝５１に形成される素子分離領域下の半導体基板１１へのホール誘起が十分にできるならば、上記Ｐ型不純物領域５７を形成しなくともよい。
本プロセスでは、負の固定電荷を有する絶縁膜の負の固定電荷により誘起されるホールに追加して、Ｐ型不純物を注入した。
勿論、Ｐ型不純物領域５７の濃度を低くしても負の固定電荷を有する絶縁膜の負の固定電荷によって誘起されるホールによって、負の固定電荷を有する絶縁膜が無い従来プロセスと同等のホール濃度が得られる。したがって、従来技術よりもＰ型不純物領域５７の濃度を低くすることができる。
その後、上記レジストマスク８６を除去する。図面はレジストマスク８６を除去する直前の状態を示した。
図１１（６）に示すように、上記第１溝５１と上記第２溝５２の内面に上記酸化シリコン膜５３、５４を介して負の固定電荷を有する絶縁膜５５を形成する。この負の固定電荷を有する絶縁膜５５は、上記窒化シリコン膜７２上にも形成される。
上記負の固定電荷を有する絶縁膜５５は、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化タンタル（Ｔａ2Ｏ5）膜、酸化チタン（ＴｉＯ2）膜、もしくは酸化イットリウム（Ｙ2Ｏ3）で形成される。
成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等が挙げられる。下地との良好な界面を有するために、原子層蒸着法を用いることが好適である。
また、原子層蒸着法を用いれば、成膜中に界面準位を低減する酸化シリコン（ＳｉＯ2）層を同時に１ｎｍ程度形成することができるので好適である。この場合、上記酸化シリコン膜５３、５４の形成工程を省略することも可能である。
成膜方法としては、例えば、化学気相成長法、スパッタリング法、原子層蒸着（ＡＬＤ：Atomic Layer Deposition）法等が挙げられる。下地との良好な界面を有するために、原子層蒸着法を用いることが好適である。
また、原子層蒸着法を用いれば、成膜中に界面準位を低減する酸化シリコン（ＳｉＯ2）層を同時に１ｎｍ程度形成することができるので好適である。この場合、上記酸化シリコン膜５３、５４の形成工程を省略することも可能である。
例えば、原子層蒸着法によって、上記酸化ハフニウム膜を形成する場合には、原料ガスにＴＥＭＡＨｆ（テトラキス・エチル・メチル・アミノ・ハフニウム）とオゾンを用いる。上記酸化ジルコニウムを形成する場合には、原料ガスにＴＥＭＡＺｒ（テトラキス・エチル・メチル・アミノ・ジルコニウム）とオゾンを用いる。上記酸化アルミニウムを形成する場合には、原料ガスにＴＭＡ（トリメチルアルミ）とオゾンを用いる。上記酸化チタンを形成する場合には、原料ガスに四塩化チタン（ＴｉＣｌ4）とオゾンを用いる。上記酸化タンタルを形成する場合には、原料ガスＰＥＴ（タンタルペンタエトキシド：Ｔａ(ＯＣ2Ｈ5）5）とオゾンを用いる。
また、上記以外の材料としては、酸化ランタン（Ｌａ2Ｏ3）、酸化セリウム（ＣｅＯ2）、酸化プラセオジム（Ｐｒ2Ｏ3）、酸化ネオジム（Ｎｄ2Ｏ3）、酸化プロメチウム（Ｐｍ2Ｏ3）、酸化サマリウム（Ｓｍ2Ｏ3）酸化ユウロピウム（Ｅｕ2Ｏ3）、酸化ガドリニウム（Ｇｄ2Ｏ3）、酸化テルビウム（Ｔｂ2Ｏ3）、酸化ジスプロシウム（Ｄｙ2Ｏ3）、酸化ホルミウム（Ｈｏ2Ｏ3）、酸化エルビウム（Ｅｒ2Ｏ3）、酸化ツリウム（Ｔｍ2Ｏ3）、酸化イッテルビウム（Ｙｂ2Ｏ3）、酸化ルテチウム（Ｌｕ2Ｏ3）等のランタノイド酸化物があげられる。さらに、上記負の固定電荷を有する絶縁膜５５は、窒化ハフニウム膜、窒化アルミニウム膜、酸窒化ハフニウム膜または酸窒化アルミニウム膜で形成することも可能である。
上記負の固定電荷を有する絶縁膜５５は、絶縁性を損なわない範囲で、膜中にシリコン（Ｓｉ）や窒素（Ｎ）が添加されていてもよい。その濃度は、膜の絶縁性が損なわれない範囲で適宜決定される。このように、シリコン（Ｓｉ）や窒素（Ｎ）が添加されることによって、膜の耐熱性やプロセスの中でのイオン注入の阻止能力を上げることが可能になる。
図１１（７）に示すように、上記第１溝５１と上記第２溝５２を埋め込むように上記窒化シリコン膜７２上に埋め込み絶縁膜５８を形成する。この埋め込み絶縁膜５８は、例えば化学気相成長（ＣＶＤ）法によって、酸化シリコン膜で形成される。
その後、上記窒化シリコン膜７２上の余剰な埋め込み絶縁膜５８、負の固定電荷を有する絶縁膜５５を除去して平坦化する。この平坦化には、例えば化学的機械研磨（ＣＭＰ）法を用いる。その結果、上記第１溝５１の内部に第１素子分離領域６１を形成され、上記第２溝５２の内部に第２素子分離領域６２を形成される。
したがって、上記第１素子分離領域６１は、上記埋め込み絶縁膜５８の下に上記負の固定電荷を有する絶縁膜５５を有し、さらに、酸化シリコン膜５３を有する。また、上記第２素子分離領域６２は、上記埋め込み絶縁膜５８の下に上記負の固定電荷を有する絶縁膜５５を有し、さらに酸化シリコン膜５４を有する。
その後、上記窒化シリコン膜７２上の余剰な埋め込み絶縁膜５８、負の固定電荷を有する絶縁膜５５を除去して平坦化する。この平坦化には、例えば化学的機械研磨（ＣＭＰ）法を用いる。その結果、上記第１溝５１の内部に第１素子分離領域６１を形成され、上記第２溝５２の内部に第２素子分離領域６２を形成される。
したがって、上記第１素子分離領域６１は、上記埋め込み絶縁膜５８の下に上記負の固定電荷を有する絶縁膜５５を有し、さらに、酸化シリコン膜５３を有する。また、上記第２素子分離領域６２は、上記埋め込み絶縁膜５８の下に上記負の固定電荷を有する絶縁膜５５を有し、さらに酸化シリコン膜５４を有する。
図１１（８）に示すように、上記窒化シリコン膜７２（前記図１１（６）参照）および上記酸化シリコン膜７１（前記図１０（２）参照）を除去する。
よって、画素部形成領域１７に形成した第１溝５１上に上記負の固定電荷を有する絶縁膜５５を有する第１素子分離領域６１が形成され、周辺回路部形成領域１８に形成した第２溝５２上に第２素子分離領域６２が形成される。
よって、画素部形成領域１７に形成した第１溝５１上に上記負の固定電荷を有する絶縁膜５５を有する第１素子分離領域６１が形成され、周辺回路部形成領域１８に形成した第２溝５２上に第２素子分離領域６２が形成される。
図１１（９）に示すように、上記第１素子分離領域６１、第２素子分離領域６２の側壁に形成された上記負の固定電荷を有する絶縁膜５５（前記図１１（８）参照）は、必要に応じてエッチングにより除去してもよい。図面は除去した状態を示した。
上記説明した第１、第２素子分離領域６１、６２が形成された後は、図示はしていないが、従来のＣＭＯＳイメージセンサーのプロセスを行う。例えば、光電変換部（例えばフォトダイオード）、光電変換部分離領域、画素トランジスタ、周辺回路部、配線等を形成する。例えば、上記画素トランジスタの形成では、転送トランジスタ（読み出しトランジスタ）、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等を形成する。上記周辺回路部の形成では、画素用垂直走査回路、水平走査回路、駆動回路、タイミング発生回路等を形成する。上記配線の形成では、例えば、出力信号線、転送信号線、リセット制御線、選択制御線、リセット電圧供給のリセット線等を形成する。
そして、前記図１に示したように、光電変換部１５は、Ｐ型拡散層２２によって分離される。このＰ型拡散層２２は、素子分離領域１４（製造方法の第４例の第１素子分離領域６１に相当）と接しており、素子分離領域１４下に形成されたＰ型不純物領域３５（製造方法の第４例のＰ型不純物領域５７に相当）と導通している。またＰ型拡散層２２には電位を固定するための電極部２３が接続されており、したがってＰ型不純物領域３５も電位が固定される。また負の固定電荷を有する絶縁膜３３（製造方法の第４例の負の固定電荷を有する絶縁膜５５に相当）によって素子分離領域１４下に誘起されるホール蓄積層の電位もＰ型拡散層２２を介して固定される。
上記固体撮像装置の製造方法の第４例では、画素部に形成される第１素子分離領域６１に、負の固定電荷を有する絶縁膜５５を形成することから、この負の固定電荷を有する絶縁膜５５中の負の固定電荷に起因するホール蓄積層（図示せず）が第１素子分離領域６１直下の半導体基板１１に生じる。このホール蓄積層により第１素子分離領域６１と半導体基板１１との界面の欠陥からのノイズ発生が抑制される。
また負の固定電荷によってホール蓄積層を形成するために、従来のように素子分離領域直下の半導体基板にＰ型不純物領域を形成しない。もしくはＰ型不純物領域５７を形成した場合には、その濃度が低減される。
したがって、トランジスタの微細化に伴い顕著になるＰ型不純物領域５７のＰ型不純物の拡散による狭チャネル効果を抑制できる。特に、増幅トランジスタの実効チャネル幅の縮小が抑制されるので、１／ｆノイズが低減される。また、狭チャネル効果が抑制できることから、トランジスタのしきい値電圧の上昇が抑制され、しきい値電圧のバラツキが低減されるという効果も得られる。
言い換えれば、画素トランジスタ部のトランジスタの実効チャネル幅を確保して１／ｆノイズを低減しつつ、Ｐ型不純物領域５７によるＰ型不純物の拡散が抑制される分、画素サイズの縮小化が可能になる。
よって、ノイズ抑制と微細化の両立させることが可能になる。
またノイズの低減より、撮像画質の向上が図れる。また微細化により画素数を増大させることができる。これにより撮像画質の高精細化が図れる。このような利点がある。
また負の固定電荷によってホール蓄積層を形成するために、従来のように素子分離領域直下の半導体基板にＰ型不純物領域を形成しない。もしくはＰ型不純物領域５７を形成した場合には、その濃度が低減される。
したがって、トランジスタの微細化に伴い顕著になるＰ型不純物領域５７のＰ型不純物の拡散による狭チャネル効果を抑制できる。特に、増幅トランジスタの実効チャネル幅の縮小が抑制されるので、１／ｆノイズが低減される。また、狭チャネル効果が抑制できることから、トランジスタのしきい値電圧の上昇が抑制され、しきい値電圧のバラツキが低減されるという効果も得られる。
言い換えれば、画素トランジスタ部のトランジスタの実効チャネル幅を確保して１／ｆノイズを低減しつつ、Ｐ型不純物領域５７によるＰ型不純物の拡散が抑制される分、画素サイズの縮小化が可能になる。
よって、ノイズ抑制と微細化の両立させることが可能になる。
またノイズの低減より、撮像画質の向上が図れる。また微細化により画素数を増大させることができる。これにより撮像画質の高精細化が図れる。このような利点がある。
上記固体撮像装置の製造方法の第４例では、図１０（２）に示した工程では、第１溝５１および第２溝５２を半導体基板１１に形成したが、上記半導体基板１１に形成せずに、上記半導体基板１１上の上記窒化シリコン膜７２、酸化シリコン膜７１のみに形成してもよい。この場合、図１０（３）に示した工程で、第２溝５２を半導体基板１１に掘り込む。そして、図１０（４）に示した工程で、上記窒化シリコン膜７２、酸化シリコン膜７１に形成された第１溝５１の底面および第２溝５２の内面に露出されている上記半導体基板１１表面に、酸化シリコン膜５３および酸化シリコン膜５４を形成する。以降の工程は、上記製造方法の第４例と同様である。
＜６．第６の実施の形態＞
［撮像装置の構成の一例］
本発明の第６の実施の形態に係る撮像装置の構成の一例を、図１２のブロック図によって説明する。この撮像装置には、例えば、ビデオカメラ、デジタルスチルカメラ、携帯電話のカメラ等がある。
［撮像装置の構成の一例］
本発明の第６の実施の形態に係る撮像装置の構成の一例を、図１２のブロック図によって説明する。この撮像装置には、例えば、ビデオカメラ、デジタルスチルカメラ、携帯電話のカメラ等がある。
図１２に示すように、撮像装置３００は、撮像部３０１に固体撮像装置（図示せず）を備えている。この撮像部３０１の集光側には像を結像させる結像光学部３０２が備えられ、また、撮像部３０１には、それを駆動する駆動回路、固体撮像装置で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部３０３が接続されている。また上記信号処理部によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置３００において、上記固体撮像装置には、本発明の固体撮像装置１を用いることができる。
上記撮像装置３００では、本発明の固体撮像装置１を用いることから、ノイズ発生の少ない高品位な高精細な画像を得ることができるという利点がある。
なお、上記撮像装置３００は、上記構成に限定されることはなく、固体撮像装置を用いる撮像装置であれば如何なる構成のものにも適用することができる。
上記固体撮像装置１はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
１…固体撮像装置、１１…半導体基板、１２…画素部、１３…画素、１４…素子分離領域、１５…光電変換部、１６…画素トランジスタ部、３１…溝、３２…酸化シリコン膜、３３…負の固定電荷を有する絶縁膜、３４…埋め込み絶縁膜
Claims (10)
- 半導体基板の画素部形成領域に素子分離用の第１溝と周辺回路部形成領域に素子分離用の第２溝を形成する工程と、
前記第１溝と前記第２溝の内面に酸化シリコン膜を介して負の固定電荷を有する絶縁膜を形成する工程と、
前記周辺回路部形成領域に形成された前記負の固定電荷を有する絶縁膜を除去する工程と、
前記第２溝を第１溝よりも深くする工程と、
前記第１溝と前記第２溝に埋め込み絶縁膜を埋め込んで、前記第１溝に第１素子分離領域を形成し、前記第２溝に第２素子分離領域を形成する工程を順に有する
固体撮像装置の製造方法。 - 前記負の固定電荷を有する絶縁膜を除去する工程の後で、前記第１溝と前記第２溝に埋め込み絶縁膜を埋め込む工程の前に、
前記第１溝の底部の前記半導体基板にＰ型不純物領域を形成する
請求項１記載の固体撮像装置の製造方法。 - 半導体基板の画素部形成領域に素子分離用の第１溝と周辺回路部形成領域に素子分離用の第２溝を形成する工程と、
前記第１溝をマスクして前記第２溝を前記第１溝よりも深くする工程と、
前記第１溝と前記第２溝の内面に酸化シリコン膜を介して負の固定電荷を有する絶縁膜を形成する工程と、
前記周辺回路部形成領域に形成された前記負の固定電荷を有する絶縁膜を除去する工程と、
前記第１溝と前記第２溝に埋め込み絶縁膜を埋め込んで、前記第１溝に第１素子分離領域を形成し、前記第２溝に第２素子分離領域を形成する工程を順に有する
固体撮像装置の製造方法。 - 前記負の固定電荷を有する絶縁膜を除去する工程の後で、前記絶縁膜を埋め込む工程の前に、
前記第１溝の底部の前記半導体基板にＰ型不純物領域を形成する
請求項３記載の固体撮像装置の製造方法。 - 半導体基板を含む基板の周辺回路部形成領域に素子分離用の第１溝を形成する工程と、
前記第１溝に第１埋め込み絶縁膜を埋め込んで第１素子分離領域を形成する工程と、
前記基板上に前記第１素子分離領域を被覆する絶縁膜を形成する工程と、
前記絶縁膜が形成された前記半導体基板の画素部形成領域に素子分離用の第２溝を形成する工程と、
前記第２溝の内面に酸化シリコン膜を介して負の固定電荷を有する絶縁膜を形成する工程と、
前記第２溝に第２埋め込み絶縁膜を埋め込んで第２素子分離領域を形成する工程を順に有する
固体撮像装置の製造方法。 - 前記第２溝を形成する工程の後で、前記第２溝に第２埋め込み絶縁膜を埋め込む工程の前に、
前記第２溝の底部の前記半導体基板にＰ型不純物領域を形成する
請求項５記載の固体撮像装置の製造方法。 - 半導体基板の画素部形成領域に素子分離用の第１溝と周辺回路部形成領域に素子分離用の第２溝を形成する工程と、
前記第１溝をマスクして前記第２溝を前記第１溝よりも深くする工程と、
前記第１溝と前記第２溝の内面に酸化シリコン膜を介して負の固定電荷を有する絶縁膜を形成する工程と、
前記第１溝と前記第２溝に埋め込み絶縁膜を埋め込んで、前記第１溝に第１素子分離領域を形成し、前記第２溝に第２素子分離領域を形成する工程を順に有する
固体撮像装置の製造方法。 - 前記負の固定電荷を有する絶縁膜を除去する工程の後で、前記埋め込み絶縁膜を埋め込む工程の前に、
前記第１溝の底部の前記半導体基板にＰ型不純物領域を形成する
請求項７記載の固体撮像装置の製造方法。 - 前記第１素子分離領域及び前記第２素子分離領域のうちの前記画素部形成領域に形成する素子分離領域は、少なくとも各前記画素を分離するものである
請求項１〜請求項８のいずれか１項に記載の固体撮像装置の製造方法。 - 前記負の固定電荷を有する絶縁膜は、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、ランタノイド元素のうち、少なくとも１つの元素を含む絶縁膜である
請求項１〜請求項９のいずれか１項に記載の固体撮像装置の製造方法。
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