JP5351063B2 - コンタクト装置及び回路パッケージ - Google Patents

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Description

本発明は、コンタクト装置及び回路パッケージに関する。
従来、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのコンタクトを有する半導体装置が知られている。（例えば、特許文献１の図１参照）。通信機器の高速伝送化が進み、半導体装置内の半導体集積回路と外部機器とのデータ通信は、差動信号を用いるシリアル伝送が主流となっている。
このため、ＢＧＡタイプの半導体装置は、伝送信号として高速差動信号を用いる場合がある。なお、関連する先行技術文献として、下記の特許文献がある。
特許文献１ 特開２００６−１２８６３３号公報
特許文献２ 特開２００５−１６６７９４号公報
特許文献３ 特開２００３−２４９９０４号公報
特許文献４ 特開２００３−２５８５１０号公報
特許文献５ 特開２００２−２４６１２１号公報
ＢＧＡタイプのコンタクトに、複数の差動ピンを高密度に配列する場合、ＢＧＡにおいて複数の差動ピンを所定の方向に隙間無く配置することが考えられる。例えば、一直線に配置された複数のコンタクトボールを、端から２個ずつ差動ピンとすることが考えられる。
しかし、隣接するコンタクトボールどうしの距離が近いとそれらの間で信号のクロストークが生じやすい。上述したように一直線に差動ピンを配置した場合、差動ピンに含まれる２個のコンタクトボールのそれぞれに、異なる差動ピンからのクロストークが生じてしまう。
このようなクロストークを低減するために、それぞれの差動ピン間にシールドピンを配置することも考えられる。しかし、ＢＧＡではコンタクトボールの配列が予め決められているので、シールドピンを配置すると、差動ピンを配置できる密度が低下してしまう。
上記課題を解決するために、本発明の第１の態様においては、グリッド状にコンタクトが配置されたコンタクトアレイと、複数の差動配線ペアとが電気的に接続されたコンタクト装置であって、複数の差動配線ペアにおけるそれぞれの差動配線ペアは、コンタクトアレイにおいて隣接する２つのコンタクトから構成されるいずれかのコンタクトペアに接続され、それぞれのコンタクトペアは、当該コンタクトペアに含まれる２つのコンタクトを結ぶ直線の方向が、当該コンタクトペアに隣接する他のコンタクトペアに含まれる２つのコンタクトを結ぶ直線の方向と異なり、当該コンタクトペアに含まれる２つのコンタクトのそれぞれと、当該コンタクトペアに隣接する他のコンタクトペアのうちの少なくとも１つに含まれる少なくとも１つのコンタクトとの距離が等しくなるように配置されるコンタクト装置が提供される。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
図１（Ａ）はＢＧＡパッケージの第１の例の断面図であり、図１（Ｂ）はＢＧＡパッケージの第２の例の断面図である。 図２（Ａ）はコンタクトアレイの信号端子アサインの第１の例を示し、図２（Ｂ）はコンタクトアレイの信号端子アサインの第２の例を示す。 第１実施形態に係るコンタクトアレイの信号端子アサインを示す図である。 第１実施形態のコンタクトアレイの部分拡大図である。 第２実施形態に係るコンタクトアレイの信号端子アサインを示す図である。 第２実施形態に係るコンタクトアレイの部分拡大図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１（Ａ）は、ＢＧＡパッケージの第１の例の断面図である。図１（Ａ）に示すＢＧＡパッケージの第１の例において、ＢＧＡパッケージ１００は、半導体集積回路が形成されたチップ１０と、チップ１０を搭載するコンタクト装置２０と、チップ１０の半導体集積回路と電気的に接続される複数のコンタクト３０を備える。コンタクト３０は、半田等の導電材料で形成された、半球形状のボールコンタクトであってよい。
複数のコンタクト３０は、コンタクト装置２０の所定の面にグリッド状に配置される。グリッド状に配置されるとは、当該面内における２つの方向のそれぞれにおいて、所定の周期で配置されることを指してよい。つまり、コンタクト３０は、所定の周期で平行に配置された複数の第１直線と、当該第１の直線に対して所定の角度を有し、且つ、所定の周期で平行に配置された複数の第２直線とのそれぞれの交点に配置されてよい。
チップ１０の半導体集積回路の周辺部に形成されたパッド１１と、コンタクト装置２０に形成されたパッド２１とが、例えば、ボンディングワイヤ１２により電気的に接続されている。パッド１１は、チップ１０において半導体集積回路が形成される領域の外周に沿って、当該領域の内側または外側に形成されてよい。パッド１１は、チップ１０の半導体集積回路と電気的に接続される。
パッド２１はコンタクト装置２０の表面に形成された配線に接続されてよい。当該配線はコンタクト装置２０の内部に形成されたビア２２を介して、コンタクト３０と電気的に接続されている。その結果、チップ１０の半導体集積回路は、コンタクト装置２０を介してコンタクト３０と電気的に接続される。チップ１０及びボンディングワイヤ１２は樹脂等により封止されてよい。
図１（Ｂ）は、ＢＧＡパッケージの第２の例の断面図である。図１（Ｂ）に示すＢＧＡパッケージの第２の例において、ＢＧＡパッケージ１００は、半導体集積回路が形成されたチップ１０と、チップ１０を搭載するコンタクト装置２０と、チップ１０の半導体集積回路と電気的に接続されるグリッド状に配置された複数のコンタクト３０を備える。
本例において、チップ１０の裏面には電極となる複数のパッド１３が形成されてよい。コンタクト装置２０の表面には、パッド１３と対応する位置にバンプ１４が形成されてよい。パッド１３とバンプ１４は電気的に接続されている。コンタクト装置２０の表面のバンプ１４は、コンタクト装置２０の表面に延びる信号配線に接続されている。パッド１３は、コンタクト装置２０の内部に形成されたビア２２を介して、コンタクト３０と電気的に接続されている。その結果、チップ１０の半導体集積回路は、コンタクト装置２０を介して、コンタクト３０と電気的に接続される。
本例において、チップ１０とコンタクト装置２０との接続にボンディングワイヤは使用されず、チップ１０とコンタクト装置２０はフリップチップ接続されている。チップ１０及びフリップチップボンディング部１５は、樹脂等により封止されてよい。
図１（Ａ）および図１（Ｂ）のように構成されたフリップチップＢＧＡパッケージ１００は、実装基板４０に搭載されてよい。実装基板４０は、例えば、プリント配線基板である。コンタクト装置２０は、セラミック製の基板を有してよい。コンタクト３０は金メッキされたパッドを介してコンタクト装置２０に接続してよい。
図２（Ａ）および図２（Ｂ）は、グリッド状に形成された複数のコンタクト３０を有するコンタクトアレイ２００と、差動信号のアサインの一例を示す。図２（Ａ）および図２（Ｂ）において、差動信号が割り当てられる一対のコンタクト３０（当該一対のコンタクト３０を、コンタクトペア２３と称する）を太線で接続して示す。ただし太線は、電気的な配線を示すものではない。
また、図２（Ａ）および図２（Ｂ）における細線は、コンタクトアレイ２００のグリッド線を示しており、電気的な配線を示すものではない。２本１組の差動配線ペア２４は、コンタクトペア２３に接続される。
図２（Ａ）および図２（Ｂ）では、コンタクト３０が、ｘ軸方向及びｙ軸方向に同じ間隔Ｄで配置される。図２（Ａ）の例において、各コンタクトペア２３は、ｘ軸方向及びｙ軸方向において、シングルコンタクト２５を挟んで配置される。シングルコンタクト２５には、例えば接地電位、直流信号、または、差動信号より周波数の低い低周波信号が与えられる。コンタクトペア２３をこのように配置することにより、各コンタクトペア２３の間のクロストークは低減する。
図２（Ｂ）の例において、各コンタクトペア２３は、ｘ軸方向においてシングルコンタクト２５を挟んで配置される２つのコンタクト３０を有する。各コンタクトペア２３は、ｘ軸方向にコンタクト３０を１つを挟んで配置され、かつ、ｙ軸方向にコンタクト３０の１つ分左右いずれかに交互にずれて配置される。コンタクトペア２３をこのように配置することによっても、各コンタクトペア２３の間のクロストークは低減する。
図２（Ａ）及び（Ｂ）に示すコンタクトペア２３の配置によれば、シングルコンタクト２５を設けずにコンタクトアレイにコンタクトペア２３をアサインする場合に比べ、クロストークを低減させることはできる。しかし、シングルコンタクト２５として使用するコンタクト３０の数が増加するので、コンタクトペア２３を配置できる数が低下してしまう。
図３は、第１の実施形態に係るコンタクト装置２０の一例を示す。コンタクト装置２０において、グリッド状にコンタクト３０が配置されたコンタクトアレイ２００と、複数の差動配線ペア２４とが電気的に接続される。
コンタクトアレイ２００は、複数のコンタクト３０がグリッド線の交点に配置されてグリッド状のアレイを形成してよい。例えば、本例において、コンタクト３０は、直交する行方向（ｉ）及び列方向（ｊ）に沿って一定周期Ｄでグリッド状に配置されて、コンタクトアレイ２００を形成する。
本例において、コンタクトペア２３は、２つの隣接するコンタクト３０から構成されてよい。ここで、コンタクト３０が隣接するとは、一方のコンタクト３０と他方のコンタクト３０を結ぶ直線の方向が行方向及び列方向に対して４５度の角度を有し、かつ、互いのコンタクト３０間の距離が（２＾０．５）×Ｄとなることを指す。コンタクトペア２３には、差動配線ペア２４が電気的に接続されている。
なお、図３においては、１つの差動配線ペア２４のみを示すが、差動配線ペア２４は、それぞれのコンタクトペア２３に対して設けられる。つまり、それぞれの差動配線ペア２４は、コンタクトアレイ２００において隣接する２つのコンタクト３０から構成されるいずれかのコンタクトペア２３に接続される。
本例では、各コンタクトペア２３に含まれる一対のコンタクト３０を結ぶ直線の方向が、行方向及び列方向の双方に対して４５度の角度を有するように、各コンタクトペア２３が配置される。ここで、アレイ中の各コンタクト３０の位置座標をＢｉｊで表す。例えば、１行２列目のコンタクト３０の位置座標をＢ１２と表す。コンタクトペア２３は、２つのコンタクト３０の位置座標を用いて（Ｂｉｊ、Ｂｉ'ｊ'）で表す。
例えば、コンタクトペア（Ｂ５２、Ｂ４３）とコンタクトペア（Ｂ３３、Ｂ４４）とは互いに隣接している。ここで、コンタクトペア２３が隣接するとは、一方のコンタクトペア２３に含まれるいずれかのコンタクト３０と、他方のコンタクトペア２３に含まれるいずれかのコンタクト３０との距離がＤとなることを指す。つまり、コンタクトペア（Ｂ３３、Ｂ４４）に含まれるコンタクト３０のそれぞれと、隣接する他のコンタクトペア（Ｂ５２、Ｂ４３）のうちの少なくともひとつのコンタクト３０（Ｂ４３）との距離はＤで等しい。
本例において、隣接するコンタクトペア２３は、コンタクトペア２３に含まれるコンタクト３０を結ぶ直線の方向が異なるように配置されてよい。つまり、それぞれのコンタクトペア２３は、当該コンタクトペア２３に含まれる２つのコンタクト３０を結ぶ直線の方向が、当該コンタクトペア２３に隣接する他のコンタクトペア２３に含まれる２つのコンタクト３０を結ぶ直線の方向と異なるように配置される。例えば、コンタクトペア（Ｂ５２、Ｂ４３）に含まれるコンタクト３０を結ぶ直線の方向は、コンタクトペア（Ｂ３３、Ｂ４４）に含まれるコンタクト３０を結ぶ直線の方向と異なる。
コンタクトアレイ２００は、直交する行方向（ｉ）および列方向（ｊ）に沿って一定周期Ｄでコンタクト３０がグリッド状に配置され、行方向（ｉ）および列方向（ｊ）の双方に対して４５度の角度を有する第１配列方向において隣接する２つのコンタクト３０から構成されるコンタクトペア２３を第１コンタクトペア２３−１とし、第１配列方向と直交する第２配列方向において隣接する２つのコンタクト３０から構成されるコンタクトペア２３を第２コンタクトペア２３−２とし、第１配列方向および第２配列方向の双方において、第１コンタクトペアおよび第２コンタクトペアが交互に配置される。
本例において、コンタクトＢ５２とＢ４３により形成されるコンタクトペア２３（Ｂ５２、Ｂ４３）は、行方向及び列方向の双方に対して４５度の角度を有する直線上に配列されている。この直線方向を第１配列方向とする。この方向に配置されたコンタクトペア２３を第１コンタクトペア２３−１とする。
また、コンタクトＢ３３とＢ４４により形成されるコンタクトペア２３（Ｂ３３、Ｂ４４）は、行方向及び列方向の双方に対して４５度の角度を有する直線上に配列されている。この直線方向を第２配列方向とする。この方向に配置されたコンタクトペア２３を第２コンタクトペア２３−２とする。
ここで、第１配列方向と第２配列方向とは直交している。つまり、第１コンタクトペア２３−１に含まれるコンタクト３０を結ぶ直線と第２コンタクトペア２３−２に含まれるコンタクト３０を結ぶ直線とは直交する。
第１配列方向及び第２配列方向の双方において、第１コンタクトペア２３−１及び第２コンタクトペア２３−２は交互に配置されてよい。例えば、第１配列方向に沿って隣接する第１コンタクトペアと第２コンタクトペアは、コンタクトペア２３−１（Ｂ５２、Ｂ４３）、コンタクトペア２３−２（Ｂ３３、Ｂ４４）、コンタクトペア２３−１（Ｂ３４、Ｂ２５）のように交互に配置される。また、第２配列方向に沿って隣接する第２コンタクトペアと第１コンタクトペアは、コンタクトペア２３−２（Ｂ３３、Ｂ４４）、コンタクトペア２３−１（Ｂ５４、Ｂ４５）、コンタクトペア２３−２（Ｂ５５、Ｂ６６）のように交互に配置されてよい。
後述するように本例において、それぞれの第１コンタクトペア２３−１を延長した直線が、当該第１コンタクトペア２３−１と第１配列方向において隣接する第２コンタクトペア２３−２の中央６３を通過し、且つ、それぞれの第２コンタクトペア２３−２を延長した直線６２が、当該第２コンタクトペア２３−２と第２配列方向において隣接する第１コンタクトペア２３−１の中央６５を通過するように、それぞれのコンタクトペアが配置される。
図４は、図３に示すコンタクトアレイ２００の一部６０を拡大して示す。第１コンタクトペア２３−１（Ｂ５２、Ｂ４３）に含まれるコンタクト３０はコンタクトペア２３−１（Ｂ５２、Ｂ４３）を延長した直線６１上に配置される。すなわち、コンタクトペアを延長した直線とは、コンタクトペアに含まれるコンタクト３０を結ぶ直線を延長した直線を指す。第１コンタクトペア２３−１は、例えば、コンタクトペア２３−１（Ｂ５２、Ｂ４３）、コンタクトペア２３−１（Ｂ５４、Ｂ４５）である。
直線６２は第２コンタクトペア２３−２を延長した直線を示す。第２コンタクトペアは、例えば第２コンタクトペア（Ｂ３３、Ｂ４４）である。ここで、直線６１と直線６２とは直交する。直線６１は、第１コンタクトペア２３−１（Ｂ５２、Ｂ４３）と第１配列方向において隣接する第２コンタクトペア２３−２（Ｂ３３、Ｂ４４）の中央６３を通過する。また、第２コンタクトペア２３−２（Ｂ３３、Ｂ４４）を延長した直線６２は、第２コンタクトペア２３−２（Ｂ３３、Ｂ４４）と第２配列方向において隣接する第１コンタクトペア２３−１（Ｂ５４、Ｂ６５）の中央６５を通過する。
次に、コンタクトペア２３と当該コンタクトペアと隣接するコンタクトペア２３に含まれるコンタクト３０との干渉について説明する。ここで干渉は、コンタクトペア２３に含まれる各コンタクト３０が当該コンタクトペアに隣接するコンタクトペア２３に含まれるコンタクト３０に及ぼす干渉と、コンタクトペア２３に含まれる少なくともひとつのコンタクト３０が隣接するコンタクトペア２３に及ぼす干渉を有する。
コンタクトペア２３−２（Ｂ３３、Ｂ４４）に含まれる２つのコンタクトＢ３３及びＢ４４が、当該コンタクトペアに隣接するコンタクトペア２３−１（Ｂ５２、Ｂ４３）に含まれるコンタクトＢ４３に及ぼす干渉について説明する。図３および図４に示すように、それぞれのコンタクトペア２３は、当該コンタクトペア２３に含まれる２つのコンタクト３０のそれぞれと、当該コンタクトペア２３に隣接する他のコンタクトペア２３のうちの少なくとも１つに含まれる少なくとも１つのコンタクト３０との距離が等しくなるように配置される。
例えば、コンタクトＢ４３と、コンタクトＢ３３及びＢ４４との間隔は等距離Ｄである。そして、コンタクトペア２３−２（Ｂ３３、Ｂ４４）のコンタクトＢ３３およびＢ４４に流れる伝送信号は、位相が１８０度ずれている。
したがって、コンタクトＢ３３がコンタクトＢ４３に及ぼす干渉と、コンタクトＢ４４がコンタクトＢ４３に及ぼす干渉とは振幅が等しくかつ逆位相となる。コンタクトＢ４３において、２つの干渉が互いに打ち消し合うので、コンタクトＢ４３は、隣接するコンタクトペア（Ｂ３３、Ｂ４４）から干渉を受けにくくなる。
続いて、コンタクトＢ４３が隣接するコンタクトペア２３−２（Ｂ３３、Ｂ４４）に及ぼす干渉について説明する。コンタクトＢ４３と、コンタクトＢ３３及びＢ４４との間隔は等距離Ｄであるので、コンタクトＢ３３及びＢ４４に対して、コンタクトＢ４３から同程度の干渉が生じる。
コンタクトペア２３−２（Ｂ３３、Ｂ４４）に流れる伝送信号は差動信号であるから、コンタクトＢ４３がコンタクトＢ３３に及ぼす干渉と、コンタクトＢ４３がコンタクトＢ４４に及ぼす干渉はキャンセルされる。つまり、コンタクトＢ４３が隣接するコンタクトペア２３−２（Ｂ３３、Ｂ４４）に及ぼす干渉はほとんど無視できる。
上述の関係は、コンタクトアレイ２００内のいずれかのコンタクトペア２３に含まれるコンタクト３０と、当該コンタクト３０に隣接するコンタクトペア２３に含まれるコンタクト３０との間で成り立つ。したがって、第１の実施形態によれば、隣接するコンタクトペアに含まれるコンタクト３０どうしの干渉を低減させることができるとともに、信号配線を高密度に配列することができる。
本例のコンタクト装置２０は、コンタクトアレイ２００におけるグリッドの最外周に配置され、且つ、いずれのコンタクトペア２３にも含まれないいずれかのコンタクト２５に接続される、接地用、電源用またはシングル信号用のシングル配線２６を更に備えてよい。
図３に示すように、行方向および列方向のコンタクト３０の数が等しく、外周が正方形形状のコンタクトアレイ２００において、上述したようにコンタクトペア２３を配置すると、コンタクトアレイ２００の最外周には、いずれのコンタクトペア２３にも含まれないコンタクト２５が、１つおきに存在する。例えば、コンタクトＢ２１、Ｂ４１、Ｂ６１、Ｂ８１、Ｂ１０１、Ｂ１２、Ｂ１４、Ｂ１６、Ｂ１８、Ｂ１１０などである。
いずれのコンタクトペア２３にも含まれないこれらのコンタクト２５は、接地用、電源用またはシングル信号用にアサインしてよい。いずれかのコンタクト２５には、接地用、電源用またはシングル信号用のシングル配線２６が接続される。本例のコンタクト装置２０は、グリッドの最外周に配置されたコンタクト３０のうち、１つおきに配置され、且つ、いずれのコンタクトペア２３にも含まれないコンタクト２５に接続される複数のシングル配線２６を備える。
図５は、第２の実施形態に係るコンタクト装置２０の例を示す。本例において、コンタクトアレイ２００は互いに６０度の角度を有する行方向（ｉ）及び列方向（ｊ）に沿って一定周期Ｄでグリッド状に配置されている。第１の実施形態と同様に、図中の細線は、グリッド線を示し、太線はコンタクトペア２３を示す。
本例において、コンタクトペア２３に含まれないシングルコンタクト２５が均等に分布している。シングルコンタクト２５を、図５において黒丸で示す。ここで、均等とは、隣接するシングルコンタクト２５どうしの距離が等しくなるように配置されることを指す。
本例の場合、複数のシングルコンタクト２５は、互いに正三角形の頂点となるように配置される。より具体的には、当該正三角形の一辺の長さは、（７＾０．５）×Ｄである。コンタクトペア２３には、差動配線ペア２４が接続され、黒丸で示したシングルコンタクト２５にはシングル配線２６が接続される。
また、それぞれのシングルコンタクト２５に隣接する６個のコンタクト３０は、当該６個のコンタクト３０に含まれない他のコンタクト３０とコンタクトペア２３を形成する。また、それぞれのシングルコンタクト２５に隣接する６個のコンタクト３０を含む６個のコンタクトペア２３の方向が６０度ずつ異なるように、それぞれのコンタクトペア２３が配置される。
図６は、本例のコンタクトアレイ２００の一部７０を拡大して示す。シングルコンタクト２５には６個のコンタクトＢ５３、Ｂ５４、Ｂ６５、Ｂ７５、Ｂ７４、Ｂ６３が隣接している。ここで、隣接するとは、シングルコンタクト２５とコンタクト３０との距離がＤとなることを指す。
シングルコンタクト２５に隣接する６個のコンタクトは、シングルコンタクト２５からみて、より外周に配置されるコンタクト３０とコンタクトペア２３を形成する。例えば、コンタクトＢ５３、Ｂ５４、Ｂ６５、Ｂ７５、Ｂ７４、Ｂ６３は、それぞれコンタクトペア（Ｂ５３、Ｂ５２）、（Ｂ５４、Ｂ４３）、（Ｂ６５、Ｂ５５）、（Ｂ７５、Ｂ７６）、（Ｂ７４、Ｂ８５）、（Ｂ６３、Ｂ７３）を形成する。
シングルコンタクト２５に隣接する６個のコンタクト３０を含む６個のコンタクトペア２３の方向は６０度ずつ異なる。例えば、コンタクトペア（Ｂ５３、Ｂ５２）、（Ｂ５４、Ｂ４３）、（Ｂ６５、Ｂ５５）、（Ｂ７５、Ｂ７６）、（Ｂ７４、Ｂ８５）、（Ｂ６３、Ｂ７３）は、その方向がこの順に６０度ずつ異なるように配列される。
コンタクトペア２３は当該コンタクトペアと方向が６０度異なる他のコンタクトペア２３に隣接する。ここで、コンタクトペアが隣接するとは、コンタクトペアの方向が互いに６０度異なり、かつ、コンタクトペアに含まれるいずれかのコンタクト３０と、他のコンタクトペアに含まれるいずれかのコンタクトとの距離がＤとなることを指す。例えば、コンタクトペア（Ｂ５４、Ｂ４３）とコンタクトペア（Ｂ５３、Ｂ５２）とは隣接する。
６個のコンタクト３０は、対応するシングルコンタクト２５を中心とした正六角形の各頂点に配置され、６個のコンタクトペア２３の方向は、対応するシングルコンタクト２５に対する相対位置が第一の方向に回転する毎に６０度ずつ増加する。
シングルコンタクト２５に隣接する６個のコンタクトＢ５３、Ｂ５４、Ｂ６５、Ｂ７５、Ｂ７４、Ｂ６３は、シングルコンタクト２５を中心とした正六角形の各頂点に配置されてよい。また、シングルコンタクト２５に隣接する６個のコンタクト３０を含む６個のコンタクトペア２３は、時計回りに回転する毎に、ベクトルの方向が６０度ずつ増加してよい。コンタクトペア２３のベクトルの方向は、シングルコンタクト２５に隣接するコンタクト３０から、他方のコンタクト３０に向かう方向で定義される。
例えば、コンタクトペア（Ｂ５４、Ｂ４３）は、コンタクトペア（Ｂ５３、Ｂ５２）に対して、時計回りに６０度回転して配置される。コンタクトペア（Ｂ５３、Ｂ５２）、（Ｂ５４、Ｂ４３）、（Ｂ６５、Ｂ５５）、（Ｂ７５、Ｂ７６）、（Ｂ７４、Ｂ８５）、（Ｂ６３、Ｂ７３）は、シングルコンタクト２５を中心として時計回りに６０度ずつ回転して配置される。
図５において、コンタクトペア２３と当該コンタクトペア２３に隣接するシングルコンタクト２５との配列関係を説明する。それぞれのコンタクトペア２３に含まれる２個のコンタクト３０は、それぞれ異なるシングルコンタクト２５に隣接する。
例えば、コンタクトペア（Ｂ５３、Ｂ５２）に含まれるコンタクトＢ５３及びＢ５２は、それぞれ異なるシングルコンタクト２５（Ｂ６４）及びシングルコンタクト２５（Ｂ４１）に隣接する。
シングルコンタクト２５には、接地用、電源用またはシングル信号用のシングル配線２６が接続されてよい。あるいは、シングルコンタクト２５は、コンタクトアレイ２００内で均等に配置されて、コンタクトペアどうしの干渉を抑制するバリアの役割を果たしてよい。
本例によれば、６０度の角度を有する行方向および列方向に沿って配置されたコンタクトアレイ２００において、隣接するコンタクトペア２３に含まれるコンタクト３０間の干渉を低減して、コンタクトペア２３を高密度に配列させることができる。つまり、図６に示すように、隣接するコンタクトペア２３において、一方のコンタクトペア２３に含まれる２個のコンタクト３０と、他方のコンタクトペア２３に含まれる１個のコンタクト３０との距離を等しくすることができる。
上述した実施形態において、差動配線ペア２４がコンタクトペア２３に接続する場合を例にとって説明したが、すべてのコンタクトペア２３が差動配線ペア２４と接続しなくともよい。例えば、コンタクトアレイ２００に配列された複数のコンタクトペア２３のうち任意のコンタクトペア２３に含まれるコンタクト３０のそれぞれが接地用、電源用またはシングル信号用のいずれかのシングル配線と接続してよい。
また、上述した実施形態のコンタクトアレイは、ＢＧＡを例にとって説明したが、フリップチップ実装時の基板側のバンプのピンアサインを上述したアレイ構造により構成してよい。また、ＴＳＶなどの積層チップ間接続技術で使用する電極ピンのアサインを上述したアレイ構造により構成してよい。
さらに、上述した実施形態において、コンタクト３０に代えて、他の形態のコンタクトを用いてもよい。コンタクト３０のアレイに代えて、複数のコンタクトを有するコネクタを用いてもよい。
なお、図５に示したように、シングルコンタクト２５は、行方向および列方向のそれぞれにおいて、６個のコンタクト３０を挟むように配置される。それぞれのシングルコンタクト２５に対して、行方向にＤだけ離れたコンタクト３０は、自己を起点として、列方向に対して６０度の方向に距離Ｄだけ離れたコンタクト３０と、コンタクトペア２３を形成する。
また、それぞれのシングルコンタクト２５に対して、行方向に２Ｄだけ離れたコンタクト３０は、１８０度の方向に距離Ｄだけ離れたコンタクト３０と、コンタクトペア２３を形成する。また、それぞれのシングルコンタクト２５に対して、行方向に３Ｄだけ離れたコンタクト３０は、１２０度の方向に距離Ｄだけ離れたコンタクト３０と、コンタクトペア２３を形成する。
また、それぞれのシングルコンタクト２５に対して、行方向に４Ｄだけ離れたコンタクト３０は、３００度の方向に距離Ｄだけ離れたコンタクト３０と、コンタクトペア２３を形成する。つまり、それぞれのシングルコンタクト２５に対して、行方向に３Ｄだけ離れたコンタクト３０は、シングルコンタクト２５から４Ｄだけ離れたコンタクト３０とコンタクトペア２３を形成する。
また、それぞれのシングルコンタクト２５に対して、行方向に５Ｄだけ離れたコンタクト３０は、０度の方向に距離Ｄだけ離れたコンタクト３０と、コンタクトペア２３を形成する。また、それぞれのシングルコンタクト２５に対して、行方向に６Ｄだけ離れたコンタクト３０は、２４０度の方向に距離Ｄだけ離れたコンタクト３０とコンタクトペア２３を形成する。
このようなシングルコンタクト２５および６個のコンタクト３０が、それぞれの列において繰り返し配置される。また、それぞれの列におけるシングルコンタクト２５は、列方向の位置がＤだけ増加すると、行方向の位置が３Ｄだけ増加するように配置される。このように配置することで、図６に示すように、それぞれのシングルコンタクト２５の周囲に配置される６個のコンタクトペア２３の方向が、６０度ずつ異なる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。なお、本明細書において同一の符号を付した構成要素は、同一の機能および構成を有してよい。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・チップ、１１・・・パッド、１２・・・ボンディングワイヤ、１３・・・パッド、１４・・・バンプ、１５・・・フリップチップボンディング部、２０・・・コンタクト装置、２１・・・パッド、２２・・・ビア、２３・・・コンタクトペア、２４・・・差動配線ペア、２５・・・シングルコンタクト、２６・・・シングル配線、３０・・・コンタクト、４０・・・実装基板、６１・・・直線、６２・・・直線、６３・・・中央、６５・・・中央、１００・・・ＢＧＡパッケージ、２００・・・コンタクトアレイ

Claims (10)

  1. グリッド状にコンタクトが配置されたコンタクトアレイと、複数の差動配線ペアとが電気的に接続されたコンタクト装置であって、
    前記複数の差動配線ペアにおけるそれぞれの差動配線ペアは、前記コンタクトアレイにおいて隣接する２つの前記コンタクトから構成されるいずれかのコンタクトペアに接続され、
    それぞれの前記コンタクトペアは、当該コンタクトペアに含まれる２つの前記コンタクトを結ぶ直線の方向が、当該コンタクトペアに隣接する他の前記コンタクトペアに含まれる２つの前記コンタクトを結ぶ直線の方向と異なり、当該コンタクトペアに含まれる２つの前記コンタクトのそれぞれと、当該コンタクトペアに隣接する他の前記コンタクトペアのうちの少なくとも１つに含まれる少なくとも１つの前記コンタクトとの距離が等しくなるように配置されるコンタクト装置。
  2. 前記コンタクトアレイは、直交する行方向および列方向に沿って一定周期で前記コンタクトがグリッド状に配置され、
    前記行方向および前記列方向の双方に対して４５度の角度を有する第１配列方向において隣接する２つの前記コンタクトから構成される前記コンタクトペアを第１コンタクトペアとし、前記第１配列方向と直交する第２配列方向において隣接する２つの前記コンタクトから構成される前記コンタクトペアを第２コンタクトペアとし、
    前記第１配列方向および前記第２配列方向の双方において、前記第１コンタクトペアおよび前記第２コンタクトペアが交互に配置される
    請求項１に記載のコンタクト装置。
  3. それぞれの前記第１コンタクトペアを延長した直線が、当該第１コンタクトペアと前記第１配列方向において隣接する前記第２コンタクトペアの中央を通過し、且つ、それぞれの前記第２コンタクトペアを延長した直線が、当該第２コンタクトペアと前記第２配列方向において隣接する前記第１コンタクトペアの中央を通過するように、それぞれの前記コンタクトペアが配置される
    請求項２に記載のコンタクト装置。
  4. 前記コンタクトアレイにおけるグリッドの最外周に配置され、且つ、いずれの前記コンタクトペアにも含まれないいずれかの前記コンタクトに接続される、接地用、電源用またはシングル信号用のシングル配線を更に備える
    請求項３に記載のコンタクト装置。
  5. 前記グリッドの最外周に配置された前記コンタクトのうち、１つおきに配置され、且つ、いずれの前記コンタクトペアにも含まれない前記コンタクトに接続される複数の前記シングル配線を備える
    請求項４に記載のコンタクト装置。
  6. 前記コンタクトアレイのそれぞれの前記コンタクトのうち、均等に分布して配置されたシングルコンタクトに接続されるシングル配線を更に備え、
    前記コンタクトアレイは、互いに６０度の角度を有する行方向および列方向に沿って一定周期で前記コンタクトがグリッド状に配置され、
    それぞれの前記シングルコンタクトに隣接する６個の前記コンタクトは、前記６個の前記コンタクトに含まれない他の前記コンタクトと前記コンタクトペアを構成し、且つ、それぞれの前記シングルコンタクトに隣接する前記６個の前記コンタクトを含む６個の前記コンタクトペアの方向が６０度ずつ異なるように、それぞれの前記コンタクトペアが配置される
    請求項１に記載のコンタクト装置。
  7. 前記６個の前記コンタクトは、対応する前記シングルコンタクトを中心とした正六角形の各頂点に配置され、前記６個の前記コンタクトペアの方向は、対応する前記シングルコンタクトに対する位置が第一の方向に回転する毎に６０度ずつ増加する
    請求項６に記載のコンタクト装置。
  8. それぞれの前記コンタクトペアに含まれる２個の前記コンタクトは、それぞれ異なる前記シングルコンタクトに隣接する
    請求項７に記載のコンタクト装置。
  9. 前記コンタクトアレイは、ＢＧＡである
    請求項１から８のいずれか１項に記載のコンタクト装置。
  10. 半導体基板に形成された回路基板と、前記回路基板と電気的に接続するコンタクト装置とが一体に形成された回路パッケージであって、
    前記回路基板は、差動信号を受け渡す複数の差動電極ペアを備え、
    前記コンタクト装置は、グリッド状にコンタクトが配置され、前記複数の差動電極ペアと電気的に接続されるコンタクトアレイを備え、
    前記複数の差動電極ペアにおけるそれぞれの差動電極ペアは、前記コンタクトアレイにおいて隣接する２つの前記コンタクトから構成されるいずれかのコンタクトペアに接続され、
    それぞれの前記コンタクトペアは、当該コンタクトペアに含まれる２つの前記コンタクトを結ぶ直線の方向が、当該コンタクトペアに隣接する他の前記コンタクトペアに含まれる２つの前記コンタクトを結ぶ直線の方向と異なり、当該コンタクトペアに含まれる２つの前記コンタクトのそれぞれと、当該コンタクトペアに隣接する他の前記コンタクトペアのうちの少なくとも１つに含まれる少なくとも１つの前記コンタクトとの距離が等しくなるように配置される回路パッケージ。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209992B2 (en) * 2009-12-28 2015-12-08 International Business Machines Corporation Method, data processing program, and computer program product for handling instant messaging sessions and corresponding instant messaging environment
US9627306B2 (en) * 2012-02-15 2017-04-18 Cypress Semiconductor Corporation Ball grid structure
JP2013197988A (ja) * 2012-03-21 2013-09-30 Advantest Corp 無線通信装置および無線通信システム
US9543241B2 (en) 2014-11-24 2017-01-10 International Business Machines Corporation Interconnect array pattern with a 3:1 signal-to-ground ratio
US9554454B2 (en) 2014-12-17 2017-01-24 Intel Corporation Devices and methods to reduce differential signal pair crosstalk

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2684872B2 (ja) * 1991-05-23 1997-12-03 日本電気株式会社 マイクロピン集合体
JP3014503B2 (ja) * 1991-08-05 2000-02-28 日本特殊陶業株式会社 集積回路用パッケージ
JP3533568B2 (ja) 2001-02-14 2004-05-31 日本航空電子工業株式会社 差動信号伝送用コネクタ
TW200408091A (en) 2001-11-13 2004-05-16 Koninkl Philips Electronics Nv Device for shielding transmission lines from ground or power supply
JP2003258510A (ja) 2002-02-26 2003-09-12 Matsushita Electric Ind Co Ltd 有線伝送路
JP2005056960A (ja) * 2003-07-31 2005-03-03 Ngk Spark Plug Co Ltd インターポーザ
JP2005166794A (ja) 2003-12-01 2005-06-23 Ricoh Co Ltd 部品パッケージとプリント配線基板および電子機器
JP4761524B2 (ja) 2004-09-28 2011-08-31 キヤノン株式会社 プリント配線板及びプリント回路板
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