JP2009032918A - Wiring substrate, manufacturing method thereof, electronic component device, and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、電子部品の実装基板に適用できる配線基板及びその製造方法とその配線基板に電子部品が実装された電子部品装置及びその製造方法に関する。 The present invention relates to a wiring board applicable to an electronic component mounting board, a manufacturing method thereof, an electronic component device in which an electronic component is mounted on the wiring board, and a manufacturing method thereof.
従来、電子部品が実装される配線基板として、仮基板の上に剥離できる状態で所要のビルドアップ配線層を形成した後に、ビルドアップ配線層を仮基板から分離してコア基板をもたないコアレスタイプの配線基板を得る方法がある。 Conventionally, as a wiring board on which electronic components are mounted, a coreless without a core board is formed by separating the buildup wiring layer from the temporary board after forming the required buildup wiring layer in a state where it can be peeled off from the temporary board. There is a method of obtaining a type of wiring board.
特許文献1には、樹脂基板の上に2枚の銅箔が剥離層で接着された構造のキャリア付銅箔を介してビルドアップ配線層を形成した後に、キャリア付銅箔の界面から剥離することにより、上側の銅箔及びビルドアップ配線層を樹脂基板から分離して配線基板を得る方法が記載されている。 In Patent Document 1, a build-up wiring layer is formed through a copper foil with a carrier having a structure in which two copper foils are bonded to each other on a resin substrate, and then peeled off from the interface of the copper foil with a carrier. Thus, a method is described in which an upper copper foil and a build-up wiring layer are separated from a resin substrate to obtain a wiring substrate.
また、特許文献2には、コア基板の上に、第1の金属層の外周縁の位置が第2の金属層の外周縁の位置よりも内側になるように積層して配置して両者を接着フィルムで接着し、第2の金属層の上にビルドアップ配線層を形成した後に、配線基板の第1の金属層の周縁部分を切断することにより第2の金属層及びビルドアップ配線層を第1の金属層及びコア基板から分離する方法が記載されている。
Further, in
また、特許文献3には、プリプレグの上に下地層を介してそれより大きな金属箔を配置し、加熱・加圧してプリプレグから仮基板を得ると同時に仮基板上の周縁側に金属箔を接着し、金属箔の上にビルドアップ配線層を形成した後に、仮基板の周縁側を切断することにより、ビルドアップ配線層が形成された配線部材を得ることが記載されている。
近年では、上記した配線基板の製造方法において、配線基板の両面側に微細な配線層(例えばライン:スペース=20:20μm)を形成し、両面側に配線層の接続部が露出するようにソルダレジストを形成する要求がある。 In recent years, in the above-described method for manufacturing a wiring board, a fine wiring layer (for example, line: space = 20: 20 μm) is formed on both sides of the wiring board, and solder is formed so that the connection portion of the wiring layer is exposed on both sides. There is a need to form a resist.
上記した特許文献1(図7〜図12)には、基板からビルドアップ配線層を分離した後に、ビルドアップ配線層の基板との分離面側に残された銅箔をパターニングして配線層を追加で形成する方法が記載されている。しかしながら、取り扱いを容易にするため比較的厚い(10〜40μm)厚みの銅箔を使用する必要があり、それをウェットエッチングによってパターン化するので、微細な配線層を形成することは困難である。 In the above-mentioned Patent Document 1 (FIGS. 7 to 12), after separating the buildup wiring layer from the substrate, the copper layer remaining on the separation surface side of the buildup wiring layer from the substrate is patterned to form the wiring layer. Additional methods of forming are described. However, in order to facilitate handling, it is necessary to use a relatively thick (10 to 40 μm) thick copper foil, and since it is patterned by wet etching, it is difficult to form a fine wiring layer.
また、上記した特許文献2及び3では、基板からビルドアップ配線層を分離した後に、ビルドアップ配線層の下に残された銅箔を除去するようにしており、ビルドアップ配線層の基板との分離面側に微細な配線層を形成することに関しては考慮されていない。
Further, in
本発明は以上の課題を鑑みて創作されたものであり、仮基板からビルドアップ配線層を分離して配線基板を得る製造方法において、ビルドアップ配線層の仮基板との分離面側に微細な配線層を形成できる配線基板の製造方法及びその配線基板に電子部品を実装するための電子部品装置の製造方法と配線基板及び電子部品装置を提供することを目的とする。 The present invention has been created in view of the above problems, and in a manufacturing method for separating a build-up wiring layer from a temporary substrate and obtaining a wiring substrate, the build-up wiring layer is fine on the separation surface side from the temporary substrate. It is an object of the present invention to provide a method for manufacturing a wiring board capable of forming a wiring layer, a method for manufacturing an electronic component device for mounting an electronic component on the wiring substrate, a wiring substrate, and an electronic component device.
上記課題を解決するため、本発明は配線基板の製造方法に係り、仮基板の配線形成領域に下地層が配置され、前記下地層の大きさより大きな剥離性積層金属箔が、前記下地層の上に配置されて前記配線形成領域の外周部に部分的に接着された構造を得る工程であって、前記剥離性積層金属箔は、前記仮基板側に配置される第1金属箔とそれより厚みが厚い第2金属箔とが剥離できる状態で仮接着されて構成され、前記剥離性積層金属箔の前記第2金属箔を剥離することにより、前記第1金属箔を前記仮基板に残す工程と、前記第1金属箔の上にビルドアップ配線層を形成する工程と、前記仮基板上に前記下地層、前記第1金属箔及び前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記仮基板上の前記下地層から前記第1金属箔を分離して、前記第1金属箔の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、前記配線部材の前記第1金属箔の上に、開口部が設けられためっきレジストを形成する工程と、前記第1金属箔をめっき給電経路に利用する電解めっきにより、前記めっきレジストの開口部に金属めっき層を形成する工程と、前記めっきレジストを除去する工程と、前記金属めっき層をマスクにして前記第1金属箔をエッチングすることにより、前記ビルドアップ配線層に接続される配線層を形成する工程とを有することを特徴とする。 In order to solve the above problems, the present invention relates to a method for manufacturing a wiring board, wherein a base layer is disposed in a wiring formation region of a temporary substrate, and a peelable laminated metal foil larger than the size of the base layer is formed on the base layer. In which the peelable laminated metal foil is disposed on the temporary substrate side and has a thickness greater than that of the first metal foil. A step of leaving the first metal foil on the temporary substrate by peeling off the second metal foil of the peelable laminated metal foil. A step of forming a build-up wiring layer on the first metal foil, and a step of forming the base layer of the structure in which the base layer, the first metal foil and the build-up wiring layer are formed on the temporary substrate. By cutting the part corresponding to the peripheral edge, Separating the first metal foil from the base layer on the substrate to obtain a wiring member having the build-up wiring layer formed on the first metal foil; and the first metal foil of the wiring member A step of forming a plating resist provided with an opening, and a step of forming a metal plating layer in the opening of the plating resist by electrolytic plating using the first metal foil as a plating power supply path; A step of removing the plating resist, and a step of forming a wiring layer connected to the build-up wiring layer by etching the first metal foil using the metal plating layer as a mask. To do.
本発明の一つの好適な態様では、仮基板の材料として半硬化状態のプリプレグが使用される。プリプレグの配線形成領域に下地層(金属箔、離型フィルム又は離型剤)が配置され、下地層より大きさが一回り大きな剥離性積層金属箔がプリプレグの配線形成領域の外側の外周部に接するように、剥離性積層金属箔が下地層を介してプリプレグ上に配置される。 In one preferred embodiment of the present invention, a semi-cured prepreg is used as the temporary substrate material. A base layer (metal foil, release film, or release agent) is disposed in the prepreg wiring formation region, and a peelable laminated metal foil that is one size larger than the base layer is disposed on the outer periphery of the prepreg wiring formation region. A peelable laminated metal foil is disposed on the prepreg so as to be in contact therewith.
剥離性積層金属箔は、仮基板側に配置される第1金属箔とそれより厚みが厚い第2金属箔とが剥離できる状態で仮接着されて構成され、両者の界面で剥離できるようになっている。 The peelable laminated metal foil is configured to be temporarily bonded in a state where the first metal foil disposed on the temporary substrate side and the second metal foil having a larger thickness can be peeled, and can be peeled at the interface between the two. ing.
その後に、プリプレグ、下地層及び剥離性積層金属箔を加熱・加圧することにより、プリプレグを硬化させて仮基板を得ると同時に、仮基板上に下地層及び剥離性積層金属箔の周縁部を接着させる。このとき、下地層が金属箔の場合は、金属箔同士が重なる領域では、両者が単に密着した状態となっている。あるいは、仮基板としてプリプレグを使用しない場合は、リジッド基板の上に接着層によって下地層及び剥離性積層金属箔を同様に接着してもよい。 Then, the prepreg is cured by heating / pressing the prepreg, the base layer, and the peelable laminated metal foil to obtain a temporary substrate. At the same time, the peripheral portion of the base layer and the peelable laminated metal foil is bonded onto the temporary substrate. Let At this time, when the base layer is a metal foil, the two are simply in close contact with each other in a region where the metal foils overlap each other. Or when not using a prepreg as a temporary board | substrate, you may adhere | attach a base layer and peelable laminated metal foil on a rigid board | substrate with an adhesive layer similarly.
次いで、剥離性積層金属箔の外面側の第2金属箔を剥離することにより、仮基板に薄膜の第1金属箔を残す。続いて、第1金属箔の上にそれに接続される所要のビルドアップ配線層を形成する。さらに、仮基板上に下地層、第1金属箔及びビルドアップ配線層が形成された構造体の下地層の周縁に対応する部分を切断する。これにより、下地層と第1金属箔とが重なる領域が得られ、下地層と第1金属箔とを容易に分離することができる。このようにして、仮基板から第1金属箔を分離することによって第1金属箔の上にビルドアップ配線層が形成された配線部材が得られる。 Next, the second metal foil on the outer surface side of the peelable laminated metal foil is peeled to leave the thin film first metal foil on the temporary substrate. Subsequently, a required build-up wiring layer connected to the first metal foil is formed. Further, a portion corresponding to the periphery of the base layer of the structure in which the base layer, the first metal foil, and the build-up wiring layer are formed on the temporary substrate is cut. Thereby, the area | region with which a base layer and 1st metal foil overlap is obtained, and a base layer and 1st metal foil can be isolate | separated easily. Thus, the wiring member in which the build-up wiring layer is formed on the first metal foil is obtained by separating the first metal foil from the temporary substrate.
その後に、配線部材の第1金属箔(シード層)をめっき給電経路に利用するセミアディティブ法によってビルドアップ配線層に接続される配線層を形成する。このようにして、コア基板をもたないコアレスタイプの配線基板が製造される。 Thereafter, a wiring layer connected to the build-up wiring layer is formed by a semi-additive method using the first metal foil (seed layer) of the wiring member as a plating power feeding path. In this way, a coreless type wiring board having no core board is manufactured.
セミアディティブ法では、シード層をエッチングする際のエッチングシフトが配線層の出来上がりの線幅に大きく影響する。本発明では、薄膜(例えば1〜3μm)の第1金属箔をシード層として利用できるようにしたので、エッチングシフトを極力抑えることができ、ビルドアップ配線層に接続される微細な配線層(例えば、線幅が10〜20μm)を容易に形成することができる。これによって、配線基板の仮基板との分離面側にも微細な配線層を形成することができるので、狭小ピッチの電極パッドを備えた高性能な電子部品の配線基板として利用できる。 In the semi-additive method, the etching shift when the seed layer is etched greatly affects the finished line width of the wiring layer. In the present invention, since the thin metal foil (for example, 1 to 3 μm) of the first metal foil can be used as the seed layer, the etching shift can be suppressed as much as possible, and a fine wiring layer (for example, connected to the build-up wiring layer) , Line width of 10 to 20 μm) can be easily formed. As a result, a fine wiring layer can be formed also on the side of the wiring board separated from the temporary board, so that it can be used as a wiring board for high-performance electronic components having electrode pads with a narrow pitch.
また、本発明の配線基板では、両面側に銅からなる微細な配線層を形成できるので、両面側にソルダレジストを安定して形成できる利点もある。これによって、フレキシブルタイプの配線基板の反りの発生を防止できると共に、一般的な方法(はんだ印刷など)によってソルダレジストの開口部内に接続端子を設けることができる。 Moreover, in the wiring board of the present invention, since a fine wiring layer made of copper can be formed on both sides, there is an advantage that a solder resist can be stably formed on both sides. Accordingly, the occurrence of warping of the flexible type wiring board can be prevented, and the connection terminal can be provided in the opening of the solder resist by a general method (solder printing or the like).
本発明の配線基板では、最上及び最下のいずれかの配線層に電子部品(半導体チップ)が接続されて実装され、反対側の配線層に接続端子が設けられて電子部品装置となる。 In the wiring board of the present invention, an electronic component (semiconductor chip) is connected and mounted on either the uppermost or lowermost wiring layer, and a connection terminal is provided on the opposite wiring layer to form an electronic component device.
電子部品を実装するタイミングは、配線基板を得た後であってもよいし、仮基板上にビルドアップ配線層が形成された後であってもよい。あるいは、第1金属箔上にビルドアップ配線層が形成された配線部材を仮基板から分離した後に電子部品を実装してもよい。 The timing for mounting the electronic component may be after the wiring board is obtained or after the build-up wiring layer is formed on the temporary board. Or you may mount an electronic component, after isolate | separating the wiring member in which the buildup wiring layer was formed on the 1st metal foil from a temporary board | substrate.
以上説明したように、本発明では、ビルドアップ配線層の仮基板との分離面側に微細な配線層を形成できるので、高性能な電子部品の配線基板として利用できる。 As described above, according to the present invention, a fine wiring layer can be formed on the separation surface side of the build-up wiring layer from the temporary substrate, so that it can be used as a wiring board for high-performance electronic components.
以下、本発明の実施の形態について、添付の図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
図1〜図9は本発明の実施形態の配線基板の製造方法を示す断面図、図10は同じく電子部品装置を示す断面図である。 1 to 9 are cross-sectional views illustrating a method of manufacturing a wiring board according to an embodiment of the present invention, and FIG. 10 is a cross-sectional view illustrating an electronic component device.
本実施形態の配線基板の製造方法では、図1(a)に示すように、まず、ガラスクロス(織布)、ガラス不織布、アラミド繊維又はアラミド不織布などにエポキシ樹脂やポリイミド樹脂などを含侵させて構成されるプリプレグ(prepreg)10aを用意する。プリプレグ10aはB−ステージ(半硬化状態)のものが使用される。
In the method for manufacturing a wiring board according to the present embodiment, as shown in FIG. 1A, first, an epoxy resin or a polyimide resin is impregnated into a glass cloth (woven fabric), a glass nonwoven fabric, an aramid fiber, an aramid nonwoven fabric, or the like. A
プリプレグ10aの両面側には、配線形成領域Aとその外側の外周部Bとがそれぞれ画定されている。配線形成領域Aは、プリプレグ10aの両面側において一つずつ区画されてもよいし、複数で区画されていてもよい。
On both sides of the
その後に、図1(b)に示すように、下地層20と剥離性積層銅箔30(剥離性積層金属箔)とを用意する。下地層20としては、銅箔などの金属箔、離型フィルム又は離型剤が使用される。離型フィルムとしては、ポリエステル又はPET(ポリエチレンテレフタレート)のフィルムに薄いフッ素樹脂(ETFE)層を積層したもの、若しくは、ポリエステル又はPETのフィルムの表面にシリコーン離型処理を施したものが使用される。また、離型剤としては、シリコーン系離型剤やフッ素系離型剤が使用される。
Then, as shown in FIG.1 (b), the
剥離性積層銅箔30は、薄膜の第1銅箔32の上にそれより厚みの厚い第2銅箔34が圧着されて構成される。第1銅箔32の厚みは1〜3μmに設定され、第2銅箔34の厚みは5〜20μmに設定される。剥離性積層銅箔30では、第1銅箔32及び第2銅箔34が仮接着された状態となっており、両者の界面から容易に剥離できるようになっている。第2銅箔34は、薄膜の第1銅箔32の取り扱いを容易にするキャリアとして機能する。
The peelable laminated
なお、キャリアとして機能する第2銅箔34は、アルミニウム板などの各種の金属板(箔)を代替として使用することができる。
In addition, the
下地層20はプリプレグ10aの配線形成領域Aと同等な大きさに設定される。また、剥離性積層銅箔30はプリプレグ10aの配線形成領域A及び外周部Bを覆う大きさであり、下地層20よりも一回り大きな大きさに設定される。
The
そして、プリプレグ10aの両面側に下から順に下地層20と剥離性積層銅箔30をそれぞれ配置する。剥離性積層銅箔30は、その第1銅箔32がプリプレグ10a側になって配置される。下地層20はプリプレグ10a上の配線形成領域Aに対応して配置され、剥離性積層銅箔30は下地層20の上に重なると共に、その周縁部がプリプレグ10aの外周部Bに接した状態で配置される。さらに、プリプレグ10a、下地層20及び剥離性積層銅箔30を両面側から真空雰囲気で190〜200℃の温度で加熱・加圧する。
And the
これにより、図1(c)に示すように、プリプレグ10aが硬化してガラスエポキシ樹脂などからなる仮基板10が得られると共に、プリプレグ10aの硬化する際の接着機能よって仮基板10の両面に下地層20及び剥離性積層銅箔30がそれぞれ接着される。下地層20はその全体が仮基板10の配線形成領域Aに接着し、剥離性積層銅箔30はその周縁部が仮基板10の外周部Bに部分的に接着する。下地層20と剥離性積層銅箔30とが重なる領域では、両者が単に密着した状態となっており、後述するようにその領域では下地層20と剥離性積層銅箔30とを容易に分離できるようになっている。
As a result, as shown in FIG. 1C, the
なお、下地層20として離型剤を使用する場合は、剥離性積層銅箔30の下面側の下地層20が配置される領域に上記したような離型剤を塗布や噴射によって形成し、離型剤を介して剥離性積層銅箔30をプリプレグ10a上に配置し、加熱・加圧して接着する。これにより、離型剤(下地層20)が設けられた部分の剥離性積層銅箔30と仮基板10とが容易に分離できるようになる。
When a release agent is used as the
上記した形態では、仮基板10としてプリプレグ10aを使用するので、接着層を使用することなく、プリプレグ10aを硬化させることにより、仮基板10上に下地層20及び剥離性積層銅箔30が接着された構造を得ることができる。
In the above embodiment, since the
あるいは、接着層を使用しても差し支えない場合は、図2に示すように、仮基板10の両面側に接着層12を介して下地層20及び剥離性積層銅箔30の周縁部をそれぞれ接着してもよい。この場合は、仮基板10としてプリプレグを使用する必要はなく、硬化樹脂や金属板などのリジッドタイプの仮基板を使用できる。図2の構造においても、図1(c)と同様に、下地層20と剥離性積層銅箔30とが重なる領域では、両者が単に密着した状態となって容易に分離できるようになっている。
Alternatively, if the adhesive layer can be used, the peripheral portions of the
次いで、図3(a)に示すように、仮基板10の両面側において、剥離性銅箔30の第第1、2銅箔32,34の界面から第2銅箔34を剥離して第1銅箔32をそれぞれ露出させる。これにより、図3(b)に示すように、仮基板10の両面側から第2銅箔34が除去されて薄膜の第1銅箔32が両面側に残された状態となる。後述するように、第1銅箔32はセミアディティブ法で配線層を形成する際の薄膜のシード層として利用される。
Next, as shown in FIG. 3A, the first and second copper foils 34 are peeled from the interfaces of the first and second copper foils 32 and 34 of the
このように、本実施形態では、剥離性積層銅箔30を使用することにより、単層では取り扱いが困難な薄膜の第1銅箔32を第2銅箔34(キャリア)で支持しておき、上記した方法によって仮基板10上に薄膜の第1銅箔32を形成することができる。
Thus, in this embodiment, by using the peelable
続いて、図3(c)に示すように、仮基板10の両面側の第1銅箔32の上に、開口部14xが設けられためっきレジスト14をそれぞれ形成する。めっきレジスト14は、ドライフィルムレジスト又は液状レジストを第1銅箔32の上に形成した後に、露光・現像を行うことによって得られる。
Subsequently, as illustrated in FIG. 3C, the plating resists 14 provided with the opening
さらに、図3(d)に示すように、仮基板10の両面側において、第1銅箔32をめっき給電経路に利用する電解めっきにより、めっきレジスト14の開口部14xにパッド状の銅(Cu)電極を形成して第1配線層40をそれぞれ得る。第1配線層40の厚みは5〜15μm、好適には5〜10μmに設定され、その一例としては10μmである。
Further, as shown in FIG. 3D, on both sides of the
その後に、図4(a)に示すように、レジスト14が除去される。このようにして、仮基板10の両面側において、第1銅箔32の上にそれに接続される第1配線層40がそれぞれ形成される。
Thereafter, as shown in FIG. 4A, the resist 14 is removed. In this manner, the
なお、第1配線層40として、Cu電極の代わりに、ニッケル(Ni)層、金(Au)層及びパラジウム(Pd)層から選択される単層又は積層の電極を形成してもよい。例えば、下から順に、ニッケル(Ni)層/金(Au)層/パラジウム(Pd)層からなる電極が使用される。
As the
次いで、図4(b)に示すように、仮基板10の両面側の第1配線層40の上にエポキシやポリイミドなどの樹脂フィルムを貼着するなどして第1層間絶縁層50をそれぞれ形成する。さらに、図4(c)に示すように、仮基板10の両面側の第1層間絶縁層50をレーザやドライエッチングによって加工することにより、第1配線層40に到達する第1ビアホールVH1をそれぞれ形成する。第1ビアホールVH1は、第1配線層40側を底面として第1層間絶縁層50の表面に開口するように形成される。
Next, as shown in FIG. 4B, a first
第1配線層40は、第1ビアホールVH1を形成する際のレーザやドライエッチングのストップ層(ビアパッド)として機能し、薄膜の第1銅箔32がそれらの処理から保護される。
The
なお、第1銅箔32の保護が不要な場合は、第1配線層40を省略してもよい。
If protection of the
次いで、図5(a)に示すように、仮基板10の両面側の第1層間絶縁層50の上に、第1ビアホールVH1を介して第1配線層40に接続される第2配線層42をそれぞれ形成する。
Next, as shown in FIG. 5A, the
第2配線層42は例えばセミアディティブ法により形成される。詳しく説明すると、第1ビアホールVH1内及び第1層間絶縁層50上に無電解めっきなどによりシード層(不図示)を形成した後に、第2配線層42が形成される領域に開口部が設けられためっきレジスト(不図示)を形成する。続いて、シード層をめっき給電経路に利用する電解めっきにより、めっきレジストの開口部内に金属めっき層(不図示)を形成する。さらに、めっきレジストを剥離した後に、金属めっき層をマスクにしてシード層をエッチングすることにより銅などからなる第2配線層42を得る。
The
なお、本実施形態の各配線層の形成方法としては、上記したセミアディティブ法の他にサブトラクティブ法などの各種の配線形成方法を採用できる。 In addition, as a formation method of each wiring layer of this embodiment, various wiring formation methods, such as a subtractive method other than the above-mentioned semi-additive method, are employable.
次いで、図5(b)に示すように、同様な工程を繰り返すことにより、仮基板10の両面側に、第2配線層42の上に第2ビアホールVH2が設けられた第2層間絶縁層52をそれぞれ形成し、第2ビアホールVH2を介して第2配線層42に接続される第3配線層44を第2層間絶縁層52の上にそれぞれ形成する。
Next, as shown in FIG. 5B, by repeating the same process, the second
さらに、同様な工程を繰り返すことにより、仮基板10の両面側に、第3配線層44の上に第3ビアホールVH3が設けられた第3層間絶縁層54をそれぞれ形成し、第3ビアホールVH3を介して第3配線層44に接続される第4配線層46を第3層間絶縁層54の上にそれぞれ形成する。
Further, by repeating the same process, the third
その後に、図6(a)に示すように、仮基板10の両面側の第3層間絶縁層54の上に、第4配線層46の接続部上に開口部59xが設けられたソルダレジスト59を印刷によってそれぞれ形成する。あるいは、フィルム状のレジストを貼着し、それをパターニングすることによりソルダレジスト59を形成してもよい。
After that, as shown in FIG. 6A, a solder resist 59 in which an
このようにして、仮基板10上の両面側に、4層のビルドアップ配線層(第1〜第4配線層40,42,44,46と第1〜第3層間絶縁層50,52、54)がそれぞれ形成される。ビルドアップ配線層の層数は、n層(nは1以上の整数)で任意に形成することができる。また、仮基板10の片面のみにビルドアップ配線層を形成してもよい。
In this manner, four build-up wiring layers (first to fourth wiring layers 40, 42, 44, 46 and first to third
次いで、図6(b)に示すように、図6(a)の構造体の下地層20の周縁に対応する部分を切断することにより、第1銅箔32の周縁部を含む外周部Bを廃棄する。これにより、図7(a)に示すように、下地層20と第1銅箔32とが単に密着した配線形成領域Aが得られ、下地層20と第1銅箔32とを容易に分離することができる。
Next, as shown in FIG. 6B, the outer peripheral portion B including the peripheral portion of the
このようにして、下地層20と第1銅箔32とを分離することにより、仮基板10の両面側から第1銅箔32とその上に形成されたビルドアップ配線層とからなる配線部材60がそれぞれ得られる。
In this way, by separating the
本実施形態では、配線部材60は、仮基板10との分離面側に第1配線層40に接続された薄膜の第1銅箔32を備えているので、それを利用してセミアディティブ法によって第1配線層40に接続される微細な第5配線層を形成することができる。すなわち、図7(b)に示すように、配線部材60の第1銅箔32の上に、第5配線層が形成される領域に開口部24xが設けられためっきレジスト24をパターニングする。
In the present embodiment, the
その後に、図8(a)に示すように、第1銅箔32をめっき給電経路に利用する電解めっきにより、めっきレジスト24の開口部24xに銅などからなる金属めっき層48aを形成する。金属めっき層48aの厚みは、5〜15μm、好適には5〜10μmに設定され、その一例としては10μmである。
Thereafter, as shown in FIG. 8A, a
続いて、図8(b)に示すように、めっきレジスト24を除去した後に、金属めっき層48aをマスクにして第1銅箔32をウェットエッチングすることにより、第1銅箔32と金属めっき層48aとにより構成される第5配線層48を得る。本実施形態では、薄膜(1〜3μm)の第1銅箔32をシード層として利用するセミアディティブ法によって第5配線層48を形成することから、第1銅箔32をウェットエッチングする際のエッチングシフトを極力抑えることができるので、ライン:スペースが20:20μm〜10:10μmの微細な第5配線層48を形成することができる。
Subsequently, as shown in FIG. 8B, after removing the plating resist 24, the
第5配線層48の下側には、第1配線層40を介して同様なセミアディティブ法によって形成された微細な第2〜第4配線層46が設けられており、これによって配線基板の両面側に微細な第4配線層46と第5配線層48がそれぞれ内蔵される。
Below the
なお、さらにセミアディティブ法を含むビルドアップ配線層を形成するための一連の工程を繰り返すことにより、配線基板の仮基板10との分離面側に第5配線層48に接続されるn層(nは1以上の整数)の配線層を積層することも可能である。
Further, by repeating a series of steps for forming a build-up wiring layer including a semi-additive method, an n layer (n that is connected to the
その後に、図8(c)に示すように、第5配線層48の接続部上に開口部69xが設けられたソルダレジスト69を第1層間絶縁層50の上に形成する。ソルダレジスト69は、液状のソルダレジストを塗布し、露光・現像を行った後に、キュアによって硬化させることによって形成される。あるいは、フィルム状のレジストを貼着し、それをパターニングすることによりソルダレジスト59を形成してもよい。
After that, as shown in FIG. 8C, a solder resist 69 having an
ここで、関連技術として第1銅箔32を除去して第1配線層40を露出させて接続電極として利用する方法を挙げて本実施形態と比較してみる。この関連技術では、第1銅箔32をウェットエッチングよって除去する際に第1配線層40がエッチングで腐食されないように第1配線層40の最下にNi層などのエッチングストップ層を形成しておく必要がある。この場合、Ni層の接続部上に開口部が設けられたソルダレジストを形成する際に、Ni層上のソルダレジストが剥がれるなどして上手く形成できない場合がある。しかしながら、本実施形態では、ソルダレジスト69を形成する際に不具合が発生しない材料(銅など)から第5配線層48を形成できるので、ソルダレジストを安定して形成できるという利点もある。これにより、配線基板の両面側にソルダレジストを形成できるので、フレキシブルタイプの配線基板の反りの発生を抑えることができ、信頼性を向上させることができる。
Here, as a related technique, a method of removing the
続いて、図9(a)に示すように、上面側のソルダレジスト69の開口部69x内の第5配線層48の上に、無電解めっきで下から順にNi層及びAu層を形成することによって第1接続部C1を設ける。さらに、下面側のソルダレジスト59の開口部59x内の第4配線層46の上(図9では下)にも同様な第2接続部C2が設けられる。なお、Ni/Auめっき層を形成する代わりに、OSP(有機系半田付け性保護被膜)を形成して接続部C1,C2としてもよい。
Subsequently, as shown in FIG. 9A, an Ni layer and an Au layer are formed in order from the bottom by electroless plating on the
続いて、図9(b)に示すように、上側の第5配線層48の第1接続部C1に、はんだを印刷したりはんだボールを搭載するなどして第1接続端子62を設ける。さらに、下側の第4配線層46の第2接続部C2に同様な第2接続端子64を設ける。
Subsequently, as shown in FIG. 9B, the
以上により、本実施形態のコア基板をもたないコアレスタイプの配線基板1が得られる。 As described above, the coreless type wiring substrate 1 without the core substrate of the present embodiment is obtained.
本実施形態の好適な態様では、仮基板10の両面側に複数の配線形成領域Aがそれぞれ画定され、複数の配線形成領域Aからなるブロック領域に下地層20が一体的に配置された状態でその最外周部に剥離性積層銅箔30の周縁側が部分的に接着される。そして、それらの各配線形成領域Aにビルドアップ配線層がそれぞれ形成される。その後に、その構造体の下地層20の周縁に対応する部分を切断して得られる配線部材60に第5配線層48を形成する。その後に、その配線部材60を分割して個々の配線基板1が得られる。
In a preferred aspect of the present embodiment, a plurality of wiring formation areas A are respectively defined on both sides of the
以上説明したように、本実施形態の配線基板の製造方法では、まず、仮基板10の配線形成領域Aに下地層20が接着され、下地層20の大きさより大きな剥離性積層銅箔30が下地層20の上に積層されて配線形成領域Aの外周部Bに部分的に接着された構造を得る。剥離性積層銅箔30は、仮基板10側に配置される薄膜の第1銅箔32とそれより厚みが厚い第2銅箔34とが剥離できる状態で仮接着されて構成される。
As described above, in the method for manufacturing a wiring board according to this embodiment, first, the
次いで、第1銅箔32と第2銅箔34の界面から第2銅箔34を剥離することにより、薄膜の第1銅箔32を仮基板10に残す。本実施形態では、単層では取り扱いが困難な薄膜の第1銅箔32を厚膜の第2銅箔34で支持した状態で仮基板10上の下地層20の上に配置し、第2銅箔34を剥離することにより、薄膜の第1銅箔32のみを仮基板10の上に容易に残すことができる。
Next, the
次いで、第1銅箔32の上にそれに電気的に接続される所要のビルドアップ配線層を形成する。さらに、仮基板10上に下地層20、第1銅箔32及びビルドアップ配線層が形成された構造体の下地層20の周縁に対応する部分を切断することにより、仮基板10から第1銅箔32を分離して、第1銅箔32の上にビルドアップ配線層が形成された配線部材60を得る。
Next, a required build-up wiring layer electrically connected to the
その後に、薄膜の第1銅箔32をシード層として利用するセミアディティブ法によってビルドアップ配線層に接続される第5配線層48を形成する。セミアディティブ法では、シード層をエッチングする際のエッチングシフトが配線層の出来上がりの線幅に大きく影響する。本実施形態では、薄膜(1〜3μm)の第1銅箔32をシード層として利用できるようにしたので、エッチングシフトを極力抑えることができ、微細な第5配線層48(線幅:10〜20μm)を容易に形成することができる。
Thereafter, a
図9(b)に示すように、そのような製造方法で得られる配線基板1では、仮基板10上に形成された4層のビルドアップ配線層(第1〜第4配線層40,42,44,46)が仮基板10から分離されて上下反転した状態で配置されている。そして、配線基板1の仮基板10との分離面側(上側)にも、第1配線層40に直接接続されてセミアディティブ法で形成された第5配線層48が形成されている。
As shown in FIG. 9B, in the wiring board 1 obtained by such a manufacturing method, four build-up wiring layers (first to fourth wiring layers 40, 42,. 44, 46) are separated from the
つまり、ビルドアップ配線層側だけではなく、配線基板1の仮基板10との分離面側においても、微細な配線層を自由に配置することができる。しかも、前述したように第1銅箔32を除去する場合と違って、第5配線層48の第1接続部C1上に開口部69xが設けられたソルダレジスト69を安定して形成することができる。従って、配線基板1の仮基板10との分離面側にも、一般的な方法(はんだ印刷など)によって汎用性のある第1接続端子62を設けることが可能になる。
That is, a fine wiring layer can be freely arranged not only on the build-up wiring layer side but also on the separation surface side of the wiring board 1 from the
本実施形態の配線基板1では、図9(a)及び(b)に示すように、配線層(第1〜第5配線層40,42,44,46,48)と絶縁層(第1〜第3層間絶縁層50,52,54)とが複数積層されている。両面側の最表層の配線層(第4、第5配線層46,48)は好適にはパッドであり、その主要部には接続部C2,C1がそれぞれ設けられている。
In the wiring substrate 1 of the present embodiment, as shown in FIGS. 9A and 9B, the wiring layer (first to fifth wiring layers 40, 42, 44, 46, 48) and the insulating layer (first to fifth wiring layers) are provided. A plurality of third
配線基板の一方の面側の最表層の第5配線層48は、第1層間絶縁層50の上に形成された第1銅箔32とその上に形成された金属めっき層48aとから構成されている。
The outermost
さらに、複数の配線層(第1〜第4配線層40,42,44,46)を接続するビア(ビアホールVH1〜VH3とそれに設けられた配線層)が各層間絶縁層50,52,54にそれぞれ設けられている。そして、ビアの底面(図9(b)では上面)が第1配線層40を介して第5配線層48の第1銅箔32に接続されている。第1配線層40はビアパッドとして機能する。なお、第1配線層40を省略する場合は、ビアの底面が第1銅箔32に直接接続される。
Further, vias (via holes VH1 to VH3 and wiring layers provided thereon) connecting a plurality of wiring layers (first to fourth wiring layers 40, 42, 44, 46) are formed in the respective
次に、本実施形態の配線基板1に電子部品を実装する方法について説明する。図10には本実施形態の電子部品装置2が示されている、図10に示すように、図9(b)の配線基板1の上側の第1接続端子62に半導体チップ70(電子部品)のバンプ70aがフリップチップ接続される。さらに、半導体チップ70と配線基板1との間にアンダーフィル樹脂72が充填されて、本実施形態の電子部品装置2が構成される。そして、電子部品装置2の下側の第2接続端子64が実装基板(マザーボードなど)の接続パッドに接続される。
Next, a method for mounting electronic components on the wiring board 1 of the present embodiment will be described. FIG. 10 shows the
図10では、外部接続方式をBGA(Ball Grid Array)型として使用する使用する例を示すが、第2接続端子64を省略してLGA(Land Grid Array)型としてもよい。あるいは、PGA(Pin Grid Array)型として使用する場合は、第2接続端子64としてリードピンが設けられる。
FIG. 10 shows an example in which the external connection method is used as a BGA (Ball Grid Array) type, but the
また、本実施形態の配線基板1では、両面側の第1、第2接続端子62,64を同一スペック(ピッチや構造)で形成できるので、図10とは逆に、下側の第2接続端子64に半導体チップ70を実装し、上側の第1接続端子62を実装基板に接続してもよい。あるいは、両面側に半導体チップを実装し、下側の半導体チップの周囲に設けられた接続端子を実装基板に接続してもよい。電子部品として半導体チップ70を例示するが、各種の電子デバイスを実装することができる。
Further, in the wiring board 1 of this embodiment, the first and
本実施形態の配線基板1では、両面側に微細な第4、第5配線層46,48が設けられているので、狭小ピッチの接続パッドを備えた高性能な半導体チップの配線基板として利用することができる。 In the wiring substrate 1 of the present embodiment, the fine fourth and fifth wiring layers 46 and 48 are provided on both sides, so that the wiring substrate 1 is used as a wiring substrate for a high-performance semiconductor chip having a narrow pitch connection pad. be able to.
半導体チップ70を実装するタイミングは、配線部材60に第5配線層48を形成した後であってもよいし、第5配線層48を形成する前であってもよい。
The timing for mounting the
第5配線層48を形成した後に半導体チップ70を実装する場合は、前述した図9(b)の配線基板1において複数の配線形成領域にビルドアップ配線層が作り込まれており、各ビルドアップ配線層に接続された第1接続端子62に半導体チップ70をそれぞれ実装した後に、個々の電子部品装置2が得られるように配線基板1を分割する。
When the
あるいは、第5配線層48を形成する前に半導体チップ70を実装する場合は、図11に示すように、前述した図6(a)の工程(配線部材60を仮基板10から分離する前)で、両面側の第4配線層46に第2接続部C2及び第2接続端子64をそれぞれ形成した後に、半導体チップ70を両面側の第2接続端子64にそれぞれ実装し、その下側にアンダーフィル樹脂72を充填する。次いで、その構造体の下地層20の周縁に対応する部分を切断し、その後に同様な方法で第1銅箔32を利用して第5配線層48を形成する。
Alternatively, when the
仮基板10が存在する状態で半導体チップ70を実装する場合、反りの影響を受けにくくなって搬送や取り扱いが容易になるので、半導体チップ70を信頼性よく実装できる利点がある。
When the
あるいは、図12に示すように、前述した図7(a)の工程(配線部材60を仮基板10から分離した後)で、第4配線層46に第2接続部C2及び第2接続端子64を形成し、次いで半導体チップ70を第2接続端子64に実装し、その下側にアンダーフィル樹脂72を充填する。その後に、同様な方法で第1銅箔32を利用して第5配線層48を形成する。
Alternatively, as shown in FIG. 12, in the above-described step of FIG. 7A (after the
1…配線基板、2…電子部品装置、10…仮基板、10a…プリプレグ、12…接着層、14,24…めっきレジスト、14x,24x,59x、69x…開口部、20…下地層、30…剥離性積層銅箔、32…第1銅箔、34…第2銅箔、40…第1配線層、42…第2配線層、44…第3配線層、46…第4配線層、48…第5配線層、48a…金属めっき層、50…第1層間絶縁層、52…第2層間絶縁層、54…第3層間絶縁層、59,69…ソルダレジスト、60…配線部材、62…第1接続端子、64…第2接続端子、70…半導体チップ、70a…バンプ、A…配線形成領域、B…外周部、C1…第1接続部、C2…第2接続部、VH1,VH2,VH3…ビアホール。 DESCRIPTION OF SYMBOLS 1 ... Wiring board, 2 ... Electronic component apparatus, 10 ... Temporary board | substrate, 10a ... Pre-preg, 12 ... Adhesion layer, 14, 24 ... Plating resist, 14x, 24x, 59x, 69x ... Opening part, 20 ... Underlayer, 30 ... Peelable laminated copper foil, 32 ... first copper foil, 34 ... second copper foil, 40 ... first wiring layer, 42 ... second wiring layer, 44 ... third wiring layer, 46 ... fourth wiring layer, 48 ... 5th wiring layer, 48a ... metal plating layer, 50 ... 1st interlayer insulation layer, 52 ... 2nd interlayer insulation layer, 54 ... 3rd interlayer insulation layer, 59, 69 ... solder resist, 60 ... wiring member, 62 ... 1st 1 connection terminal, 64 ... 2nd connection terminal, 70 ... semiconductor chip, 70a ... bump, A ... wiring formation region, B ... outer peripheral part, C1 ... 1st connection part, C2 ... 2nd connection part, VH1, VH2, VH3 ... via hole.
Claims (15)
前記剥離性積層金属箔の前記第2金属箔を剥離することにより、前記第1金属箔を前記仮基板に残す工程と、
前記第1金属箔の上にビルドアップ配線層を形成する工程と、
前記仮基板上に前記下地層、前記第1金属箔及び前記ビルドアップ配線層が形成された構造体の前記下地層の周縁に対応する部分を切断することにより、前記仮基板上の前記下地層から前記第1金属箔を分離して、前記第1金属箔の上に前記ビルドアップ配線層が形成された配線部材を得る工程と、
前記配線部材の前記第1金属箔の上に、開口部が設けられためっきレジストを形成する工程と、
前記第1金属箔をめっき給電経路に利用する電解めっきにより、前記めっきレジストの開口部に金属めっき層を形成する工程と、
前記めっきレジストを除去する工程と、
前記金属めっき層をマスクにして前記第1金属箔をエッチングすることにより、前記ビルドアップ配線層に接続される配線層を形成する工程と
を有することを特徴とする配線基板の製造方法。 A base layer is disposed in the wiring formation region of the temporary substrate, and a peelable laminated metal foil larger than the size of the base layer is disposed on the base layer and partially adhered to the outer periphery of the wiring formation region. In the step of obtaining a structure, the peelable laminated metal foil is temporarily bonded in a state where the first metal foil disposed on the temporary substrate side and the second metal foil having a thickness larger than the first metal foil can be peeled off. ,
Leaving the first metal foil on the temporary substrate by peeling the second metal foil of the peelable laminated metal foil;
Forming a build-up wiring layer on the first metal foil;
The base layer on the temporary substrate is cut by cutting a portion corresponding to the periphery of the base layer of the structure in which the base layer, the first metal foil, and the build-up wiring layer are formed on the temporary substrate. Separating the first metal foil from the step of obtaining a wiring member in which the build-up wiring layer is formed on the first metal foil;
Forming a plating resist provided with an opening on the first metal foil of the wiring member;
Forming a metal plating layer in the opening of the plating resist by electrolytic plating using the first metal foil as a plating power feeding path;
Removing the plating resist;
Forming a wiring layer connected to the build-up wiring layer by etching the first metal foil using the metal plating layer as a mask.
前記仮基板の両面側から前記配線部材がそれぞれ得られることを特徴とする請求項1又は2に記載の配線基板の製造方法。 The underlayer, the peelable laminated metal foil, and the build-up wiring layer are formed on both sides of the temporary substrate,
The method for manufacturing a wiring board according to claim 1, wherein the wiring members are obtained from both sides of the temporary board.
前記配線基板の最上又は最下の前記配線層に電子部品を接続して実装する工程とを有することを特徴とする電子部品装置の製造方法。 Obtaining the wiring board by the manufacturing method according to claim 1;
And a step of connecting and mounting an electronic component on the uppermost or lowermost wiring layer of the wiring board.
前記ビルドアップ配線を形成する工程の後であって、前記配線部材を得る工程の前に、
前記ビルドアップ配線層の最上の配線層に電子部品を接続して実装する工程を有することを特徴とする電子部品装置の製造方法。 Including the steps of the production method according to claim 1,
After the step of forming the build-up wiring and before the step of obtaining the wiring member,
An electronic component device manufacturing method comprising a step of connecting and mounting an electronic component on the uppermost wiring layer of the build-up wiring layer.
前記配線部材を得る工程の後であって、前記めっきレジストを形成する工程の前に、前記ビルドアップ配線層の最上の配線層に電子部品を接続して実装する工程を有することを特徴とする電子部品装置の製造方法。 Including the steps of the production method according to claim 1,
After the step of obtaining the wiring member and before the step of forming the plating resist, the method includes a step of connecting and mounting an electronic component on the uppermost wiring layer of the build-up wiring layer Manufacturing method of electronic component device.
前記配線基板の一方の面側の前記最表層の配線層が、前記絶縁層の上に形成された金属箔と該金属箔の上に形成された金属めっき層とから構成され、
複数の前記配線層を接続するビアが前記絶縁層に設けられており、
前記ビアの底面が前記金属箔に接続されていることを特徴とする配線基板。 A wiring board in which a plurality of wiring layers and insulating layers are laminated, and a connection portion is provided on each of the wiring layers on the outermost layer on both sides,
The outermost wiring layer on one surface side of the wiring board is composed of a metal foil formed on the insulating layer and a metal plating layer formed on the metal foil,
Vias connecting the plurality of wiring layers are provided in the insulating layer,
A wiring board, wherein a bottom surface of the via is connected to the metal foil.
前記配線基板の両面側のうち少なくとも一方の前記最表層の配線層に接続されて実装された電子部品とを有することを特徴とする電子部品装置。 The wiring board according to any one of claims 11 to 14,
An electronic component device comprising: an electronic component that is connected to and mounted on at least one of the outermost wiring layers of both sides of the wiring board.
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Cited By (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011054921A (en) * | 2009-09-02 | 2011-03-17 | Kinko Denshi Kofun Yugenkoshi | Method of manufacturing package structure |
JP2011077488A (en) * | 2009-10-01 | 2011-04-14 | Samsung Electro-Mechanics Co Ltd | Method of manufacturing printed circuit board |
JP2011119501A (en) * | 2009-12-04 | 2011-06-16 | Toppan Printing Co Ltd | Method of manufacturing multilayer substrate |
KR101044133B1 (en) | 2009-11-19 | 2011-06-24 | 삼성전기주식회사 | A carrier for manufacturing a printed circuit board and a method of manufacturing the same and a method of manufacturing a printed circuit board using the same |
JP2011146489A (en) * | 2010-01-14 | 2011-07-28 | Renesas Electronics Corp | Semiconductor device |
KR101055488B1 (en) | 2009-12-16 | 2011-08-08 | 삼성전기주식회사 | Carrier for manufacturing printed circuit board, manufacturing method thereof and manufacturing method of printed circuit board using same |
KR101055586B1 (en) | 2009-07-03 | 2011-08-08 | 삼성전기주식회사 | Manufacturing Method of Printed Circuit Board with Metal Bump |
KR101077315B1 (en) * | 2009-06-17 | 2011-10-26 | 주식회사 코리아써키트 | Method of manufacturing carrier board and method of manufacturing buried printed curcuit board using the carrier |
KR101085576B1 (en) * | 2009-05-15 | 2011-11-25 | 주식회사 심텍 | Method for fabricating printed-circuit-board using metal and printed-circuit-board fabricated using thereof |
KR101101496B1 (en) * | 2009-11-30 | 2012-01-03 | 삼성전기주식회사 | carrier for manufacturing wiring substrate and method of manufacturing wiring substrate using the same |
JP2012015396A (en) * | 2010-07-02 | 2012-01-19 | Hitachi Chem Co Ltd | Method of manufacturing package substrate for mounting semiconductor element |
JP2012074576A (en) * | 2010-09-29 | 2012-04-12 | Hitachi Chem Co Ltd | Method of manufacturing package substrate for mounting semiconductor element |
CN102456649A (en) * | 2010-10-26 | 2012-05-16 | 欣兴电子股份有限公司 | Package substrate and method for fabricating the same |
JP2012094840A (en) * | 2010-09-29 | 2012-05-17 | Hitachi Chem Co Ltd | Method of manufacturing package substrate for mounting semiconductor element |
JP2012114110A (en) * | 2010-11-19 | 2012-06-14 | Toppan Printing Co Ltd | Method for manufacturing multilayer wiring board |
JP2012216824A (en) * | 2011-03-31 | 2012-11-08 | Hitachi Chem Co Ltd | Manufacturing method of package substrate for mounting semiconductor element |
US8435376B2 (en) | 2009-12-30 | 2013-05-07 | Samsung Electro-Mechanics Co., Ltd. | Carrier for manufacturing substrate and method of manufacturing substrate using the same |
TWI404481B (en) * | 2009-05-06 | 2013-08-01 | Nan Ya Printed Circuit Board | Circuit board structure and method of manufacturing the same |
KR20130104507A (en) * | 2012-03-14 | 2013-09-25 | 엘지이노텍 주식회사 | The flexible printed circuit board and the method for manufacturing the same |
JP2013197163A (en) * | 2012-03-16 | 2013-09-30 | Toppan Printing Co Ltd | Multilayer substrate and manufacturing method of the same |
JP2013206995A (en) * | 2012-03-27 | 2013-10-07 | Toppan Printing Co Ltd | Method of manufacturing multilayer wiring board |
JP2013541856A (en) * | 2010-11-05 | 2013-11-14 | ドゥサン コーポレーション | Novel printed circuit board and manufacturing method thereof |
WO2014050662A1 (en) * | 2012-09-28 | 2014-04-03 | 日東電工株式会社 | Method for manufacturing semiconductor device and bonding sheet |
JP2014075549A (en) * | 2012-10-05 | 2014-04-24 | Shinko Electric Ind Co Ltd | Wiring board manufacturing method |
CN103987212A (en) * | 2013-02-13 | 2014-08-13 | 日本特殊陶业株式会社 | Supporting substrate for manufacturing multilayer wiring substrate and multilayer wiring substrate manufacturing method |
JP2015023045A (en) * | 2013-07-16 | 2015-02-02 | 日本特殊陶業株式会社 | Wiring board manufacturing method |
JP2015070186A (en) * | 2013-09-30 | 2015-04-13 | 凸版印刷株式会社 | Manufacturing method for double-sided wiring board, double-sided wiring board, and semiconductor device |
JP2015144150A (en) * | 2014-01-31 | 2015-08-06 | 京セラサーキットソリューションズ株式会社 | Manufacturing method of wiring board |
JP2015144153A (en) * | 2014-01-31 | 2015-08-06 | 京セラサーキットソリューションズ株式会社 | Manufacturing method of wiring board |
US9215812B2 (en) | 2012-07-20 | 2015-12-15 | Shinko Electric Industries Co., Ltd. | Support body, method of manufacturing support body, method of manufacturing wiring board, method of manufacturing electronic component, and wiring structure |
JPWO2014054803A1 (en) * | 2012-10-04 | 2016-08-25 | Jx金属株式会社 | Multilayer printed wiring board manufacturing method and base substrate |
JPWO2014054811A1 (en) * | 2012-10-04 | 2016-08-25 | Jx金属株式会社 | Multilayer printed wiring board manufacturing method and base substrate |
JP2017005074A (en) * | 2015-06-09 | 2017-01-05 | 新光電気工業株式会社 | Wiring board, manufacturing method of the same, and electronic component apparatus |
KR20170019717A (en) * | 2015-08-12 | 2017-02-22 | 삼성전기주식회사 | Package substrate and manufacturing method thereof |
KR20170019967A (en) * | 2015-08-13 | 2017-02-22 | 삼성전자주식회사 | Semiconductor package and manufacturing method thereof |
WO2018003703A1 (en) * | 2016-07-01 | 2018-01-04 | 三菱瓦斯化学株式会社 | Method for manufacturing package substrate for carrying semiconductor element, and method for manufacturing semiconductor element-mounted substrate |
WO2018026004A1 (en) * | 2016-08-05 | 2018-02-08 | 三菱瓦斯化学株式会社 | Support substrate, laminate with support substrate, and method for manufacturing package substrate for mounting semiconductor element |
WO2018194367A1 (en) * | 2017-04-18 | 2018-10-25 | (주)잉크테크 | Method for manufacturing printed circuit board |
JP2019161202A (en) * | 2018-03-16 | 2019-09-19 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | Carrier substrate and printed circuit board manufactured using the same |
JP2021018997A (en) * | 2019-07-17 | 2021-02-15 | 大日本印刷株式会社 | Wiring board with support board, wiring board, wiring board laminate with element, and wiring board with element |
JP2021197551A (en) * | 2020-06-12 | 2021-12-27 | ズハイ アクセス セミコンダクター シーオー., エルティーディーZhuhai Access Semiconductor Co., Ltd | Relay board without feature layer structure and manufacturing method of the same |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102597149B1 (en) * | 2019-09-02 | 2023-11-02 | 삼성전기주식회사 | Package substrate |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005101137A (en) * | 2003-09-24 | 2005-04-14 | Hitachi Chem Co Ltd | Substrate for supporting circuit formation, and substrate for packaging semiconductor element and its manufacturing method |
JP2006019591A (en) * | 2004-07-02 | 2006-01-19 | Ngk Spark Plug Co Ltd | Method for manufacturing wiring board and wiring board |
JP2007109982A (en) * | 2005-10-14 | 2007-04-26 | Ube Ind Ltd | Method for manufacturing copper wired polyimide film |
JP2007158174A (en) * | 2005-12-07 | 2007-06-21 | Shinko Electric Ind Co Ltd | Process for producing wiring board and process for producing electronic component mounting structure |
-
2007
- 2007-07-27 JP JP2007195674A patent/JP5410660B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005101137A (en) * | 2003-09-24 | 2005-04-14 | Hitachi Chem Co Ltd | Substrate for supporting circuit formation, and substrate for packaging semiconductor element and its manufacturing method |
JP2006019591A (en) * | 2004-07-02 | 2006-01-19 | Ngk Spark Plug Co Ltd | Method for manufacturing wiring board and wiring board |
JP2007109982A (en) * | 2005-10-14 | 2007-04-26 | Ube Ind Ltd | Method for manufacturing copper wired polyimide film |
JP2007158174A (en) * | 2005-12-07 | 2007-06-21 | Shinko Electric Ind Co Ltd | Process for producing wiring board and process for producing electronic component mounting structure |
Cited By (66)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI404481B (en) * | 2009-05-06 | 2013-08-01 | Nan Ya Printed Circuit Board | Circuit board structure and method of manufacturing the same |
KR101085576B1 (en) * | 2009-05-15 | 2011-11-25 | 주식회사 심텍 | Method for fabricating printed-circuit-board using metal and printed-circuit-board fabricated using thereof |
KR101077315B1 (en) * | 2009-06-17 | 2011-10-26 | 주식회사 코리아써키트 | Method of manufacturing carrier board and method of manufacturing buried printed curcuit board using the carrier |
KR101055586B1 (en) | 2009-07-03 | 2011-08-08 | 삼성전기주식회사 | Manufacturing Method of Printed Circuit Board with Metal Bump |
JP2011054921A (en) * | 2009-09-02 | 2011-03-17 | Kinko Denshi Kofun Yugenkoshi | Method of manufacturing package structure |
JP2011077488A (en) * | 2009-10-01 | 2011-04-14 | Samsung Electro-Mechanics Co Ltd | Method of manufacturing printed circuit board |
KR101044133B1 (en) | 2009-11-19 | 2011-06-24 | 삼성전기주식회사 | A carrier for manufacturing a printed circuit board and a method of manufacturing the same and a method of manufacturing a printed circuit board using the same |
KR101101496B1 (en) * | 2009-11-30 | 2012-01-03 | 삼성전기주식회사 | carrier for manufacturing wiring substrate and method of manufacturing wiring substrate using the same |
JP2011119501A (en) * | 2009-12-04 | 2011-06-16 | Toppan Printing Co Ltd | Method of manufacturing multilayer substrate |
KR101055488B1 (en) | 2009-12-16 | 2011-08-08 | 삼성전기주식회사 | Carrier for manufacturing printed circuit board, manufacturing method thereof and manufacturing method of printed circuit board using same |
US8435376B2 (en) | 2009-12-30 | 2013-05-07 | Samsung Electro-Mechanics Co., Ltd. | Carrier for manufacturing substrate and method of manufacturing substrate using the same |
JP2011146489A (en) * | 2010-01-14 | 2011-07-28 | Renesas Electronics Corp | Semiconductor device |
US9818679B2 (en) | 2010-01-14 | 2017-11-14 | Renesas Electronics Corporation | Semiconductor device |
US8729709B2 (en) | 2010-01-14 | 2014-05-20 | Renesas Electronics Corporation | Semiconductor device |
US9171791B2 (en) | 2010-01-14 | 2015-10-27 | Renesas Electronics Corporation | Semiconductor device |
US10134663B2 (en) | 2010-01-14 | 2018-11-20 | Renesas Electronics Corporation | Semiconductor device |
JP2012015396A (en) * | 2010-07-02 | 2012-01-19 | Hitachi Chem Co Ltd | Method of manufacturing package substrate for mounting semiconductor element |
TWI601245B (en) * | 2010-09-29 | 2017-10-01 | 日立化成股份有限公司 | A method of manufacturing a package substrate for mounting a semiconductor element |
JP2012094840A (en) * | 2010-09-29 | 2012-05-17 | Hitachi Chem Co Ltd | Method of manufacturing package substrate for mounting semiconductor element |
JP2012074576A (en) * | 2010-09-29 | 2012-04-12 | Hitachi Chem Co Ltd | Method of manufacturing package substrate for mounting semiconductor element |
US9230895B2 (en) | 2010-10-26 | 2016-01-05 | Unimicron Technology Corporation | Package substrate and fabrication method thereof |
CN102456649A (en) * | 2010-10-26 | 2012-05-16 | 欣兴电子股份有限公司 | Package substrate and method for fabricating the same |
JP2013541856A (en) * | 2010-11-05 | 2013-11-14 | ドゥサン コーポレーション | Novel printed circuit board and manufacturing method thereof |
JP2012114110A (en) * | 2010-11-19 | 2012-06-14 | Toppan Printing Co Ltd | Method for manufacturing multilayer wiring board |
JP2012216824A (en) * | 2011-03-31 | 2012-11-08 | Hitachi Chem Co Ltd | Manufacturing method of package substrate for mounting semiconductor element |
KR20130104507A (en) * | 2012-03-14 | 2013-09-25 | 엘지이노텍 주식회사 | The flexible printed circuit board and the method for manufacturing the same |
JP2013197163A (en) * | 2012-03-16 | 2013-09-30 | Toppan Printing Co Ltd | Multilayer substrate and manufacturing method of the same |
JP2013206995A (en) * | 2012-03-27 | 2013-10-07 | Toppan Printing Co Ltd | Method of manufacturing multilayer wiring board |
US9215812B2 (en) | 2012-07-20 | 2015-12-15 | Shinko Electric Industries Co., Ltd. | Support body, method of manufacturing support body, method of manufacturing wiring board, method of manufacturing electronic component, and wiring structure |
US9763332B2 (en) | 2012-07-20 | 2017-09-12 | Shinko Electric Industries Co., Ltd. | Support body, method of manufacturing support body, method of manufacturing wiring board, method of manufacturing electronic component, and wiring structure |
WO2014050662A1 (en) * | 2012-09-28 | 2014-04-03 | 日東電工株式会社 | Method for manufacturing semiconductor device and bonding sheet |
JPWO2014054803A1 (en) * | 2012-10-04 | 2016-08-25 | Jx金属株式会社 | Multilayer printed wiring board manufacturing method and base substrate |
JPWO2014054811A1 (en) * | 2012-10-04 | 2016-08-25 | Jx金属株式会社 | Multilayer printed wiring board manufacturing method and base substrate |
JP2014075549A (en) * | 2012-10-05 | 2014-04-24 | Shinko Electric Ind Co Ltd | Wiring board manufacturing method |
CN103987212A (en) * | 2013-02-13 | 2014-08-13 | 日本特殊陶业株式会社 | Supporting substrate for manufacturing multilayer wiring substrate and multilayer wiring substrate manufacturing method |
JP2015023045A (en) * | 2013-07-16 | 2015-02-02 | 日本特殊陶業株式会社 | Wiring board manufacturing method |
JP2015070186A (en) * | 2013-09-30 | 2015-04-13 | 凸版印刷株式会社 | Manufacturing method for double-sided wiring board, double-sided wiring board, and semiconductor device |
JP2015144150A (en) * | 2014-01-31 | 2015-08-06 | 京セラサーキットソリューションズ株式会社 | Manufacturing method of wiring board |
JP2015144153A (en) * | 2014-01-31 | 2015-08-06 | 京セラサーキットソリューションズ株式会社 | Manufacturing method of wiring board |
JP2017005074A (en) * | 2015-06-09 | 2017-01-05 | 新光電気工業株式会社 | Wiring board, manufacturing method of the same, and electronic component apparatus |
KR20170019717A (en) * | 2015-08-12 | 2017-02-22 | 삼성전기주식회사 | Package substrate and manufacturing method thereof |
KR102431587B1 (en) * | 2015-08-12 | 2022-08-11 | 삼성전기주식회사 | Package substrate and manufacturing method thereof |
KR20170019967A (en) * | 2015-08-13 | 2017-02-22 | 삼성전자주식회사 | Semiconductor package and manufacturing method thereof |
KR102495916B1 (en) * | 2015-08-13 | 2023-02-03 | 삼성전자 주식회사 | Semiconductor package |
KR20190024879A (en) * | 2016-07-01 | 2019-03-08 | 미츠비시 가스 가가쿠 가부시키가이샤 | Method of manufacturing a package substrate for mounting a semiconductor element |
CN109417055A (en) * | 2016-07-01 | 2019-03-01 | 三菱瓦斯化学株式会社 | The manufacturing method of semiconductor element package for mounting structure base board and the manufacturing method of semiconductor element mounting substrate |
WO2018003703A1 (en) * | 2016-07-01 | 2018-01-04 | 三菱瓦斯化学株式会社 | Method for manufacturing package substrate for carrying semiconductor element, and method for manufacturing semiconductor element-mounted substrate |
US10727081B2 (en) | 2016-07-01 | 2020-07-28 | Mitsubishi Gas Chemical Company, Inc. | Method for manufacturing package substrate for mounting a semiconductor device, and method for manufacturing semiconductor device mounting substrate |
KR102394519B1 (en) * | 2016-07-01 | 2022-05-04 | 미츠비시 가스 가가쿠 가부시키가이샤 | Method for manufacturing a package substrate for mounting a semiconductor element and a method for manufacturing a semiconductor element mounting substrate |
JPWO2018003703A1 (en) * | 2016-07-01 | 2019-05-16 | 三菱瓦斯化学株式会社 | Method of manufacturing package substrate for mounting semiconductor device and method of manufacturing semiconductor device mounting substrate |
JP7044997B2 (en) | 2016-07-01 | 2022-03-31 | 三菱瓦斯化学株式会社 | Manufacturing method of package substrate for mounting semiconductor devices and manufacturing method of semiconductor device mounting board |
EP3480843A4 (en) * | 2016-07-01 | 2019-06-19 | Mitsubishi Gas Chemical Company, Inc. | Method for manufacturing package substrate for carrying semiconductor element, and method for manufacturing semiconductor element-mounted substrate |
TWI718316B (en) * | 2016-07-01 | 2021-02-11 | 日商三菱瓦斯化學股份有限公司 | Method for manufacturing package substrate for mounting semiconductor element, and method for manufacturing semiconductor element mounting substrate |
CN109564899A (en) * | 2016-08-05 | 2019-04-02 | 三菱瓦斯化学株式会社 | The manufacturing method of supporting substrate, the laminated body with supporting substrate and semiconductor element package for mounting substrate |
EP3496138A4 (en) * | 2016-08-05 | 2019-10-09 | Mitsubishi Gas Chemical Company, Inc. | Support substrate, laminate with support substrate, and method for manufacturing package substrate for mounting semiconductor element |
US11217445B2 (en) | 2016-08-05 | 2022-01-04 | Mitsubishi Gas Chemical Company, Inc. | Supporting substrate, supporting substrate-attached laminate and method for manufacturing a package substrate for mounting a semiconductor device |
JPWO2018026004A1 (en) * | 2016-08-05 | 2019-06-06 | 三菱瓦斯化学株式会社 | Supporting substrate, laminated body with supporting substrate, and method of manufacturing package substrate for mounting semiconductor element |
KR20190035616A (en) * | 2016-08-05 | 2019-04-03 | 미츠비시 가스 가가쿠 가부시키가이샤 | A supporting substrate, a laminate having a supporting substrate, and a method of manufacturing a package substrate for mounting a semiconductor element |
KR102396894B1 (en) * | 2016-08-05 | 2022-05-11 | 미츠비시 가스 가가쿠 가부시키가이샤 | Method for manufacturing a support substrate, a laminate to which the support substrate is attached, and a package substrate for mounting semiconductor elements |
JP7172597B2 (en) | 2016-08-05 | 2022-11-16 | 三菱瓦斯化学株式会社 | Manufacturing method of support substrate, laminate with support substrate, and package substrate for mounting semiconductor element |
WO2018026004A1 (en) * | 2016-08-05 | 2018-02-08 | 三菱瓦斯化学株式会社 | Support substrate, laminate with support substrate, and method for manufacturing package substrate for mounting semiconductor element |
CN109564899B (en) * | 2016-08-05 | 2023-06-06 | 三菱瓦斯化学株式会社 | Support substrate, laminate with support substrate, and method for manufacturing package substrate for mounting semiconductor element |
WO2018194367A1 (en) * | 2017-04-18 | 2018-10-25 | (주)잉크테크 | Method for manufacturing printed circuit board |
JP2019161202A (en) * | 2018-03-16 | 2019-09-19 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | Carrier substrate and printed circuit board manufactured using the same |
JP2021018997A (en) * | 2019-07-17 | 2021-02-15 | 大日本印刷株式会社 | Wiring board with support board, wiring board, wiring board laminate with element, and wiring board with element |
JP2021197551A (en) * | 2020-06-12 | 2021-12-27 | ズハイ アクセス セミコンダクター シーオー., エルティーディーZhuhai Access Semiconductor Co., Ltd | Relay board without feature layer structure and manufacturing method of the same |
Also Published As
Publication number | Publication date |
---|---|
JP5410660B2 (en) | 2014-02-05 |
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---|---|---|
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US20160365327A1 (en) | Wiring board and electronic component device | |
JP2009016378A (en) | Multilayer wiring board and multilayer wiring board manufacturing method | |
JP2004119729A (en) | Method of manufacturing circuit device | |
JP5432354B2 (en) | Temporary board for manufacturing wiring board and method for manufacturing the same | |
US20180054888A1 (en) | Printed wiring board and method for manufacturing the same | |
JP2004119730A (en) | Method of manufacturing circuit device | |
JP6682963B2 (en) | Method for manufacturing multilayer wiring board and laminated board for peeling | |
JP5385699B2 (en) | Manufacturing method of multilayer wiring board | |
JP2014220402A (en) | Method of semiconductor package substrate | |
JP2011151348A (en) | Laminated wiring board and method of manufacturing the same |
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