JP4971740B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、強誘電体メモリに好適な半導体装置の製造方法に関する。

近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。

そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子の容量絶縁膜として、従来の珪素酸化物又は珪素窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発され始めている。

また、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。

強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体メモリには強誘電体キャパシタが備えられており、強誘電体キャパシタは、強誘電体膜が１対の電極間に容量誘電体膜として挟み込まれて構成されている。強誘電体膜は電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極を有する。また、印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。そして、強誘電体メモリを備えたロジック混載チップ（ＳｏＣ：System on Chip）のＩＣカード等への使用が検討されている。

なお、強誘電体膜としては、ＰＺＴ系材料の膜及びＢｉ層状構造化合物の膜等が用いられる。ＰＺＴ系の材料としては、チタン酸ジルコン酸鉛（ＰＺＴ）そのもの、並びにＰＺＴ膜にＬａ、Ｃａ、Ｓｒ及び／又はＳｉがドープされたもの等が挙げられる。Ｂｉ層状構造化合物としては、ＳｒＢｉ₂Ｔａ₂Ｏ₉（ＳＢＴ、Ｙ１）、及びＳｒＢｉ₂（Ｔａ、Ｎｂ）₂Ｏ₉（ＳＢＴＮ、ＹＺ）等が挙げられる。強誘電体膜は、下部電極膜上に、ゾルゲル法又はスパッタ法等によってアモルファス状態又は微結晶の状態で形成された後、熱処理によって結晶化されている。また、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により下部電極上に、結晶化した状態で形成されることもある。

電気的特性がよく、製品歩留まりの高い強誘電体メモリを作製するためには、強誘電体膜を構成する結晶の配向性を高めることが重要である。強誘電体膜の配向は下部電極膜の配向に大きく影響される。換言すれば、下部電極膜の配向を調整することにより、強誘電体膜の配向性を向上することができるのである。

ここで、下部電極膜は、主に、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯ₂膜、Ｐｔ膜及びＳＲＯ（ＳｒＲｕＯ₃）膜のうちの２以上を組み合わせて構成されている。なお、ＭＯＣＶＤ法を採用して強誘電体膜を形成する場合には、Ｉｒ膜又はＴｉ膜を最表面に位置させている。また、スタック構造の強誘電体キャパシタでは、下部電極の下方に位置する膜は、バリアメタル膜とよばれることもある。

上述のように強誘電体膜の形成方法には種々のものがあるが、近年の集積度の向上にはＭＯＣＶＤ法が好ましい。ＭＯＣＶＤ法により強誘電体膜を形成する場合には、下部電極膜が形成された半導体基板をＭＯＣＶＤチャンバ内に挿入し、アルゴン雰囲気中で６００℃以上まで加熱する。

しかしながら、このような方法でＰＺＴ膜を形成した場合、その表面は（１００）面又は（１０１）面に強く配向しており、好ましい（１１１）面への配向が弱い。このため、強誘電体キャパシタのスイッチング電荷量が十分とはいえない。

特開２００５−１５９１６５号公報 特開２００３−１９７８７４号公報 特開２００１−２３７３９２号公報 特開２００２−１５１６５６号公報

本発明は、強誘電体膜の配向を好ましい方向に制御することができる半導体装置の製造方法を提供することを目的とする。

単にＰＺＴ膜の配向を制御するだけであれば、アルゴン雰囲気中での昇温を酸素雰囲気中での昇温に変えればよい。しかしながら、酸素雰囲気中で昇温すると、ＰＺＴ膜の表面の（１１１）面への配向が大きくばらつくと共に、表面が荒れやすくなる。特に、半導体基板の周辺部に非常に大きな凸部が発生したり、表面荒れが発生しやすくなる。この理由は、昇温の際に、下部電極膜の最表面、例えばＩｒ膜の表面が異常酸化しているからであると考えられる。Ｉｒが異常酸化するとＩｒＯ_Xが生成され、ＭＯＣＶＤの溶媒であるＴＨＦ（Tetra Hydro Furan：Ｃ₄Ｈ₈Ｏ）又は酢酸ブチルがＩｒＯ_Xを還元することとなる。そして、この還元の際に異相が生成されて、その直後に形成されるＰＺＴ膜の結晶性が低下するのである。

そこで、本願発明では、強誘電体膜自体の形成を工夫するのではなく、以下のように、その直下に位置する下部電極膜の形成に趣向を凝らすこととする。

本願発明に係る半導体装置の製造方法では、半導体基板の上方に貴金属膜を形成した後、前記貴金属膜上に、結晶化した貴金属酸化膜をスパッタ法により形成する。次に、前記貴金属酸化膜を還元する。そして、前記貴金属酸化膜を還元したまま、その上に強誘電体膜を形成する。その後、前記強誘電体膜上に電極を形成する。前記貴金属酸化膜として、Ｉｒ酸化膜、Ｒｈ酸化膜、Ｐｄ酸化膜及びＲｕ酸化膜からなる群から選択された一つの膜を形成し、前記貴金属膜として、Ｉｒ膜、Ｒｈ膜、Ｐｄ膜及びＲｕ膜からなる群から選択された一つの膜を形成する。

本発明によれば、下部電極膜を構成する結晶化した貴金属酸化膜を還元し、そのまま強誘電体膜を形成しているので、下部電極膜の異常酸化を回避することができる。このため、結晶性の優れた強誘電体膜を得ることができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１Ａ乃至図１Ｑは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第１の実施形態では、先ず、図１Ａに示すように、ｎ型又はｐ型のシリコン基板１の表面に、トランジスタの活性領域を画定するＳＴＩ（Shallow Trench Isolation）用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜２を形成する。なお、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離絶縁膜を形成してもよい。

次いで、活性領域にｐ型不純物を導入することにより、ｐウェル３を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜４を形成する。続いて、シリコン基板１の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極５を形成する。このとき、ｐウェル３上に、２つのゲート電極５を互いに平行に配置する。これらのゲート電極５は、メモリのワード線の一部として機能する。

次いで、ゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、エクステンション層６をゲート電極５の両脇に形成する。その後、シリコン基板１の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極５の横に絶縁性のサイドウォール８を形成する。絶縁膜としては、例えばシリコン酸化膜をＣＶＤ法により形成する。

続いて、サイドウォール８及びゲート電極５をマスクとして用いて、ｎ型不純物の導入（イオン注入）を行うことにより、不純物拡散層７をゲート電極５の両脇に形成する。２組のエクステンション層６及び不純物拡散層７から、ＭＯＳトランジスタのソース及びドレインが構成される。

次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極５上に高融点金属のシリサイド層９が形成され、不純物拡散層７上に高融点金属のシリサイド層１０が形成される。そして、素子分離絶縁膜２上等にある未反応のる高融点金属層をウェットエッチングにより除去する。

次に、例えば、プラズマＣＶＤ法により厚さが約２００ｎｍのシリコン酸窒化膜１１をシリコン基板１の上側全面に形成する。次いで、シリコン酸窒化膜１１上に、例えば、原料ガスとしてＴＥＯＳガスを用いたプラズマＣＶＤ法により、厚さが約１０００ｎｍのシリコン酸化膜１２を形成する。その後、シリコン酸化膜１２の上面をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化する。この平坦化では、シリコン酸化膜１２の厚さを、シリコン基板１の上面上から約７００ｎｍとする。

次に、フォトリソグラフィ技術によりシリコン酸化膜１２及びシリコン酸窒化膜１１をパターニングすることにより、シリサイド層１０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１３を形成する。その後、コンタクトホール内及びシリコン酸化膜１２上にタングステン膜（Ｗ膜）１４を形成する。Ｗ膜１４の厚さは、シリコン酸化膜１２の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１３及びＷ膜１４を残す。これらからコンタクトプラグが構成される。このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜１２上のグルー膜１３及びＷ膜１４を完全に除去する。

次に、例えば、プラズマＣＶＤ法により厚さが約１３０ｎｍのシリコン酸窒化膜１５を酸化防止膜としてシリコン酸化膜１２及びコンタクトプラグ上に形成する。更に、シリコン酸窒化膜１５上に、例えば、原料ガスとしてＴＥＯＳガスを用いたたプラズマＣＶＤ法により、厚さが約３００ｎｍのシリコン酸化膜１６を形成する。なお、酸化防止膜として、シリコン酸窒化膜１５の代わりに、シリコン窒化膜又はアルミニウム酸化膜を形成してもよい。

次いで、図１Ｂに示すように、フォトリソグラフィ技術によりシリコン酸化膜１６及びシリコン酸窒化膜１５をパターニングすることにより、シリサイド層１０を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）１７を形成する。その後、コンタクトホール内及びシリコン酸化膜１６上にタングステン膜（Ｗ膜）１８を形成する。Ｗ膜１８の厚さは、シリコン酸化膜１６の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜１７及びＷ膜１８を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜１６上のグルー膜１７及びＷ膜１８を完全に除去する。

次に、シリコン酸化膜１６の表面に対してＮＨ₃プラズマ処理を行うことにより、シリコン酸化膜１６の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、シリコン基板１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、シリコン基板１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。

次いで、シリコン酸化膜１６及びコンタクトプラグ上に厚さが約２０ｎｍのＴｉ膜を形成する。このＴｉ膜の形成では、例えば、シリコン基板１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、シリコン基板１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを５秒間供給する。本実施形態では、Ｔｉ膜の形成前に、シリコン酸化膜１６の表面にＮＨ₃プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜１６の表面を自在に移動することができる。この結果、Ｔｉ膜は自己組織化され、その表面が（００２）面に強く配向したものとなる。その後、窒素雰囲気中で６５０℃、６０秒間のＲＴＡ（Rapid Thermal Annealing）を行うことにより、図１Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

続いて、ＴｉＮ膜２１上に、例えば反応性スパッタ法により厚さが約１００ｎｍのＴｉＡｌＮ膜２２を酸素拡散バリア膜として形成する。このとき、例えば、Ｔｉ及びＡｌを合金化したターゲットを使用する。また、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２５３．３Ｐａとし、チャンバ内に、Ａｒを４０ｓｃｃｍの流量で供給すると共に、Ｎ₂を１０ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１．０ｋＷとする。

次に、ＴｉＡｌＮ２２上に、例えばスパッタ法により厚さが６０ｎｍ〜１００ｎｍのＩｒ膜２３を貴金属導電膜として形成する。このとき、シリコン基板１の設定温度を５００℃とし、チャンバ内圧力を０．２Ｐａとし、チャンバ内雰囲気をＡｒ雰囲気とする。また、スパッタパワは、例えば０．３ｋＷとする。なお、貴金属導電膜として、Ｉｒ膜２３の代わりに、ルテニウム膜、ロジウム膜又はパラジウム膜を形成してもよい。

次に、図１Ｄに示すように、Ｉｒ膜２３上に、例えばスパッタ法により厚さが５ｎｍ〜５０ｎｍのＩｒＯ_X膜２４を貴金属酸化膜として形成する。このとき、シリコン基板１の設定温度を１００℃〜４００℃とし、チャンバ内圧力を０．１１Ｐａとし、チャンバ内雰囲気をＡｒ及びＯ₂の混合雰囲気とする。また、スパッタパワは、例えば１ｋＷとする。

なお、本実施形態では、ＩｒＯ_X膜２４として、結晶化したものを形成する。また、ＩｒＯ_X膜２４を構成する結晶は、等軸晶（チル晶）であることが好ましい。

次に、図１Ｅに示すように、ＩｒＯ_X膜２４上に、例えば２層構造のＰＺＴ膜２５を形成する。

第１層目の形成では、例えばＭＯＣＶＤ法を採用し、その厚さを約１００ｎｍとする。このとき、Ｐｂの原料としてＰｂ（Ｃ₁₁Ｈ₁₉Ｏ₂）₂を用いる。Ｐｂ（Ｃ₁₁Ｈ₁₉Ｏ₂）₂はＰｂ（ＤＰＭ）₂と表記されることがある。また、Ｚｒの原料としてＺｒ（Ｃ₉Ｈ₁₅Ｏ₂）₄を用いる。Ｚｒ（Ｃ₉Ｈ₁₅Ｏ₂）₄はＺｒ（ＤＭＨＤ）₄と表記されることがある。また、Ｔｉの原料としてＴｉ（Ｃ₃Ｈ₇Ｏ）₂（Ｃ₁₁Ｈ₁₉Ｏ₂）₂を用いる。Ｔｉ（Ｃ₃Ｈ₇Ｏ）₂（Ｃ₁₁Ｈ₁₉Ｏ₂）₂はＴｉ（Ｏ−ｉＯｒ）₂（ＤＰＭ）₂と表記されることがある。そして、これらをＴＨＦ溶媒中にいずれも０．３ｍｏｌ／リットルの濃度で溶解し、３種類の液体原料とする。そして、これらの液体原料を、ＭＯＣＶＤ装置の気化器に、流量が０．４７４ｍｌ／分のＴＨＦ溶媒と共に、それぞれ０．３２６ｍｌ／分、０．２００ｍｌ／分、０．２００ｍｌ／分の流量で供給し、気化させる。このようにして、Ｐｂ、Ｚｒ及びＴｉの原料ガスが得られる。

更に、ＭＯＣＶＤチャンバ内の圧力を６６５Ｐａ（５Ｔｏｒｒ）とし、シリコン基板１の設定温度を６２０℃とし、Ｐｂ、Ｚｒ及びＴｉの原料ガスを、ＭＯＣＶＤチャンバ内に、例えば６２０秒間供給する。

なお、第１層目の形成の際に、ＩｒＯ_X膜２４は、ＴＨＦ溶媒によってＭＯＣＶＤチャンバ内で還元され、図１Ｅに示すように、Ｉｒ膜２４ａに変化する。

第２層目の形成では、例えばスパッタ法を採用し、その厚さを１ｎｍ〜３０ｎｍ（例えば２０ｎｍ）とする。この場合、第２層目のＰＺＴ膜はアモルファス状態となる。ＭＯＣＶＤ法を採用してもよく、その場合には、第１層目と同様に、Ｐｂの原料としてＰｂ（ＤＰＭ）₂を用い、Ｚｒの原料としてＺｒ（ＤＭＨＤ）₄を用い、Ｔｉの原料としてＴｉ（Ｏ−ｉＰｒ）₂（ＤＰＭ）₂を用いる。

次いで、図１Ｆに示すように、ＰＺＴ膜２５上に、例えばスパッタ法により厚さが５０ｎｍのＩｒＯ_Y膜２６を形成する。ＩｒＯ_Y膜２６として、結晶化したものを形成する。このとき、シリコン基板１の設定温度を３００℃とし、チャンバ内に、Ａｒ及びＯ₂をいずれも１００ｓｃｃｍの流量で供給する。また、スパッタパワは、例えば１ｋＷ〜２ｋＷ程度とする。次に、チャンバ内に、Ｏ₂を２０ｓｃｃｍの流量で供給すると共に、Ａｒを２０００ｓｃｍの流量で供給しながら、７２５℃、６０秒間のＲＴＡを行うことにより、ＰＺＴ膜２５を完全に結晶化させる。また、このＲＴＡにより、ＩｒＯ_Y膜２６のプラズマダメージが回復され、ＰＺＴ膜２５中の酸素欠損が補償される。

その後、ＩｒＯ_Y膜２６上に、例えばスパッタ法により厚さが１００ｎｍ〜２００ｎｍのＩｒＯ_Z膜２７を形成する。チャンバ内雰囲気をＡｒ雰囲気とし、チャンバ内圧力を０．８Ｐａとし、スパッタパワを１．０ｋＷとした場合、７９秒間程度で、ＩｒＯ_Z膜２７の厚さは２００ｎｍ程度となる。なお、ＩｒＯ_Zの組成はＩｒＯ_Yの組成よりもＩｒＯ₂の化学量論組成に近い組成（Ｙ＜Ｚ＜２）とすることが好ましい。これは、このような組成とすることにより、水素に対する触媒作用が抑えられ、ＰＺＴ膜２５が水素ラジカルにより還元されるという問題が抑制され、強誘電体キャパシタの水素耐性が向上するからである。なお、ＩｒＯ_Y膜２６及び／又はＩｒＯ_Z膜２７の代わりに、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ又はＰｄからなる膜、又はこれらの酸化物膜を形成してもよい。また、ＳｒＲｕＯ₃等の導電性酸化物を形成してもよい。更に、これらの膜を積層したものを用いてもよい。

次に、ＩｒＯ_Z膜２７上に、例えばスパッタ法により厚さが５０ｎｍ〜１００ｎｍのＩｒ膜２８を水素バリア膜及び導電性向上膜として形成する。このとき、チャンバ内雰囲気をＡｒ雰囲気とし、チャンバ内圧力を１Ｐａとし、スパッタパワを１．０ｋＷとする。なお、Ｉｒ膜２７の代わりに、ルテニウム膜、ロジウム膜又はパラジウム膜を形成してもよい。

その後、背面洗浄を行う。続いて、図１Ｇに示すように、Ｉｒ膜２８上に窒化チタン膜（ＴｉＮ膜）３１及びシリコン酸化膜３２を順次形成する。ＴｉＮ膜３１は、例えばスパッタ法により形成する。シリコン酸化膜３２は、例えばＴＥＯＳガスを用いたＣＶＤ法により形成する。

次いで、図１Ｈに示すように、シリコン酸化膜３２を島状にパターニングする。

次に、図１Ｉに示すように、シリコン酸化膜３２をマスクとして用いて、ＴｉＮ膜３１をエッチングする。この結果、島状のＴｉＮ膜３１及びシリコン酸化膜３２からなるハードマスクが形成される。

次に、ＴｉＮ膜３１及びシリコン酸化膜３２をマスクとして用いて、ＨＢｒ、Ｏ₂、Ａｒ、及びＣ₄Ｆ₈の混合ガスをエッチングガスとするプラズマエッチングを、Ｉｒ膜２８、ＩｒＯ_Z膜２７、ＩｒＯ_Y膜２６、ＰＺＴ膜２５、Ｉｒ膜２４ａ及びＩｒ膜２３に対して行う。この結果、上部電極３３及び下部電極３４が形成される。即ち、強誘電体キャパシタが形成される。

続いて、図１Ｊに示すように、ドライエッチング又はウェットエッチによりシリコン酸化膜３２を除去する。

次に、図１Ｋに示すように、Ｉｒ膜２８等をマスクとして用いて、ドライエッチングを行うことにより、ＴｉＡｌＮ膜２２及びＴｉＮ膜２１をパターニングする。

次いで、図１Ｌに示すように、強誘電体キャパシタを覆う保護膜３５をシリコン酸化膜１６上に形成する。保護膜３５としては、例えばスパッタ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。

その後、図１Ｍに示すように、誘電体膜キャパシタのダメージを回復させるために、酸素含有雰囲気中で回復アニールを行う。この回復アニールの条件は特に限定されないが、例えばシリコン基板１の設定温度を５５０℃〜７００℃とする。特に、本実施形態のように、強誘電体膜としてＰＺＴ膜２５が形成されている場合には、酸素雰囲気中で６５０℃、６０分間の回復アニールを行う。

その後、図１Ｎに示すように、保護膜３５上に新たな保護膜３６を形成する。保護膜３６としては、例えばＣＶＤ法により厚さが約２０ｎｍのアルミニウム酸化膜を形成する。

次に、図１Ｏに示すように、保護膜３６上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが約１５００ｎｍのシリコン酸化物３７を層間絶縁膜として形成する。このとき、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスからなる混合ガスを用いる。その後、シリコン酸化物３７の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。

続いて、Ｎ₂Ｏガス又はＮ₂ガス等を用いて発生させたプラズマ雰囲気中で、熱処理を行う。この結果、シリコン酸化物３７中の水分が除去されると共に、シリコン酸化物３７の膜質が変化し、シリコン酸化物３７中に水分が入りにくくなる。

その後、シリコン酸化物３７上に、例えばスパッタ法又はＣＶＤ法により、保護膜（バリア膜）３８を形成する。保護膜３８としては、例えば厚さが２０ｎｍ〜１００ｎｍのアルミニウム酸化膜を形成する。平坦化されたシリコン酸化物３７上に保護膜３８が形成されるため、保護膜３８も平坦となる。

次に、保護膜３８上に、例えばプラズマＴＥＯＳＣＶＤ法により厚さが３００ｎｍ〜５００ｎｍのシリコン酸化物３９を層間絶縁膜として形成する。その後、シリコン酸化物３９の表面を、例えばＣＭＰ法により平坦化する。なお、層間絶縁膜として、シリコン酸窒化膜又はシリコン窒化膜等を形成してもよい。

次いで、図１Ｐに示すように、フォトリソグラフィ技術により、シリコン酸化膜３９、保護膜３８及びシリコン酸化膜３７をパターニングすることにより、上部電極３３を露出するコンタクトホールを形成する。また、フォトリソグラフィ技術により、シリコン酸化膜３９、保護膜３８、シリコン酸化膜３７、保護膜３６、保護膜３５、シリコン酸化膜１６及びシリコン酸窒化膜１５をパターニングすることにより、グルー膜１３及びＷ膜１４からなるコンタクトプラグを露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば０．２５μｍとする。その後、５５０℃の酸素雰囲気中で熱処理を行うことにより、コンタクトホールの形成の際にＰＺＴ膜２５に生じた酸素欠損を回復させる。

次いで、コンタクトホールの底部及び側部に、厚さが約３０ｎｍのＴｉ膜及び厚さが約２０ｎｍのＴｉＮ膜を順次形成することにより、グルー膜（密着膜）４０を形成する。このとき、例えば、Ｔｉ膜をスパッタ法により形成し、その上にＴｉＮ膜をＭＯＣＶＤ法により形成する。但し、ＴｉＮ膜をＭＯＣＶＤ法により形成する場合には、ＴｉＮ膜から炭素を除去するために、窒素及び水素の混合ガスのプラズマ中での処理が必要とされる。本実施形態では、上部電極３３の最表面がＩｒ膜２８となっているため、このプラズマ処理が行われても、上部電極３３は還元されない。また、グルー膜４０として、ＴｉＮ膜のみを形成してもよい。

その後、コンタクトホール内及びシリコン酸化膜３９上にタングステン膜（Ｗ膜）４１を形成する。Ｗ膜４１の厚さは、シリコン酸化膜３９の上面から約３００ｎｍとする。続いて、ＣＭＰを行うことにより、コンタクトホール内のみにグルー膜４０及びＷ膜４１を残す。これらからコンタクトプラグが構成される。なお、このＣＭＰでは、オーバー研磨を行うことにより、シリコン酸化膜３９上のグルー膜４０及びＷ膜４１を完全に除去する。

続いて、シリコン酸化膜３９及びコンタクトプラグ上に、Ｔｉ膜４２、ＴｉＮ膜４３、ＡｌＣｕ膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線を形成する。配線の形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第１の実施形態では、ＰＺＴ膜２５を形成するためにシリコン基板１をＭＯＣＶＤチャンバ内に挿入する際には、最表面に、結晶化したＩｒＯ_X膜２４が形成されている。従って、ＩｒＯ_X膜２４に異常酸化が生じることはなく、その後に、ＩｒＯ_X膜２４から変化したＩｒ膜２４ａ上に形成されるＰＺＴ膜２５の結晶性は極めて良好なものとなる。つまり、ＰＺＴ膜２５の形成に使用するＴＨＦ溶媒による還元の結果、得られるＩｒ膜２４ａの結晶性は良好なままであり、その上に形成されるＰＺＴ膜２５の結晶性も良好なものとなる。従って、同一のウェハ内でも、互いに異なるウェハ間でも、安定した特性を得ることが可能となる。特に、低電圧動作時の特性が良好なものとなる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図２Ａ乃至図２Ｃは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第２の実施形態では、先ず、第１の実施形態と同様に、シリコン酸化膜１６の表面に対するＮＨ₃プラズマ処理までの処理を行う。但し、グルー膜１７及びＷ膜１８からなるコンタクトプラグの形成に当たっては、図２Ａに示すように、コンタクトプラグの表面にリセス５０が形成されることがある。リセス５０の深さは、例えば２０ｎｍ〜５０ｎｍ程度である。

このようなリセス５０が存在したままで第１の実施形態と同様の処理を行うと、ＴｉＮ膜２１等の表面に、リセス５０を反映した凹部が形成され、ＰＺＴ膜２５の配向が低下してしまう。そこで、第２の実施形態では、図２Ｂに示すように、シリコン酸化膜１６及びコンタクトプラグ上に厚さが約１００ｎｍのＴｉ膜５１を形成する。このＴｉ膜５１の形成では、例えば、シリコン基板１から約６０ｍｍ離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、シリコン基板１の設定温度を２０℃とし、チャンバ内圧力を０．１５Ｐａとし、チャンバ内の雰囲気をＡｒ雰囲気とした状態で、２．６ｋＷのスパッタＤＣパワを３５秒間供給する。本実施形態でも、Ｔｉ膜５１の形成前に、シリコン酸化膜１６の表面にＮＨ₃プラズマ処理を行っているので、その上に堆積したＴｉ原子は酸素原子に捕獲されることなく、シリコン酸化膜１６の表面を自在に移動することができる。この結果、Ｔｉ膜５１は自己組織化され、その表面が（００２）面に強く配向したものとなる。

その後、例えばＣＭＰ法によりＴｉ膜５１の表面を平坦化する。平坦化後のＴｉ膜５１の厚さは、例えばシリコン酸化膜１６の表面から５０ｎｍ〜１００ｎｍとする。この厚さの制御は、例えば時間制御により行う。

続いて、Ｔｉ膜５１の表面をＮＨ₃プラズマにさらす。Ｔｉ膜５１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。

次に、Ｔｉ膜５１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図２Ｃに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

その後、第１の実施形態と同様に、ＴｉＡｌＮ膜２２の形成以降の処理を行う。

このような第２の実施形態によれば、リセス５０が形成された場合であっても、良好な特性の強誘電体キャパシタを得ることができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図３Ａ及び図３Ｂは、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第３の実施形態では、先ず、第２の実施形態と同様に、Ｔｉ膜５１の形成までの処理を行う。その後、図３Ａに示すように、例えばＣＭＰ法により、シリコン酸化膜１６の表面が露出するまでＴｉ膜５１の表面を平坦化する。つまり、第２の実施形態とは異なり、シリコン酸化膜１６上のＴｉ膜５１を完全に除去する。

続いて、第２の実施形態と同様に、Ｔｉ膜５１の表面をＮＨ₃プラズマにさらす。Ｔｉ膜５１の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。

次に、Ｔｉ膜５１上に、厚さが約２０ｎｍのＴｉ膜を形成する。次いで、第１及び第２の実施形態と同様に、窒素雰囲気中で６５０℃、６０秒間のＲＴＡを行うことにより、図３Ｂに示すように、Ｔｉ膜を、その表面が（１１１）面に強く配向したＴｉＮ膜２１とする。

その後、第１及び第２の実施形態と同様に、ＴｉＡｌＮ膜２２の形成以降の処理を行う。

このような第３の実施形態によっても、第２の実施形態と同様の効果が得られる。

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図４Ａ乃至図４Ｃは、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

第４の実施形態では、先ず、図４Ａに示すように、第１の実施形態と同様に、グルー膜１３及びＷ膜１４からなるコンタクトプラグの形成までの処理を行う。

次に、シリコン酸化膜１２の表面に対してＮＨ₃プラズマ処理を行うことにより、シリコン酸化膜１２の表面の酸素原子にＮＨ基を結合させる。このプラズマ処理では、例えば、シリコン基板１から約９ｍｍ（３５０ｍｉｌｓ）離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、シリコン基板１の設定温度を４００℃とし、チャンバ内圧力を２６６Ｐａ（２Ｔｏｒｒ）とした状態で、チャンバ内にアンモニアガスを３５０ｓｃｃｍの流量で供給する。また、シリコン基板１側に１３．５６ＭＨｚの高周波を１００Ｗのパワで供給すると共に、対向電極に３５０ｋＨｚの高周波を５５Ｗのパワで供給し、これらを６０秒間継続する。

次いで、図４Ｂに示すように、ＴｉＮ膜２１をシリコン酸化膜１２及びコンタクトプラグ上に形成する。ＴｉＮ膜２１の形成方法は、第１の実施形態と同様である。その後、ＴｉＡｌＮ膜２２の形成から保護膜３６の形成までの処理を行う。

その後、図４Ｃに示すように、第１の実施形態と同様にして、シリコン酸化膜３７の形成及び平坦化を行う。次に、２つのＭＯＳトランジスタに共有されているシリサイド層１０まで到達するコンタクトホールを、シリコン酸化膜３７、保護膜３６、保護膜３５、シリコン酸化膜１２及びシリコン酸窒化膜１１に形成する。そして、このコンタクトホール内に、グルー膜４０及びＷ膜４１からなるコンタクトプラグを形成する。更に、コンタクトプラグを酸化防止膜（図示せず）等により覆った状態で、上部電極３３を露出する孔を形成する。

続いて、シリコン酸化膜３７上、コンタクトプラグ上及び孔内に、Ｔｉ膜４２、ＴｉＮ膜４３、ＡｌＣｕ膜４４、ＴｉＮ膜４５及びＴｉ膜４６からなる配線及びパッドを形成する。配線及びパッドの形成に当たっては、例えばスパッタ法により、厚さが６０ｎｍのＴｉ膜、厚さが３０ｎｍのＴｉＮ膜、厚さが３６０ｎｍのＡｌＣｕ膜、厚さが５ｎｍのＴｉ膜、及び厚さが７０ｎｍのＴｉＮ膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。

その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。

このような第４の実施形態によれば、第１の実施形態よりも少ない工程で強誘電体キャパシタを完成させることができる。

なお、強誘電体キャパシタの構造をスタック構造ではなく、プレーナ構造としてもよい。

また、強誘電体膜の形成方法としては、ＭＯＣＶＤ法の他に、スパッタ法、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法及びエピタキシャル成長法等が挙げられる。また、強誘電体膜としては、例えば、結晶構造がＢｉ層状構造又はペロブスカイト構造の膜を形成することができる。このような膜としては、ＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ及び／又はＳｉ等を微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ並びにＢｉ系層状化合物などの一般式ＡＢＯ₃で表される膜が挙げられる。

また、密着膜として、ＴｉＮ膜２１に代えて、Ｔｉ膜、Ａｌ酸化膜、Ａｌ窒化膜、ＴｉＡｌＮ膜、Ｔａ酸化膜、Ｔｉ酸化膜又はＺｒ酸化膜等を用いてもよい。但し、絶縁膜を用いる場合には、強誘電体キャパシタの構造は、プレーナ構造とする。また、酸素バリア膜として、ＴｉＡｌＮ膜２２に代えて、Ｉｒ膜又はＲｕ膜等を用いてもよい。また、Ｉｒ膜２３に代えて、ロジウム膜、パラジウム膜又はルテニウム膜等を用いてもよい。また、ＩｒＯ_X膜２４に代えて、ロジウム酸化膜、パラジウム酸化膜又はルテニウム酸化膜等を用いてもよい。また、結晶性向上膜として、Ｔｉ膜５１に代えて、Ｐｔ膜、Ｉｒ膜、Ｒｅ膜、Ｒｕ膜、Ｐｄ膜又はＯｓ膜等を用いてもよく、これらの酸化膜を用いてもよい。

次に、本願発明者が行った実験の結果について説明する。

（第１の実験）
第１の実験では、ＰＺＴ膜の表面を観察した。図５Ａ及び図５Ｂは、第１の実施形態に倣って形成したＰＺＴ膜の表面の顕微鏡写真である。ここで、図５Ａは、ウェハの中心部における顕微鏡写真であり、図５Ｂは、ウェハの周辺部における顕微鏡写真である。また、図６Ａ及び図６Ｂは、ＩｒＯ_X膜を形成せずにＩｒ膜上に形成したＰＺＴ膜の表面の顕微鏡写真である。ここで、図６Ａは、ウェハの中心部における顕微鏡写真であり、図６Ｂは、ウェハの周辺部における顕微鏡写真である。

図６Ａ及び図６Ｂに示す試料の作製に際しては、Ｉｒ膜を形成した後、その上に、酸素雰囲気のＭＯＣＶＤチャンバ内で昇温し、ＰＺＴ膜を形成した。このため、昇温中に、制御不能なＩｒ膜に異常酸化が発生し、その後に還元されているものの、結晶性が低下すると共に、図６Ａ及び図６Ｂに示すように、凹凸が生じた。特に、周辺部において顕著だった。これに対し、第１の実施形態に倣った場合には、図５Ａ及び図５Ｂに示すように、中心部及び周辺部のいずれにおいても、凹凸が発生しなかった。このことから、結晶性の低下もほとんどないと考えられる。

（第２の実験）
第２の実験では、ＩｒＯ_X膜を形成する際の酸素分圧とＰＺＴ膜の配向との関係について調査した。ここでは、ＩｒＯ_X膜を形成する際の基板の温度を３００℃に設定し、ＩｒＯ_X膜の厚さを２０ｎｍとした。この結果を図７に示す。なお、図７の縦軸は、ＰＺＴ膜の表面における（１１１）面の積分強度を示している。また、ＩｒＯ_X膜を形成する際に用いたガスはＡｒ及びＯ₂のみである。

図７に示すように、酸素分圧が６０％の場合には、（１１１）面の積分強度が低かった。これは、ＩｒＯ_X膜中の酸素の量が多く、ＭＯＣＶＤチャンバ内でのＩｒＯ_X膜の還元が不足したためであると考えられる。

（第３の実験）
第３の実験では、ＩｒＯ_X膜を形成する際の酸素分圧とＩｒＯ_X膜の結晶性との関係について調査した。ここでも、ＩｒＯ_X膜を形成する際の基板の温度を３００℃に設定し、ＩｒＯ_X膜の厚さを２０ｎｍとした。これらの結果を図８Ａ乃至図８Ｃに示す。

図８Ａ乃至図８Ｃに示すように、酸素分圧が５０％以下の場合、ＩｒＯ_X膜の表面は、（２００）面及び（１１０）面の双方に配向した。また、酸素分圧が低くなるほど、（１１０）面への配向が強くなり、（２００）面への配向が弱くなった。但し、酸素分圧が低過ぎると、ＩｒＯ_Xの結晶が不安定になって、ＭＯＣＶＤチャンバ内で異常酸化が発生する虞がある。第２及び第３の実験の結果から、ＩｒＯ_X膜を形成する際の酸素分圧は、２０％乃至５０％にすることが望ましい。この範囲内であれば、図８Ａ乃至図８Ｃに示すように、（２００）面への配向強度は、（１１０）面への配向強度の１０倍以下となり、これらの相違が小さくなる。

なお、図示しないが、酸素分圧を６０％とした場合には、（２００）面への配向のみが確認され、（１１０）面への配向は確認できなかった。

（第４の実験）
第４の実験では、ＩｒＯ_X膜を形成する際の基板温度とＰＺＴ膜の配向との関係について調査した。ここでは、ＩｒＯ_X膜を形成する際の酸素分圧を３０％とし、ＩｒＯ_X膜の厚さを２０ｎｍとした。この結果を図９に示す。

図９に示すように、基板温度を３００℃とした場合に、（１１１）面への配向強度が最も強くなった。一方、基板温度を４００℃とした場合には、若干配向強度が低下した。これは、ＩｒＯ_X膜に既に若干の異常成長があるためであると考えられる。また、基板温度を５０℃以下とした場合には、結晶化したＩｒＯ_X膜を形成することができず、ＭＯＣＶＤチャンバ内で結晶化することとなる。このため、図９に示すように、異常酸化が生じて、ＰＺＴ膜の（１１１）面への配向が弱くなった。この結果より、ＩｒＯ_X膜を形成する際の基板温度は３００℃とすることが最も望ましい。

（第５の実験）
第５の実験では、ＩｒＯ_X膜の厚さとＰＺＴ膜の配向との関係について調査した。ここでは、ＩｒＯ_X膜を形成する際の酸素分圧を３０％とし、基板温度を３００℃とした。この結果を図１０に示す。なお、図１０中の中央部は、ウェハの中央部で測定した結果を示し、上端部は、オリエンテーションフラットを基準とした上端部で測定した結果を示し、右端部は、オリエンテーションフラットを基準とした右端部で測定した結果を示している。

図１０に示すように、ＩｒＯ_X膜が厚くなるほど、ＰＺＴ膜の（１１１）面への配向が弱くなった。これは、ＩｒＯ_X膜の全体が還元されないことがあるためであると考えられる。このため、ＩｒＯ_X膜の厚さは、４０ｎｍ以下とすることが望ましい。但し、５ｎｍ以下の非常に薄いＩｒＯ_X膜を再現性良く形成することも困難である。

（第６の実験）
第６の実験では、第１の実施形態に倣って形成したＰＺＴ膜の配向の再現性について調査した。ここでは、ＩｒＯ_X膜を形成する際の酸素分圧を３０％とし、基板温度を３００℃とし、ＩｒＯ_X膜の厚さを２０ｎｍとした。そして、ＰＺＴ膜の形成を２５枚のウェハに対して行った。この結果を図１１Ａに示す。また、図１１Ｂは、ＩｒＯ_X膜を形成せずにＩｒ膜上に形成したＰＺＴ膜の配向の再現性を示すグラフである。

図１１Ａに示すように、第１の実施形態に倣った場合には、再現性が極めて高くなった。一方、ＩｒＯ_X膜を形成しなかった場合には、図１１Ｂに示すように、（１１１）面への配向のばらつきが大きくなった。

なお、下部電極膜に関し、特許文献１には、ＴｉＮ膜上にＴｉ膜及びＰｔ膜が順次形成された構造、ＴｉＮ膜上にＴｉ膜、Ｐｔ膜及びＳＲＯ膜が順次形成された構造、ＴｉＮ膜上にＴｉ膜、Ｉｒ膜及びＩｒＯ₂膜が順次形成された構造、ＴｉＮ膜上にＴｉＡｌＮ膜、Ｉｒ膜及びＩｒＯ₂が順次形成された構造が記載されている。また、特許文献２には、Ｉｒ上にＩｒＯ_X膜、ＰｔＯ_X膜及びＰｔ膜が順次形成された構造が記載されている。また、特許文献３には、Ｉｒ膜及び／又は酸化イリジウム膜からなる下部電極が記載されている。また、特許文献４には、Ｉｒ膜上にＩｒＯ₂膜が形成された構造が記載されている。しかしながら、いずれの文献にも、最上部に位置する膜が結晶化していることは開示されていない。

また、特許文献１に記載の方法では、ＩｒＯ_X膜及びＩｒ膜の厚さを３０ｎｍとすることが記載されているが、この場合、ＩｒＯ_X膜が薄すぎて、剥離が生じる虞がある。また、ＰＺＴ膜の（１１１）面への配向は非常に弱くなり、スイッチング電荷量も低くなる。特許文献２に記載の方法では、強誘電体膜の直下がＰｔ膜となっているため、異常酸化の問題が残ったままである。更に、強誘電体膜としてＭＯＣＶＤ法によってＰＺＴ膜を形成する場合には、ＰｔとＰｂとが反応してＰｂＰｔが生成され、強誘電体キャパシタの電気特性が大きく低下する。また、特許文献３又は４に記載の方法では、強誘電体膜の直下の膜が結晶化しておらず、ＰＺＴ膜が（１１１）面に配向しにくい。このことは、特許文献４の図３からも明らかである。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
半導体基板の上方に貴金属膜を形成する工程と、
前記貴金属膜上に、結晶化した貴金属酸化膜を形成する工程と、
前記貴金属酸化膜を還元する工程と、
前記貴金属酸化膜を還元したまま、その上に強誘電体膜を形成する工程と、
前記強誘電体膜上に電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２）
前記貴金属酸化膜の厚さを４０ｎｍ以下とすることを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）
前記貴金属酸化膜として、Ｉｒ酸化膜、Ｒｈ酸化膜、Ｐｄ酸化膜及びＲｕ酸化膜からなる群から選択された膜を形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。

（付記４）
前記貴金属膜として、Ｉｒ膜、Ｒｈ膜、Ｐｄ膜及びＲｕ膜からなる群から選択された膜を形成することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。

（付記５）
前記貴金属酸化膜として、前記貴金属膜を構成する元素の酸化膜を形成することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。

（付記６）
前記貴金属酸化膜の厚さを、前記貴金属膜の厚さよりも薄くすることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。

（付記７）
前記貴金属膜を形成する工程の前に、
前記半導体基板上にトランジスタを形成する工程と、
前記半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜内に前記トランジスタに接続される導電プラグを形成する工程と、
を有し、
前記貴金属膜を前記導電プラグに電気的に接続することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。

（付記８）
前記強誘電体膜をＭＯＣＶＤ法により形成することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。

（付記９）
前記貴金属酸化膜を形成する際に、チャンバ内の酸素分圧を２０％乃至５０％とすることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。

（付記１０）
前記強誘電体膜を形成する際に、前記強誘電体膜の原料を還元性の溶媒に溶かして用いることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
（付記１１）
前記貴金属酸化膜の還元を前記還元性の溶媒を用いて実行し、そのまま前記還元性の溶媒の供給を継続しながら前記強誘電体膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。

（付記１２）
半導体基板と、
前記半導体基板の上方に、形成された貴金属膜と、
前記貴金属膜上に形成され、結晶化した貴金属酸化膜を還元することにより得られた導電膜と、
前記導電膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成された電極と、
を有することを特徴とする半導体装置。

本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図１Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。 図１Ｐに引き続き、強誘電体メモリの製造方法を示す断面図である。 本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図２Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図２Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 本発明の第３の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図３Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 本発明の第４の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図４Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図４Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 ウェハの中心部におけるＰＺＴ膜の表面を示す顕微鏡写真である（ＩｒＯ_X膜あり）。 ウェハの周辺部におけるＰＺＴ膜の表面を示す顕微鏡写真である（ＩｒＯ_X膜あり）。 ウェハの中心部におけるＰＺＴ膜の表面を示す顕微鏡写真である（ＩｒＯ_X膜なし）。 ウェハの周辺部におけるＰＺＴ膜の表面を示す顕微鏡写真である（ＩｒＯ_X膜なし）。 ＩｒＯ_X膜を形成する際の酸素分圧とＰＺＴ膜の配向との関係を示すグラフである。 酸素分圧が５０％のときのＩｒＯ_X膜の結晶性を示すグラフである。 酸素分圧が３０％のときのＩｒＯ_X膜の結晶性を示すグラフである。 酸素分圧が２０％のときのＩｒＯ_X膜の結晶性を示すグラフである。 ＩｒＯ_X膜を形成する際の基板温度とＰＺＴ膜の配向との関係を示すグラフである。 ＩｒＯ_X膜の厚さとＰＺＴ膜の配向との関係を示すグラフである。 ＰＺＴ膜の配向の再現性を示すグラフである（ＩｒＯ_X膜あり）。 ＰＺＴ膜の配向の再現性を示すグラフである（ＩｒＯ_X膜なし）。

符号の説明

２３：Ｉｒ膜
２４：ＩｒＯ_X膜
２４ａ：Ｉｒ膜
２５：ＰＺＴ膜
３３：上部電極
３４：下部電極

Claims (10)

1. 半導体基板の上方に貴金属膜を形成する工程と、
   前記貴金属膜上に、結晶化した貴金属酸化膜をスパッタ法により形成する工程と、
   前記貴金属酸化膜を還元する工程と、
   前記貴金属酸化膜を還元したまま、その上に強誘電体膜を形成する工程と、
   前記強誘電体膜上に電極を形成する工程と、
   を有し、
   前記貴金属酸化膜として、Ｉｒ酸化膜、Ｒｈ酸化膜、Ｐｄ酸化膜及びＲｕ酸化膜からなる群から選択された一つの膜を形成し、
   前記貴金属膜として、Ｉｒ膜、Ｒｈ膜、Ｐｄ膜及びＲｕ膜からなる群から選択された一つの膜を形成することを特徴とする半導体装置の製造方法。
2. 前記貴金属酸化膜の厚さを４０ｎｍ以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記貴金属酸化膜として、前記貴金属膜を構成する元素の酸化膜を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記貴金属酸化膜の厚さを、前記貴金属膜の厚さよりも薄くすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
5. 前記貴金属膜を形成する工程の前に、
   前記半導体基板上にトランジスタを形成する工程と、
   前記半導体基板の上方に層間絶縁膜を形成する工程と、
   前記層間絶縁膜内に前記トランジスタに接続される導電プラグを形成する工程と、
   を有し、
   前記貴金属膜を前記導電プラグに電気的に接続することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. 前記強誘電体膜をＭＯＣＶＤ法により形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
7. 前記貴金属酸化膜を形成する際に、チャンバ内の酸素分圧を２０％乃至５０％とすることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
8. 前記強誘電体膜を形成する際に、前記強誘電体膜の原料を還元性の溶媒に溶かして用いることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
9. 前記貴金属酸化膜の還元を前記還元性の溶媒を用いて実行し、そのまま前記還元性の溶媒の供給を継続しながら前記強誘電体膜を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記貴金属酸化膜の厚さを５ｎｍ〜５０ｎｍとすることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。

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