JP5337108B2 - メモリ回路及びこれを備える電圧検出回路 - Google Patents
メモリ回路及びこれを備える電圧検出回路 Download PDFInfo
- Publication number
- JP5337108B2 JP5337108B2 JP2010134002A JP2010134002A JP5337108B2 JP 5337108 B2 JP5337108 B2 JP 5337108B2 JP 2010134002 A JP2010134002 A JP 2010134002A JP 2010134002 A JP2010134002 A JP 2010134002A JP 5337108 B2 JP5337108 B2 JP 5337108B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- voltage
- power supply
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Read Only Memory (AREA)
- Measurement Of Current Or Voltage (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Description
例えば、図示しないが、複数個の不揮発性メモリ素子はマトリクス状に配置される。ここで、データ読出時に読み出し回路が不揮発性メモリ素子に電気的に接続してデータを読み出し、データの読み出しが終了すると、読み出し回路は不揮発性メモリ素子から切り離される。この時、読み出されたデータは読み出し回路にラッチされている。
まず、メモリ回路の構成について説明する。図1は、メモリ回路を示す図である。
ここで、信号Lは、ロード時にローレベルに制御され、書き込み時及び読み出し時にハイレベルに制御されている。
基準電圧生成回路61は、基準電圧VREFを生成する。分圧回路56は、分圧比に基づいて電源電圧VDDを分圧し、分圧電圧VDETを出力する。コンパレータ57は、基準電圧VREFと分圧電圧VDETとを比較する。ここで、分圧電圧VDET>基準電圧VREF(電源電圧VDD>検出電圧)の場合、出力電圧VOUTはハイレベルになり、分圧電圧VDET<基準電圧VREF(電源電圧VDD<検出電圧)の場合、出力電圧VOUTはローレベルになる。
分圧回路56の分圧比を設定する設定データZ2が分圧回路56に入力していない場合の分圧比は、初期設定の分圧比になっている。具体的には、分圧回路56の各スイッチがオンした時の分圧比になっている。ここで、電源電圧VDDが徐々に低くなるようにし、初期設定の分圧電圧VDET<基準電圧VREFになると、出力電圧VOUTはローレベルになる。出力電圧VOUTがローレベルになる時の電源電圧VDDはモニタされるようにし、この時の電源電圧VDD及び初期設定の分圧比から分圧電圧VDETが正確に算出される。つまり、正確な基準電圧VREFが把握される。その後、この正確な基準電圧VREF及び電圧検出回路50による新しい所望の検出電圧から、新しい分圧比が算出される。
まず、前述の新しい所望の検出電圧に対応する設定データZ2を算出するための動作について説明する。図7は、分圧回路の分圧比の設定方法を説明するための第一のタイムチャートである。
2〜5 アンド回路
6〜8 オア回路
9〜11 インバータ
12 ノア回路
14〜17 スイッチ
21〜23 NMOSトランジスタ
26〜27 PMOSトランジスタ
28 不揮発性メモリ素子
30 電流源
Claims (6)
- 不揮発性メモリ素子におけるデータの読み出し及び書き込みを行うメモリ回路において、
信号Dのノードと信号Aのノードとの間に設けられる第一スイッチと、
前記不揮発性メモリ素子への前記データのロード時及び書き込み時にオフに制御され、読み出し時にオンに制御され、ソースを第二電源端子に接続され、ドレインを前記信号Aのノードに接続される第二導電型の第一MOSトランジスタと、
第一電源電圧の入力でオンして第二電源電圧の入力でオフし、ゲートを前記信号Aのノードに接続され、ソースを第二電源端子に接続され、ドレインをインバータの入力端子に接続される第二導電型の第二MOSトランジスタと、
ロード時及び書き込み時にオフに制御され、読み出し時にオンに制御され、ソースを第二電源端子に電流源を介して接続され、ドレインを前記インバータの入力端子に接続される第二導電型の第三MOSトランジスタと、
ソースを第一電源端子に接続される第一導電型の前記不揮発性メモリ素子と、
ソースを第一電源端子に接続される第一導電型の第四MOSトランジスタと、
ソースを前記不揮発性メモリ素子及び前記第四MOSトランジスタのドレインに接続され、ドレインを前記インバータの入力端子に接続される第一導電型の第五MOSトランジスタと、
前記インバータと、
前記第四MOSトランジスタが、ロード時にオンし、書き込み時及び読み出し時にオフするように、前記第四MOSトランジスタを制御する第一制御回路と、
前記第五MOSトランジスタが、ロード時に第一電源電圧の入力でオフして第二電源電圧の入力でオンし、書き込み時及び読み出し時にオンするように、前記第五MOSトランジスタを制御する第二制御回路と、
を備えることを特徴とするメモリ回路。 - 前記信号Aのノードと前記インバータの出力端子との間に設けられる第二スイッチ、
をさらに備えることを特徴とする請求項1記載のメモリ回路。 - 前記インバータの出力端子に設けられるラッチ、
をさらに備えることを特徴とする請求項2記載のメモリ回路。 - 基準電圧を生成する基準電圧生成回路と、
分圧比に基づいて電源電圧を分圧し、分圧電圧を出力する分圧回路と、
前記基準電圧と前記分圧電圧とを比較するコンパレータと、
直列接続される複数個の請求項3記載のメモリ回路を備え、前記分圧比を設定するための設定データを保持するカウンタと、
を備えることを特徴とする電圧検出回路。 - 前記カウンタは、シフトレジスタとして動作し、最終段の請求項3記載のメモリ回路の出力端子に遅延回路を備え、最後の信号が設定され始めてから前記遅延回路による所定時間が経過すると、全ての信号の設定を完了させ、また、これ以上の信号の設定を禁止する、
ことを特徴とする請求項4記載の電圧検出回路。 - 電圧検出回路の出力端子からパルスが順次印加され、前記パルスからクロック信号を生成するクロック生成回路と、
前記パルスからデータ信号を生成するデータ生成回路と、
をさらに備え、
前記カウンタは、前記クロック信号及び前記データ信号に基づいた設定データを保持する、
ことを特徴とする請求項4または5記載の電圧検出回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010134002A JP5337108B2 (ja) | 2009-08-10 | 2010-06-11 | メモリ回路及びこれを備える電圧検出回路 |
TW099125100A TWI498895B (zh) | 2009-08-10 | 2010-07-29 | A memory circuit and a voltage detection circuit |
US12/847,147 US8179729B2 (en) | 2009-08-10 | 2010-07-30 | Memory circuit and voltage detection circuit including the same |
KR1020100076478A KR101383986B1 (ko) | 2009-08-10 | 2010-08-09 | 메모리 회로 및 이것을 구비하는 전압 검출 회로 |
CN201010251016.1A CN101996683B (zh) | 2009-08-10 | 2010-08-10 | 存储器电路以及具有该存储器电路的电压检测电路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009185982 | 2009-08-10 | ||
JP2009185982 | 2009-08-10 | ||
JP2010134002A JP5337108B2 (ja) | 2009-08-10 | 2010-06-11 | メモリ回路及びこれを備える電圧検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011060410A JP2011060410A (ja) | 2011-03-24 |
JP5337108B2 true JP5337108B2 (ja) | 2013-11-06 |
Family
ID=43534754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010134002A Expired - Fee Related JP5337108B2 (ja) | 2009-08-10 | 2010-06-11 | メモリ回路及びこれを備える電圧検出回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8179729B2 (ja) |
JP (1) | JP5337108B2 (ja) |
KR (1) | KR101383986B1 (ja) |
CN (1) | CN101996683B (ja) |
TW (1) | TWI498895B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012109403A (ja) * | 2010-11-17 | 2012-06-07 | Elpida Memory Inc | 半導体装置及びその制御方法 |
CN102280138B (zh) * | 2011-03-31 | 2013-07-24 | 西安华芯半导体有限公司 | 具有累积写入特征的存储方法、存储器和存储*** |
CN102707124B (zh) * | 2012-06-26 | 2015-02-18 | 苏州兆芯半导体科技有限公司 | 电压检测电路 |
JP6220031B2 (ja) * | 2016-10-05 | 2017-10-25 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性半導体記憶回路 |
US12014783B2 (en) * | 2022-01-10 | 2024-06-18 | Ememory Technology Inc. | Driving circuit for non-volatile memory |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05250531A (ja) * | 1992-03-09 | 1993-09-28 | Oki Electric Ind Co Ltd | Icカード |
US5650976A (en) * | 1993-05-14 | 1997-07-22 | Micron Technology, Inc. | Dual strobed negative pumped wordlines for dynamic random access memories |
US5515315A (en) * | 1993-12-24 | 1996-05-07 | Sony Corporation | Dynamic random access memory |
JPH09294367A (ja) * | 1996-04-24 | 1997-11-11 | Sony Corp | 電圧供給回路 |
JP3519547B2 (ja) * | 1996-06-24 | 2004-04-19 | 株式会社東芝 | 中間電圧発生回路及びこれを有する不揮発性半導体メモリ |
KR19990048772A (ko) * | 1997-12-10 | 1999-07-05 | 김영환 | 플래쉬 메모리 장치의 데이터 독출 및 프로그램 제어 회로 |
US6266291B1 (en) * | 1999-02-23 | 2001-07-24 | Micron Technology, Inc. | Voltage independent fuse circuit and method |
US6728151B2 (en) * | 2002-08-29 | 2004-04-27 | Micron Technology, Inc. | Driving a DRAM sense amplifier having low threshold voltage PMOS transistors |
US6920067B2 (en) * | 2002-12-25 | 2005-07-19 | Ememory Technology Inc. | Integrated circuit embedded with single-poly non-volatile memory |
JP4033472B2 (ja) * | 2004-02-23 | 2008-01-16 | ローム株式会社 | 電圧検出回路及びそれを用いたバッテリ装置 |
KR100693784B1 (ko) * | 2004-11-01 | 2007-03-12 | 주식회사 하이닉스반도체 | 전압레벨 검출장치 및 그를 이용한 내부전압 발생장치 |
US7471588B2 (en) * | 2006-05-05 | 2008-12-30 | Altera Corporation | Dual port random-access-memory circuitry |
US7369446B2 (en) * | 2006-07-13 | 2008-05-06 | Atmel Corporation | Method and apparatus to prevent high voltage supply degradation for high-voltage latches of a non-volatile memory |
JP4932446B2 (ja) * | 2006-11-15 | 2012-05-16 | 株式会社リコー | メモリ回路及びメモリ回路の動作制御方法 |
US7864588B2 (en) * | 2007-09-17 | 2011-01-04 | Spansion Israel Ltd. | Minimizing read disturb in an array flash cell |
-
2010
- 2010-06-11 JP JP2010134002A patent/JP5337108B2/ja not_active Expired - Fee Related
- 2010-07-29 TW TW099125100A patent/TWI498895B/zh not_active IP Right Cessation
- 2010-07-30 US US12/847,147 patent/US8179729B2/en not_active Expired - Fee Related
- 2010-08-09 KR KR1020100076478A patent/KR101383986B1/ko active IP Right Grant
- 2010-08-10 CN CN201010251016.1A patent/CN101996683B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN101996683B (zh) | 2014-10-29 |
US20110032776A1 (en) | 2011-02-10 |
US8179729B2 (en) | 2012-05-15 |
KR101383986B1 (ko) | 2014-04-10 |
JP2011060410A (ja) | 2011-03-24 |
KR20110016411A (ko) | 2011-02-17 |
CN101996683A (zh) | 2011-03-30 |
TWI498895B (zh) | 2015-09-01 |
TW201120891A (en) | 2011-06-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5084118B2 (ja) | 半導体装置のクロック発振器 | |
CN107919144B (zh) | 电源电路以及半导体存储装置 | |
TWI592936B (zh) | 內部電源電壓輔助電路、半導體記憶裝置及半導體裝置 | |
US9837131B2 (en) | Semiconductor device and output circuit thereof | |
JP5202248B2 (ja) | 半導体記憶装置 | |
JP5337108B2 (ja) | メモリ回路及びこれを備える電圧検出回路 | |
CN103871459A (zh) | 降低存储器器件的功率消耗 | |
TWI740757B (zh) | 半導體裝置 | |
JP6237310B2 (ja) | 半導体集積回路 | |
US20140321224A1 (en) | Semiconductor device | |
KR101061341B1 (ko) | 반도체 메모리 소자의 캠 셀 독출 제어 회로 및 독출 방법 | |
JP2010232848A (ja) | 半導体メモリの内部電源のスタートアップ回路 | |
US20180047440A1 (en) | Method for autocorrective writing to a multiport static random access memory device, and corresponding device | |
JP2016058115A (ja) | データ読出し回路 | |
TWI559308B (zh) | 內部電源電壓產生電路、半導體記憶裝置及半導體裝置 | |
JP2013172155A (ja) | 半導体装置 | |
JP2005085422A (ja) | 半導体装置 | |
KR100910866B1 (ko) | 반도체 메모리 소자 | |
KR100883138B1 (ko) | 입력블록을 구비하는 반도체메모리소자 | |
JPH1145581A (ja) | 半導体記憶装置 | |
JP5533498B2 (ja) | 内部電位発生回路 | |
JP2008192960A (ja) | 半導体集積回路 | |
US20100165781A1 (en) | Internal write/read pulse generating circuit of a semiconductor memory apparatus | |
JP2014078313A (ja) | 半導体装置 | |
KR20090019357A (ko) | 리프레시 신호 생성회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130403 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130717 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130723 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130802 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5337108 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |