JP5333098B2 - デッドタイム生成回路及びモータ制御装置 - Google Patents
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Description
本発明は、例えばモータを制御するためのモータ制御装置に用いられ、インバータのスイッチング制御のためのデッドタイムを生成するデッドタイム生成回路に関する。
3相ブラシレスDCモータ駆動回路においては、3相インバータ回路のスイッチング素子をPWM制御によりオン、オフさせてモータを駆動する。3相ブラシレスDCモータ駆動回路の例は、例えば特許文献1に記載されている。3相の制御のために、各相毎に1対のMOSFETを備え、それぞれをオン、オフすることでモータの駆動を制御する。3相インバータ回路では、各相においてモータ駆動用電源とグランドとの間にスイッチング素子として直列接続された1対のMOSFETが挿入接続される。以下、モータ駆動用電源側のMOSFETを上段の素子、グランド側のMOSFETを下段の素子という。各相の上段の素子及び下段の素子が同時にオンすると、電源とグランドとの間に大電流が流れて素子が破損するため、上段の素子及び下段の素子のオン、オフを切り替える際には、上段の素子及び下段の素子が両方ともにオフとなるデッドタイムと呼ばれる期間を設けて、素子の破損を防止する。デッドタイムが長すぎると、効率の低下、トルクの面、及び加速時間の長時間化の面で不利であり、短すぎるとMOSFETを破損する可能性が高まることから、システムに適した長さに調整することが望まれる。
図1は、従来技術に係るデッドタイムについて説明するためのグラフであって、システムに入力されるPWM信号の入力デューティ比とモータに出力される出力デューティ比との関係を示したグラフである。縦軸及び横軸の正負は、それぞれモータの正転時及び反転時のデューティ比を示す。図1を参照すると、デッドタイムがない場合は、点線のように特性は線形であるが、デッドタイムがある場合は、デッドタイムの影響でデューティ比が低いとき(領域A1)及びデューティ比が高いとき(領域A2及び領域A3)に線形な特性を示さない。よって、デッドタイムが長いほど、デューティ比が低いときの制御不可領域(デッドゾーン)が長くなり、デューティ比が高いときの最高出力デューティ比が低くなる。ゆえに、デッドタイムが長い場合、モータを低回転でかつ正逆転運転する際の安定性が低下し、モータ始動時の加速時間の長時間化を招き、制御性が悪化する。したがって、デッドタイムの長さは短いほど良い。
また、上段の素子がオンでかつ下段の素子がオフの状態から、上段の素子がオフでかつ下段の素子がオンの状態へ遷移する際のデッドタイムの長さと、その逆に遷移する際のデッドタイムの長さとが異なると、制御のし易さの面で不利である。したがって、両者のデッドタイムの長さは同一であることも制御性の点から望まれる。
さらに、MOSFETのオン、オフ状態が固定してしまう際、デッドタイムに同期して3相のうちのオン、オフの制御対象とする相を変更すれば問題とならない。しかし、デッドタイムがない状態でモータの回転方向の変更、又はブレーキ制御(3相インバータ回路のすべての下段の素子をオン)をすると、上段の素子の状態及び下段の素子の状態を同時に変化させることになるので、素子が破損するおそれがある。したがって、確実にデッドタイムを確保する必要がある。
図2は、特許文献2に記載の従来技術に係るデッドタイム生成回路200を示す回路図である。従来技術に係るデッドタイム生成回路は、外部回路(図示せず。)から制御信号Saが入力され、3相インバータ回路の上段の素子のための制御信号Pout及び下段の素子のための制御信号Noutを出力する。従来技術に係るデッドタイム生成回路は、カレントミラー回路201と、遅延時間設定回路202と、外付け抵抗を接続するための端子Tm10と、外付け抵抗R10とを備える。外付け抵抗R10により、カレントミラー回路201が出力する電流を設定する。遅延時間設定回路202は、コンデンサC11及びC12と、コンデンサC11及びC12のそれぞれに並列に接続された放電用トランジスタT21及びT22と、コンデンサC11及びC12のそれぞれの電圧V11及びV12をしきい値電圧と比較して、制御信号Pout及び制御信号Noutにオン又はオフを出力するバッファL12及びL13と、制御信号Saを反転するインバータL11を備える。
制御信号Saが立ち上がると、放電用トランジスタT21がオンしてコンデンサC11は放電する。これと同時に、放電用トランジスタT22はオフして、カレントミラー回路201が出力する電流によってコンデンサC12が充電される。コンデンサC11が放電し、バッファL12が有するしきい値電圧を下回ると制御信号Poutはオフとなる。一方、コンデンサC12が充電され、バッファL13が有するしきい値電圧を超えると、制御信号Noutはオンとなる。制御信号Saが立ち下がるときには、放電用トランジスタT21及びコンデンサC11の動作と、放電用トランジスタT22及びコンデンサC12の動作が入れ替わり、上述した場合と同様に動作する。したがって、従来技術に係るデッドタイム生成回路では、制御信号Saの立ち上がり、及び立ち下がりを起点として、コンデンサC11及びコンデンサC12を充電する時間に基づいて2つのデッドタイムが生成される。なお、カレントミラー回路が出力する電流の大きさは、外付け抵抗R10によって設定できるため、外付け抵抗R10を変更することによりデッドタイムの長さを変更することができる。
特許文献2に係るデッドタイム生成回路では、制御信号Saの立ち上がり、及び立ち下がりを起点とするデッドタイムの長さが同じになるようにコンデンサC11,C12及びバッファL12,L13が設計されたとしても、半導体製造上の素子のばらつきがあること、及びバッファL12並びにL13がそれぞれインバータ並びにバッファであって同一構成でないことから、制御出力Pout及び制御出力Noutのオンオフを切り替えるためのしきい値電圧が異なり、デッドタイムの長さが異なる可能性がある。
図3は、図2のデッドタイム生成回路200のしきい値電圧が異なるときの動作を示すタイミングチャートである。バッファL12及びバッファL13がともにしきい値電圧Vth1を有する場合は、制御信号Saの立ち上がり及び立ち下がりを起点とするデッドタイムの長さは、ともに時間t1となり一致する。しかしながら、バッファL12がしきい値電圧Vth1よりも低いしきい値電圧Vth2を有する場合は、制御信号Saの立ち下がりを起点とするデッドタイムの長さが時間t2となり、立ち上がりを起点とするデッドタイムの長さよりも短くなる。
また、特許文献2では、制御信号Saに入力される信号がコンデンサC11及びC12の放電時間未満の狭いパルス幅の信号であってもデッドタイムの長さが変化しないと記述されている。特許文献2では、コンデンサC11及びC12の電荷を放電するために必要な時間が0とみなされているが、実際には、コンデンサC11並びにC12、制御信号Saをドライブする素子、及びバッファL11のトランジスタ特性に依存するが、コンデンサC11及びC12を放電するには最低でも数ns〜数十ns程度は必要となる。図4は、図2のデッドタイム生成回路200にHレベルである期間が、コンデンサC11の放電時間よりも短い制御信号Saが入力されたときの動作を示すタイミングチャートである。この場合、制御信号SaがHレベルである期間がコンデンサC11の放電に必要な時間よりも短いことから、コンデンサC11が放電している途中で制御信号SaがLレベルとなり、コンデンサC11の電圧がしきい値電圧以下に低下しないことから、制御信号Poutがオン、制御信号Noutがオフで固定される。また、図5は、図2のデッドタイム生成回路200にLレベルである期間が、コンデンサC12の放電時間よりも短い制御信号Saが入力されたときの動作を示すタイミングチャートである。この場合も同様に、制御信号SaがLレベルである期間がコンデンサC12の放電に必要な時間よりも短いことから、コンデンサC12の電圧がしきい値電圧以下に低下せず、制御信号Poutがオフ、制御信号Noutがオンで固定される。
上述したように、いずれの場合も、コンデンサC11又はC12がしきい値電圧以下まで放電しないため、制御信号Pout及びNoutが変化しない。3相ブラシレスDCモータの制御を行う場合、回転方向の変更、及びブレーキ制御の際には、デッドタイムを確保して制御信号の状態を変更する必要がある。このため、特許文献2に係るデッドタイム生成回路200をブラシレスDCモータの制御に適用する場合、コンデンサC11及びC12の放電時間が確保されないような短いパルスを制御信号Saに入力すると、回転方向制御、ブレーキ制御などができないという制約が生じる。
本発明の目的は以上の問題を解決し、例えばモータを制御するためのインバータ回路において、上段の素子がオンかつ下段の素子がオフの状態から、上段の素子がオフかつ下段の素子がオンの状態へ遷移するときと、その逆の状態に遷移するときとのデッドタイムの長さが同一であり、制御信号がコンデンサの放電時間より短いパルスであっても、所定の長さのデッドタイムを生成することができるデッドタイム生成回路と、それを用いたモータ制御装置を提供することにある。
本発明に係るデッドタイム生成回路は、外付け抵抗に応じて所定の電流を発生する定電流回路と、
上記発生した電流に対応する電流を発生する電流発生回路と、
入力されるデッドタイム制御信号及び所定のコンパレータ信号に基づいて、上記デッドタイム制御信号の立ち上がり及び立下がりから所定の遅延時間だけ遅延させてデッドタイム生成信号を発生し、上記デッドタイム生成信号に基づいて充放電信号を発生する制御回路と、
上記充放電信号に基づいて、上記電流発生回路からの電流を用いてコンデンサを充電し又は放電することを制御し、上記コンデンサの電圧を所定のしきい値電圧と比較して、上記コンデンサの電圧が上記しきい値電圧を超えたときにコンパレータ信号を発生する充放電回路とを備えたデッドタイム生成回路であって、
上記制御回路は、上記デッドタイム制御信号の立ち上がり及び立下がりからそれぞれ上記遅延時間が経過したときから上記コンパレータ信号が入力されるまで充放電信号を発生することを特徴とする。
上記発生した電流に対応する電流を発生する電流発生回路と、
入力されるデッドタイム制御信号及び所定のコンパレータ信号に基づいて、上記デッドタイム制御信号の立ち上がり及び立下がりから所定の遅延時間だけ遅延させてデッドタイム生成信号を発生し、上記デッドタイム生成信号に基づいて充放電信号を発生する制御回路と、
上記充放電信号に基づいて、上記電流発生回路からの電流を用いてコンデンサを充電し又は放電することを制御し、上記コンデンサの電圧を所定のしきい値電圧と比較して、上記コンデンサの電圧が上記しきい値電圧を超えたときにコンパレータ信号を発生する充放電回路とを備えたデッドタイム生成回路であって、
上記制御回路は、上記デッドタイム制御信号の立ち上がり及び立下がりからそれぞれ上記遅延時間が経過したときから上記コンパレータ信号が入力されるまで充放電信号を発生することを特徴とする。
また、上記デッドタイム生成回路において、上記制御回路は、
第1のクロック端子及び第1のリセット端子を有し、上記第1のクロック端子に入力される信号に基づいて上記デッドタイム制御信号を保持し、上記第1のリセット端子に入力される信号に基づいてリセットする第1のラッチ回路と、
上記第1のラッチ回路から出力される信号を上記遅延時間だけ遅延させる遅延回路と、
第2のクロック端子及び第2のリセット端子を有し、上記第2のクロック端子に入力される信号に基づいて上記遅延回路から出力される信号を保持し、上記第2のリセット端子に入力される信号に基づいてリセットする第2のラッチ回路とを備え、
上記第1のラッチ回路において、上記デッドタイム制御信号がクロック端子に入力され、上記遅延回路から出力される信号がリセット端子に入力され、
上記第2のラッチ回路において、上記遅延回路から出力される信号がクロック端子に入力され、上記コンパレータ信号がリセット端子に入力され、
上記第2のラッチ回路から出力される信号を上記デッドタイム生成信号として出力することを特徴とする。
第1のクロック端子及び第1のリセット端子を有し、上記第1のクロック端子に入力される信号に基づいて上記デッドタイム制御信号を保持し、上記第1のリセット端子に入力される信号に基づいてリセットする第1のラッチ回路と、
上記第1のラッチ回路から出力される信号を上記遅延時間だけ遅延させる遅延回路と、
第2のクロック端子及び第2のリセット端子を有し、上記第2のクロック端子に入力される信号に基づいて上記遅延回路から出力される信号を保持し、上記第2のリセット端子に入力される信号に基づいてリセットする第2のラッチ回路とを備え、
上記第1のラッチ回路において、上記デッドタイム制御信号がクロック端子に入力され、上記遅延回路から出力される信号がリセット端子に入力され、
上記第2のラッチ回路において、上記遅延回路から出力される信号がクロック端子に入力され、上記コンパレータ信号がリセット端子に入力され、
上記第2のラッチ回路から出力される信号を上記デッドタイム生成信号として出力することを特徴とする。
さらに、上記デッドタイム生成回路において、上記制御回路はさらに、上記第1のラッチ回路から出力される信号が出力されないときに上記充放電信号を出力することを停止するように制御するゲート回路を備えたことを特徴とする。
本発明に係るモータ制御装置は、モータを制御するPWM信号に基づいてDCモータを駆動制御するドライバ回路を備えたモータ制御装置において、
上記モータ制御装置は、
請求項1乃至3のうちのいずれか1つに記載のデッドタイム生成回路を備え、
入力されるPWM信号をデッドタイム制御信号として用いて上記デッドタイム生成回路に入力し、
上記モータ制御装置は、
上記デッドタイム生成信号に基づいて、上記デッドタイム制御信号を保持し、上記デッドタイム制御信号に基づいてリセットすることにより、上記DCモータを制御するための出力PWM信号を発生して上記ドライバ回路に出力する出力PWM生成回路を備えたことを特徴とする。
上記モータ制御装置は、
請求項1乃至3のうちのいずれか1つに記載のデッドタイム生成回路を備え、
入力されるPWM信号をデッドタイム制御信号として用いて上記デッドタイム生成回路に入力し、
上記モータ制御装置は、
上記デッドタイム生成信号に基づいて、上記デッドタイム制御信号を保持し、上記デッドタイム制御信号に基づいてリセットすることにより、上記DCモータを制御するための出力PWM信号を発生して上記ドライバ回路に出力する出力PWM生成回路を備えたことを特徴とする。
本発明によれば、制御信号の立ち上がり及び立ち下がりのときに、同一のコンデンサに対して充電及び放電を実行し、その充電時間に基づいてデッドタイムを生成することから、制御信号の立ち上がり及び立ち下がりに対して同じ長さのデッドタイムを生成することができる。また、制御信号にコンデンサの放電時間より短いパルスが入力された場合でも、遅延回路を用いてコンデンサを完全に放電する回路構成であることから、設定された長さのデッドタイムが生成できる。さらに、生成されたデッドタイムに同期して3相インバータ回路に出力する制御信号を変更することで、回転方向の変更やブレーキ処理を行う際にもデッドタイムが確保され、3相インバータ回路に含まれるスイッチング素子の破損を防止することができる。
第1の実施形態.
図6は、本発明の第1の実施形態に係るデッドタイム生成回路100を示す回路図である。デッドタイム生成回路は、外付け抵抗R1と、外付け抵抗R1を接続する端子Tm1と、定電流回路102と、カレントミラー回路103と、充放電回路104と、モノマルチ制御回路105とを備えて構成される。デッドタイム生成回路100は、定電流回路102で生成される一定の電流I1と等しい電流I2をカレントミラー回路103で生成し、電流I2でコンデンサC1を充電し、その充電時間と等しい長さのデッドタイムを生成する。デッドタイム生成回路100では、抵抗R1の大きさを変化させることで電流I1の大きさを変化させて、コンデンサC1の充電時間を変化させる。これにより、デッドタイムの長さを設定できる。デッドタイム生成回路100では、デッドタイムの長さとして数十nsから数μsまでを設定することができる。
図6は、本発明の第1の実施形態に係るデッドタイム生成回路100を示す回路図である。デッドタイム生成回路は、外付け抵抗R1と、外付け抵抗R1を接続する端子Tm1と、定電流回路102と、カレントミラー回路103と、充放電回路104と、モノマルチ制御回路105とを備えて構成される。デッドタイム生成回路100は、定電流回路102で生成される一定の電流I1と等しい電流I2をカレントミラー回路103で生成し、電流I2でコンデンサC1を充電し、その充電時間と等しい長さのデッドタイムを生成する。デッドタイム生成回路100では、抵抗R1の大きさを変化させることで電流I1の大きさを変化させて、コンデンサC1の充電時間を変化させる。これにより、デッドタイムの長さを設定できる。デッドタイム生成回路100では、デッドタイムの長さとして数十nsから数μsまでを設定することができる。
次に、デッドタイム生成回路100の構成及び動作について説明する。定電流回路102は、オペアンプAMPを用いたボルテージフォロア回路を有しており、半導体集積回路101の内部で電源電圧から生成される安定した電圧VDDをオペアンプAMPの非反転入力端子に入力しているため、オペアンプAMPの反転入力端子に接続されている抵抗R1の半導体集積回路101側の電圧は常に電圧VDDとなり、抵抗R1で半導体集積回路101からグランドに流れる一定な電流I1=VDD/R1を生成する。なお、抵抗R1を変化させることで、電流I1を変化させることができる。また、カレントミラー回路103は、トランジスタT1及びT2で構成され、電流I1と等しい電流I2を生成し、電流I2を充放電回路104に供給する。
充放電回路104は、コンデンサC1と、トランジスタT4及びT5で構成されるインバータと、コンパレータCOMPとを備えて構成される。インバータは、充放電信号S1により、コンデンサC1の充電及び放電を切り換える。インバータには、カレントミラー回路103から出力される電流I2が入力されており、インバータにHレベルの充放電信号S1を入力すると、PチャンネルトランジスタT4がオンするのでコンデンサC1に電流I2が流れ込み、コンデンサC1が充電される。一方、Lレベルの充放電信号S1を入力すると、インバータのNチャンネルトランジスタT5がオンし、コンデンサC1の蓄積電荷がNチャンネルトランジスタT5を介して放電される。また、コンパレータCOMPは、コンデンサC1の電圧Vcをしきい値電圧Vthと比較して、比較結果を示すコンパレータ信号S2をモノマルチ制御回路105に出力する。コンパレータ信号S2は、Vc≧VthのときはHレベル、Vc<VthのときはLレベルとなる。
しきい値電圧Vthがばらつくと、電圧Vcがしきい値電圧Vthを超えるまでの時間がばらつくため、デッドタイムの長さがばらつく。しかし、デッドタイム生成回路100では、(1)しきい値電圧Vthは、半導体集積回路101の内部で電源電圧から生成される安定した電圧VDDを抵抗R2及びR3を用いて分圧した電圧であるため、電源電圧のゆれに強いこと、(2)しきい値電圧Vthを生成する抵抗R2及びR3のばらつきは、抵抗のレイアウトを例えばコモンセントロイド構造にすることにより極力抑えることができることから、しきい値電圧Vthは一定であると考えてよい。よって、デッドタイム生成回路100では、しきい値電圧Vthのばらつきによるデッドタイムの長さのばらつきを抑制することができる。
モノマルチ制御回路105は、外部回路(図示せず。)からのデッドタイム制御信号S3と、充放電回路104からのコンパレータ信号S2とを受信し、充放電信号S1を充放電回路104に出力し、デッドタイム生成信号S4を外部回路(図示せず。)に出力する。充放電信号S1、コンパレータ信号S2、デッドタイム制御信号S3、及びデッドタイム生成信号S4は、Hレベル又はLレベルのいずれかである。モノマルチ制御回路105は、デッドタイム制御信号S3の立ち上がり、もしくは立ち下がりが連続した場合に、最後の立ち上がり(立ち下がり)からコンデンサC1の充放電制御を行うこと(モノマルチ)によって、デッドタイム生成信号S4を生成する。
図8、図9及び図10は、モノマルチ制御回路105の詳細を示す回路図である。なお、図8及び図9において、Dは信号入力端子であり、Rはリセット信号入力端子である。図8の制御ロジック回路は、DフリップフロップFF11及びFF12と、遅延回路D11とを備えて構成され、デッドタイム制御信号S3及びコンパレータ信号S2を受信し、放電信号Sd1及び充電信号Sc1を発生して出力する。図9の制御ロジック回路は、インバータL1と、DフリップフロップFF21及びFF22と、遅延回路D21とを備えて構成され、デッドタイム制御信号S3及びコンパレータ信号S2を受信し、放電信号Sd2及び充電信号Sc2を発生して出力する。図8の制御ロジック回路からの放電信号Sd1及び充電信号Sc1は図10の制御ロジック回路に入力され、図9の制御ロジック回路からの放電信号Sd2及び充電信号Sc2は図10の制御ロジック回路に入力される。図10の制御ロジック回路は、NORゲートL2、ANDゲートL3、ORゲートL4、及びNOTゲートL5を備えて構成され、放電信号Sd1、放電信号Sd2、充電信号Sc1、及び充電信号Sc2を受信し、充放電信号S1及びデッドタイム生成信号S4を発生して出力する。充放電信号S1は、放電信号Sd1と放電信号Sd2との論理和の否定を示す信号と、充電信号Sc1と充電信号Sc2との論理和との論理積である。デッドタイム生成信号S4は、充電信号Sc1と充電信号Sc2との論理和の否定を示す信号である。
次に、図6及び図8〜図10を参照して、モノマルチ制御回路105の動作について説明する。デッドタイム制御信号S3は、DフリップフロップFF11及びFF21のクロックとして入力されているため、デッドタイム制御信号の立ち上がり時は、図8の回路が駆動され、立ち下がり時は図9の回路が駆動される。初期状態では、デッドタイム制御信号S3、放電信号Sd1、充電信号Sc1、放電信号Sd2、充電信号Sc2は、すべてLレベルであり、その結果、充放電信号S1はLレベル、デッドタイム生成信号S4はHレベルである。デッドタイム制御信号S3が立ち上がると、DフリップフロップFF11が駆動され、放電信号Sd1がHレベルとなる。この結果、充放電信号S1はLレベルとなるので、コンデンサC1は放電される。放電信号Sd1は遅延回路D11に入力され、一定時間が経過した後、DフリップフロップFF12のクロック及びDフリップフロップFF11のリセットにHレベルが入力される。その結果、DフリップフロップFF11がリセットされて放電信号Sd1がLレベルとなると同時に、DフリップフロップFF12が駆動されて充電信号Sc1がHレベルとなる。この結果、充放電信号S1はHレベルとなり、コンデンサC1の充電が開始される。またこのとき、デッドタイム生成信号S4は、Lレベルとなる。コンデンサC1の充電により、コンデンサ電圧Vcがしきい値電圧Vthを超えるとコンパレータCOMPがHレベルのコンパレータ信号S2を出力するので、DフリップフロップFF12がリセットされて、充電信号Sc1はLレベルとなり、充放電信号S1がLレベルとなる。またこのとき、デッドタイム生成信号S4は、Hレベルとなる。なお、デッドタイム制御信号が立ち下がるときは、図9の回路が図8の回路と同様に動作する。
図8及び図9の遅延回路D11及び遅延回路D12は、放電信号Sd1及びSd2がHレベルになってから所定の遅延時間t3の後、充電信号Sc1及びSc2をHレベルにする回路である。これにより、コンデンサC1を充電する前に、遅延時間t3に等しい期間、コンデンサC1を放電することができる。遅延時間t3はデッドタイムの長さに含まれるため、コンデンサC1の充電時間をデッドタイムの長さとしたときは、遅延時間t3がデッドタイムの誤差となるため、遅延時間t3はできる限り短くすることが望ましい。ただし、遅延時間t3をコンデンサC1が放電して0Vになるまでの時間以上に設定することで、コンデンサC1を必ず0Vから充電することが可能となり、デッドタイムの長さを確実にコンデンサC1の充電時間以上とすることができる。また、コンデンサC1の容量を小さくすることで、コンデンサC1の放電時間が短くなるため、遅延時間t3を短くすることができ、かつ回路面積を小さくすることができる。以上の説明より、デッドタイムの長さTdは、式(1)で表すことができる。ここでCはコンデンサC1の静電容量を表す。電流I2でコンデンサC1をしきい値電圧Vthまで充電する時間と、遅延時間t3との合計がデッドタイムの長さTdである。
[数1]
Td=(C×Vth)/I2+t3 (1)
Td=(C×Vth)/I2+t3 (1)
図11は、本発明の第1の実施形態に係るデッドタイム生成回路100の動作を示すタイミングチャートである。デッドタイム制御信号S3が立ち上がると遅延時間t3(例えば10nsec)の後、充放電信号Sc1が立ち上がる。遅延時間t3の間、充放電信号S1はLレベルであり、コンデンサC1は放電状態である。遅延時間t3が経過した後、充放電信号S1がHレベルになってからコンデンサC1が充電され、同時にデッドタイム生成信号S4が立ち下がる。時間t2(例えば40nsec)が経過してコンデンサ電圧Vcがしきい値電圧Vthに達すると、充放電信号S1が立ち下がり、同時にデッドタイム生成信号S4が立ち上がる。このデッドタイム生成信号S4がLレベルである期間をデッドタイムとする。デッドタイム制御信号S3が立ち下がった際も同様に動作する。上述したように、デッドタイム制御信号S3の立ち上がり及び立ち下がりのそれぞれで、デッドタイム生成信号S4がLレベルである期間、すなわちデッドタイムが1回ずつ生成される。デッドタイム生成回路100では、1つのコンデンサC1の充電時間に基づいた時間をデッドタイムとしているため、デッドタイム制御信号S3の立ち上がりと立ち下がりとで、等しい長さのデッドタイムを生成することができる。なお、デッドタイム生成回路100が出力する信号は、デッドタイム生成信号S4であるが、図11には制御信号Pout及び制御信号Noutが示されている。これは、従来技術が出力する制御信号Pout及び制御信号Noutとの比較のために便宜上示したものである。
図12は、本発明の第1の実施形態に係るデッドタイム生成回路100にHレベルである期間がコンデンサC1の放電時間よりも短いデッドタイム制御信号S3が入力されたときの動作を示すタイミングチャートである。デッドタイム制御信号S3の立ち上がりから遅延時間t3の間コンデンサC1を放電するが、その途中でデッドタイム制御信号S3が立ち下がるため、その時点から再び遅延時間t3の間コンデンサC1を放電し、その後、充電を開始する。時間t2が経過してコンデンサC1の電圧Vcがしきい値電圧Vthを超えると放電を開始する。デッドタイム生成信号S4は、デッドタイム制御信号S3が立ち上がってから遅延時間t3が経過したときにLレベルとなり、コンデンサC1の充電が完了したときにHレベルとなる。よって、デッドタイム制御信号S3にHレベルである期間がコンデンサC1の放電時間よりも短い信号が入力されても、コンデンサC1を確実に放電した後、充電するため、設定したデッドタイムを確保することができる。図13は、本発明の第1の実施形態に係るデッドタイム生成回路100にLレベルである期間がコンデンサC1の放電時間よりも短いデッドタイム制御信号S3が入力されたときの動作を示すタイミングチャートである。この場合も上述した図12のタイミングチャートの場合と同様に動作する。なお、デッドタイム生成回路100が出力する信号は、デッドタイム生成信号S4であるが、図12及び図13には制御信号Pout及び制御信号Noutが示されている。これは、従来技術が出力する制御信号Pout及び制御信号Noutとの比較のために便宜上示したものである。
上述したように、デッドタイム制御信号S3が立ち上がる、もしくは立ち下がる際、図8及び図9で示した遅延回路D11及びD12による遅延時間t3の間コンデンサC1を放電してコンデンサ電圧Vcを0Vとした後に充電が開始されるため、デッドタイム制御信号S3のパルス幅がコンデンサC1の放電にかかる時間よりも短い場合でも、コンデンサが確実に充電されるため、設定したデッドタイムを確保することができる。
図14は、図6のデッドタイム生成回路100をモータ制御システムに適用した際のブロック図である。モータ制御システムは、入力PWM信号を反転するインバータL6と、デッドタイム生成回路100と、外付け抵抗R1と、外付け抵抗R1を接続する端子Tm1と、出力PWM生成回路300と、Nチャンネル−NチャンネルMOSFETドライバ回路400と、モータMとを備えて構成される。デッドタイム生成回路100は、上述したように、外部回路(図示せず。)からデッドタイム制御信号S3を受信し、デッドタイム生成信号S4を生成して、出力PWM生成回路300に出力する。
図17は、図14のモータ制御システムで利用可能な出力PWM生成回路300を示す回路図である。出力PWM生成回路300は、DフリップフロップFF31及びFF32とインバータL7で構成され、デッドタイム制御信号S3及びデッドタイム生成信号S4を受信し、スイッチング素子に対する制御信号H1〜H3及びL1〜L3を生成して、Nチャンネル−NチャンネルMOSFETドライバ回路400に出力する。なお、図17には制御信号H1及びL1のみを記述しているが、同様の回路がさらに2つ存在し、制御信号H2,L2,H3、及びL3を出力する。
図15は、図14のモータ制御システムで利用可能なNチャンネル−NチャンネルMOSFETドライバ回路400を示す回路図である。Nチャンネル−NチャンネルMOSFETドライバ回路400は、モータMを制御する3相インバータ回路であり、NチャンネルトランジスタT41〜T46で構成され、NチャンネルトランジスタT41,T43及びT45が各相の上段の素子であり、NチャンネルトランジスタT42,T44及びT46が各相の下段の素子である。Nチャンネル−NチャンネルMOSFETドライバ回路400は、各相の上段の素子に対する制御信号H1〜H3、及び下段の素子に対する制御信号L1〜L3を受信し、各相の駆動信号W,V,UをモータMに出力する。
なお、図15においては、上段の素子及び下段の素子がともにNチャンネルトランジスタである回路を示したが、本発明はこれに限らず、図16に示すようなPチャンネルトランジスタとNチャンネルトランジスタで構成される回路で構成してもよい。この場合において、出力PWM生成部300を回路変更で対応させることで、デッドタイム生成回路100を変更することなくモータMを制御することができる。
以上説明したように、第1の実施形態によれば、デッドタイム制御信号S3の立ち上がり及び立ち下がりのそれぞれで、1つのコンデンサC1の充電時間に基づいたデッドタイムが1回ずつ生成される。この結果、デッドタイム制御信号S3の立ち上がりと立ち下がりとで、等しい長さのデッドタイムを生成することができる。また、コンデンサの放電時間よりも短いパルスのデッドタイム制御信号S3を入力した場合でも、コンデンサC1を確実に放電した後に充電することから、設定したデッドタイムの長さ以上のデッドタイムを常に確保することができる。したがって、例えばモータを反転制御、及び制動制御するときに瞬間的に制御信号が反転しても、デッドタイムが確保できているのでスイッチング素子の破損を防ぐことができる。さらに、モータMを制御する3相インバータ回路がNチャンネルトランジスタを用いた構成、もしくは、Pチャンネルトランジスタ及びNチャンネルトランジスタを用いた構成であっても、出力PWM生成部300を回路変更で対応させることで、デッドタイム生成回路100を変更することなく適用できる。この特徴により、第1の実施形態に係るデッドタイム生成回路100は、デッドタイムを有する信号をMOSFETドライバに入力するすべてのアプリケーションに対して有効である。
第2の実施形態.
図7は、本発明の第2の実施形態に係るデッドタイム生成回路100aを示す回路図である。図7のデッドタイム生成回路100aは、図6のデッドタイム生成回路100と比較して、カレントミラー回路103aにトランジスタT6及びT7が追加され、カレントミラー回路がカスケード接続されている。これにより、カレントミラー回路103aは、カレントミラー回路103と比較して、電源電圧VDDの揺れに強くなり、電流I2の精度を向上させることができる。
図7は、本発明の第2の実施形態に係るデッドタイム生成回路100aを示す回路図である。図7のデッドタイム生成回路100aは、図6のデッドタイム生成回路100と比較して、カレントミラー回路103aにトランジスタT6及びT7が追加され、カレントミラー回路がカスケード接続されている。これにより、カレントミラー回路103aは、カレントミラー回路103と比較して、電源電圧VDDの揺れに強くなり、電流I2の精度を向上させることができる。
以上説明したように、第2の実施形態によれば、電流I2の精度を向上できることから、デッドタイム生成回路100aは、デッドタイム生成回路100よりも精度の高いデッドタイムを生成することができる。
以上詳述したように、本発明に係るデッドタイム生成回路によれば、制御信号の立ち上がり及び立ち下がりのときに、同一のコンデンサに対して充電及び放電を実行し、その充電時間に基づいてデッドタイムを生成することから、制御信号の立ち上がり及び立ち下がりに対して同じ長さのデッドタイムを生成することができる。また、制御信号にコンデンサの放電時間より短いパルスが入力された場合でも、遅延回路を用いてコンデンサを完全に放電する回路構成であることから、設定された長さのデッドタイムが生成できる。さらに、生成されたデッドタイムに同期して3相インバータ回路に出力する制御信号を変更することで、回転方向の変更やブレーキ処理を行う際にもデッドタイムが確保され、3相インバータ回路に含まれるスイッチング素子の破損を防止することができる。
100…デッドタイム生成回路、
101,200a…IC(半導体集積回路)、
102…定電流回路、
103,103a,201…カレントミラー回路、
104…充放電回路、
105…モノマルチ制御回路、
200…デッドタイム生成回路、
202…遅延時間設定回路、
AMP…オペアンプ、
C1,C11,C12…コンデンサ、
COMP…コンパレータ、
D11,D21…遅延回路、
FF11,FF12,FF21,FF22,FF31,FF32…Dフリップフロップ、
L1〜L7…論理回路、
L11…インバータ、
L12,L13…バッファ、
R1,R2,R3,R10…抵抗、
S1…充放電信号、
S2…コンパレータ信号、
S3…デッドタイム制御信号、
S4…デッドタイム生成信号、
Sa…制御信号、
Sc1,Sc2…充電信号、
Sd1,Sd2…放電信号、
T1〜T7,T11〜T13,T21,T22,T41〜T49…トランジスタ、
Tm1,Tm10…端子、
Vth,Vth1,Vth2…しきい値電圧。
101,200a…IC(半導体集積回路)、
102…定電流回路、
103,103a,201…カレントミラー回路、
104…充放電回路、
105…モノマルチ制御回路、
200…デッドタイム生成回路、
202…遅延時間設定回路、
AMP…オペアンプ、
C1,C11,C12…コンデンサ、
COMP…コンパレータ、
D11,D21…遅延回路、
FF11,FF12,FF21,FF22,FF31,FF32…Dフリップフロップ、
L1〜L7…論理回路、
L11…インバータ、
L12,L13…バッファ、
R1,R2,R3,R10…抵抗、
S1…充放電信号、
S2…コンパレータ信号、
S3…デッドタイム制御信号、
S4…デッドタイム生成信号、
Sa…制御信号、
Sc1,Sc2…充電信号、
Sd1,Sd2…放電信号、
T1〜T7,T11〜T13,T21,T22,T41〜T49…トランジスタ、
Tm1,Tm10…端子、
Vth,Vth1,Vth2…しきい値電圧。
Claims (4)
- 外付け抵抗に応じて所定の電流を発生する定電流回路と、
上記発生した電流に対応する電流を発生する電流発生回路と、
入力されるデッドタイム制御信号及び所定のコンパレータ信号に基づいて、上記デッドタイム制御信号の立ち上がり及び立下がりから所定の遅延時間だけ遅延させてデッドタイム生成信号を発生し、上記デッドタイム生成信号に基づいて充放電信号を発生する制御回路と、
上記充放電信号に基づいて、上記電流発生回路からの電流を用いてコンデンサを充電し又は放電することを制御し、上記コンデンサの電圧を所定のしきい値電圧と比較して、上記コンデンサの電圧が上記しきい値電圧を超えたときにコンパレータ信号を発生する充放電回路とを備えたデッドタイム生成回路であって、
上記制御回路は、上記デッドタイム制御信号の立ち上がり及び立下がりからそれぞれ上記遅延時間が経過したときから上記コンパレータ信号が入力されるまで充放電信号を発生することを特徴とするデッドタイム生成回路。 - 上記制御回路は、
第1のクロック端子及び第1のリセット端子を有し、上記第1のクロック端子に入力される信号に基づいて上記デッドタイム制御信号を保持し、上記第1のリセット端子に入力される信号に基づいてリセットする第1のラッチ回路と、
上記第1のラッチ回路から出力される信号を上記遅延時間だけ遅延させる遅延回路と、
第2のクロック端子及び第2のリセット端子を有し、上記第2のクロック端子に入力される信号に基づいて上記遅延回路から出力される信号を保持し、上記第2のリセット端子に入力される信号に基づいてリセットする第2のラッチ回路とを備え、
上記第1のラッチ回路において、上記デッドタイム制御信号がクロック端子に入力され、上記遅延回路から出力される信号がリセット端子に入力され、
上記第2のラッチ回路において、上記遅延回路から出力される信号がクロック端子に入力され、上記コンパレータ信号がリセット端子に入力され、
上記第2のラッチ回路から出力される信号を上記デッドタイム生成信号として出力することを特徴とする請求項1記載のデッドタイム生成回路。 - 上記制御回路はさらに、上記第1のラッチ回路から出力される信号が出力されないときに上記充放電信号を出力することを停止するように制御するゲート回路を備えたことを特徴とする請求項2記載のデッドタイム生成回路。
- モータを制御するPWM信号に基づいてDCモータを駆動制御するドライバ回路を備えたモータ制御装置において、
上記モータ制御装置は、
請求項1乃至3のうちのいずれか1つに記載のデッドタイム生成回路を備え、
入力されるPWM信号をデッドタイム制御信号として用いて上記デッドタイム生成回路に入力し、
上記モータ制御装置は、
上記デッドタイム生成信号に基づいて、上記デッドタイム制御信号を保持し、上記デッドタイム制御信号に基づいてリセットすることにより、上記DCモータを制御するための出力PWM信号を発生して上記ドライバ回路に出力する出力PWM生成回路を備えたことを特徴とするモータ制御装置。
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