JP5333098B2

JP5333098B2 - デッドタイム生成回路及びモータ制御装置

Info

Publication number: JP5333098B2
Application number: JP2009210673A
Authority: JP
Inventors: 康雄上田; 正志徳田; 敏弘塚越
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2009-09-11
Filing date: 2009-09-11
Publication date: 2013-11-06
Anticipated expiration: 2029-09-11
Also published as: CN102484434A; EP2476195B8; JP2011062021A; US8665003B2; EP2476195B1; CA2770381A1; US20120126735A1; CN102484434B; EP2476195A4; KR20120041789A; CA2770381C; EP2476195A1; KR101308208B1; WO2011030842A1

Description

本発明は、例えばモータを制御するためのモータ制御装置に用いられ、インバータのスイッチング制御のためのデッドタイムを生成するデッドタイム生成回路に関する。

３相ブラシレスＤＣモータ駆動回路においては、３相インバータ回路のスイッチング素子をＰＷＭ制御によりオン、オフさせてモータを駆動する。３相ブラシレスＤＣモータ駆動回路の例は、例えば特許文献１に記載されている。３相の制御のために、各相毎に１対のＭＯＳＦＥＴを備え、それぞれをオン、オフすることでモータの駆動を制御する。３相インバータ回路では、各相においてモータ駆動用電源とグランドとの間にスイッチング素子として直列接続された１対のＭＯＳＦＥＴが挿入接続される。以下、モータ駆動用電源側のＭＯＳＦＥＴを上段の素子、グランド側のＭＯＳＦＥＴを下段の素子という。各相の上段の素子及び下段の素子が同時にオンすると、電源とグランドとの間に大電流が流れて素子が破損するため、上段の素子及び下段の素子のオン、オフを切り替える際には、上段の素子及び下段の素子が両方ともにオフとなるデッドタイムと呼ばれる期間を設けて、素子の破損を防止する。デッドタイムが長すぎると、効率の低下、トルクの面、及び加速時間の長時間化の面で不利であり、短すぎるとＭＯＳＦＥＴを破損する可能性が高まることから、システムに適した長さに調整することが望まれる。

図１は、従来技術に係るデッドタイムについて説明するためのグラフであって、システムに入力されるＰＷＭ信号の入力デューティ比とモータに出力される出力デューティ比との関係を示したグラフである。縦軸及び横軸の正負は、それぞれモータの正転時及び反転時のデューティ比を示す。図１を参照すると、デッドタイムがない場合は、点線のように特性は線形であるが、デッドタイムがある場合は、デッドタイムの影響でデューティ比が低いとき（領域Ａ１）及びデューティ比が高いとき（領域Ａ２及び領域Ａ３）に線形な特性を示さない。よって、デッドタイムが長いほど、デューティ比が低いときの制御不可領域（デッドゾーン）が長くなり、デューティ比が高いときの最高出力デューティ比が低くなる。ゆえに、デッドタイムが長い場合、モータを低回転でかつ正逆転運転する際の安定性が低下し、モータ始動時の加速時間の長時間化を招き、制御性が悪化する。したがって、デッドタイムの長さは短いほど良い。

また、上段の素子がオンでかつ下段の素子がオフの状態から、上段の素子がオフでかつ下段の素子がオンの状態へ遷移する際のデッドタイムの長さと、その逆に遷移する際のデッドタイムの長さとが異なると、制御のし易さの面で不利である。したがって、両者のデッドタイムの長さは同一であることも制御性の点から望まれる。

さらに、ＭＯＳＦＥＴのオン、オフ状態が固定してしまう際、デッドタイムに同期して３相のうちのオン、オフの制御対象とする相を変更すれば問題とならない。しかし、デッドタイムがない状態でモータの回転方向の変更、又はブレーキ制御（３相インバータ回路のすべての下段の素子をオン）をすると、上段の素子の状態及び下段の素子の状態を同時に変化させることになるので、素子が破損するおそれがある。したがって、確実にデッドタイムを確保する必要がある。

図２は、特許文献２に記載の従来技術に係るデッドタイム生成回路２００を示す回路図である。従来技術に係るデッドタイム生成回路は、外部回路（図示せず。）から制御信号Ｓａが入力され、３相インバータ回路の上段の素子のための制御信号Ｐｏｕｔ及び下段の素子のための制御信号Ｎｏｕｔを出力する。従来技術に係るデッドタイム生成回路は、カレントミラー回路２０１と、遅延時間設定回路２０２と、外付け抵抗を接続するための端子Ｔｍ１０と、外付け抵抗Ｒ１０とを備える。外付け抵抗Ｒ１０により、カレントミラー回路２０１が出力する電流を設定する。遅延時間設定回路２０２は、コンデンサＣ１１及びＣ１２と、コンデンサＣ１１及びＣ１２のそれぞれに並列に接続された放電用トランジスタＴ２１及びＴ２２と、コンデンサＣ１１及びＣ１２のそれぞれの電圧Ｖ１１及びＶ１２をしきい値電圧と比較して、制御信号Ｐｏｕｔ及び制御信号Ｎｏｕｔにオン又はオフを出力するバッファＬ１２及びＬ１３と、制御信号Ｓａを反転するインバータＬ１１を備える。

制御信号Ｓａが立ち上がると、放電用トランジスタＴ２１がオンしてコンデンサＣ１１は放電する。これと同時に、放電用トランジスタＴ２２はオフして、カレントミラー回路２０１が出力する電流によってコンデンサＣ１２が充電される。コンデンサＣ１１が放電し、バッファＬ１２が有するしきい値電圧を下回ると制御信号Ｐｏｕｔはオフとなる。一方、コンデンサＣ１２が充電され、バッファＬ１３が有するしきい値電圧を超えると、制御信号Ｎｏｕｔはオンとなる。制御信号Ｓａが立ち下がるときには、放電用トランジスタＴ２１及びコンデンサＣ１１の動作と、放電用トランジスタＴ２２及びコンデンサＣ１２の動作が入れ替わり、上述した場合と同様に動作する。したがって、従来技術に係るデッドタイム生成回路では、制御信号Ｓａの立ち上がり、及び立ち下がりを起点として、コンデンサＣ１１及びコンデンサＣ１２を充電する時間に基づいて２つのデッドタイムが生成される。なお、カレントミラー回路が出力する電流の大きさは、外付け抵抗Ｒ１０によって設定できるため、外付け抵抗Ｒ１０を変更することによりデッドタイムの長さを変更することができる。

特許文献２に係るデッドタイム生成回路では、制御信号Ｓａの立ち上がり、及び立ち下がりを起点とするデッドタイムの長さが同じになるようにコンデンサＣ１１，Ｃ１２及びバッファＬ１２，Ｌ１３が設計されたとしても、半導体製造上の素子のばらつきがあること、及びバッファＬ１２並びにＬ１３がそれぞれインバータ並びにバッファであって同一構成でないことから、制御出力Ｐｏｕｔ及び制御出力Ｎｏｕｔのオンオフを切り替えるためのしきい値電圧が異なり、デッドタイムの長さが異なる可能性がある。

図３は、図２のデッドタイム生成回路２００のしきい値電圧が異なるときの動作を示すタイミングチャートである。バッファＬ１２及びバッファＬ１３がともにしきい値電圧Ｖｔｈ１を有する場合は、制御信号Ｓａの立ち上がり及び立ち下がりを起点とするデッドタイムの長さは、ともに時間ｔ１となり一致する。しかしながら、バッファＬ１２がしきい値電圧Ｖｔｈ１よりも低いしきい値電圧Ｖｔｈ２を有する場合は、制御信号Ｓａの立ち下がりを起点とするデッドタイムの長さが時間ｔ２となり、立ち上がりを起点とするデッドタイムの長さよりも短くなる。

また、特許文献２では、制御信号Ｓａに入力される信号がコンデンサＣ１１及びＣ１２の放電時間未満の狭いパルス幅の信号であってもデッドタイムの長さが変化しないと記述されている。特許文献２では、コンデンサＣ１１及びＣ１２の電荷を放電するために必要な時間が０とみなされているが、実際には、コンデンサＣ１１並びにＣ１２、制御信号Ｓａをドライブする素子、及びバッファＬ１１のトランジスタ特性に依存するが、コンデンサＣ１１及びＣ１２を放電するには最低でも数ｎｓ〜数十ｎｓ程度は必要となる。図４は、図２のデッドタイム生成回路２００にＨレベルである期間が、コンデンサＣ１１の放電時間よりも短い制御信号Ｓａが入力されたときの動作を示すタイミングチャートである。この場合、制御信号ＳａがＨレベルである期間がコンデンサＣ１１の放電に必要な時間よりも短いことから、コンデンサＣ１１が放電している途中で制御信号ＳａがＬレベルとなり、コンデンサＣ１１の電圧がしきい値電圧以下に低下しないことから、制御信号Ｐｏｕｔがオン、制御信号Ｎｏｕｔがオフで固定される。また、図５は、図２のデッドタイム生成回路２００にＬレベルである期間が、コンデンサＣ１２の放電時間よりも短い制御信号Ｓａが入力されたときの動作を示すタイミングチャートである。この場合も同様に、制御信号ＳａがＬレベルである期間がコンデンサＣ１２の放電に必要な時間よりも短いことから、コンデンサＣ１２の電圧がしきい値電圧以下に低下せず、制御信号Ｐｏｕｔがオフ、制御信号Ｎｏｕｔがオンで固定される。

上述したように、いずれの場合も、コンデンサＣ１１又はＣ１２がしきい値電圧以下まで放電しないため、制御信号Ｐｏｕｔ及びＮｏｕｔが変化しない。３相ブラシレスＤＣモータの制御を行う場合、回転方向の変更、及びブレーキ制御の際には、デッドタイムを確保して制御信号の状態を変更する必要がある。このため、特許文献２に係るデッドタイム生成回路２００をブラシレスＤＣモータの制御に適用する場合、コンデンサＣ１１及びＣ１２の放電時間が確保されないような短いパルスを制御信号Ｓａに入力すると、回転方向制御、ブレーキ制御などができないという制約が生じる。

本発明の目的は以上の問題を解決し、例えばモータを制御するためのインバータ回路において、上段の素子がオンかつ下段の素子がオフの状態から、上段の素子がオフかつ下段の素子がオンの状態へ遷移するときと、その逆の状態に遷移するときとのデッドタイムの長さが同一であり、制御信号がコンデンサの放電時間より短いパルスであっても、所定の長さのデッドタイムを生成することができるデッドタイム生成回路と、それを用いたモータ制御装置を提供することにある。

本発明に係るデッドタイム生成回路は、外付け抵抗に応じて所定の電流を発生する定電流回路と、
上記発生した電流に対応する電流を発生する電流発生回路と、
入力されるデッドタイム制御信号及び所定のコンパレータ信号に基づいて、上記デッドタイム制御信号の立ち上がり及び立下がりから所定の遅延時間だけ遅延させてデッドタイム生成信号を発生し、上記デッドタイム生成信号に基づいて充放電信号を発生する制御回路と、
上記充放電信号に基づいて、上記電流発生回路からの電流を用いてコンデンサを充電し又は放電することを制御し、上記コンデンサの電圧を所定のしきい値電圧と比較して、上記コンデンサの電圧が上記しきい値電圧を超えたときにコンパレータ信号を発生する充放電回路とを備えたデッドタイム生成回路であって、
上記制御回路は、上記デッドタイム制御信号の立ち上がり及び立下がりからそれぞれ上記遅延時間が経過したときから上記コンパレータ信号が入力されるまで充放電信号を発生することを特徴とする。

また、上記デッドタイム生成回路において、上記制御回路は、
第１のクロック端子及び第１のリセット端子を有し、上記第１のクロック端子に入力される信号に基づいて上記デッドタイム制御信号を保持し、上記第１のリセット端子に入力される信号に基づいてリセットする第１のラッチ回路と、
上記第１のラッチ回路から出力される信号を上記遅延時間だけ遅延させる遅延回路と、
第２のクロック端子及び第２のリセット端子を有し、上記第２のクロック端子に入力される信号に基づいて上記遅延回路から出力される信号を保持し、上記第２のリセット端子に入力される信号に基づいてリセットする第２のラッチ回路とを備え、
上記第１のラッチ回路において、上記デッドタイム制御信号がクロック端子に入力され、上記遅延回路から出力される信号がリセット端子に入力され、
上記第２のラッチ回路において、上記遅延回路から出力される信号がクロック端子に入力され、上記コンパレータ信号がリセット端子に入力され、
上記第２のラッチ回路から出力される信号を上記デッドタイム生成信号として出力することを特徴とする。

さらに、上記デッドタイム生成回路において、上記制御回路はさらに、上記第１のラッチ回路から出力される信号が出力されないときに上記充放電信号を出力することを停止するように制御するゲート回路を備えたことを特徴とする。

本発明に係るモータ制御装置は、モータを制御するＰＷＭ信号に基づいてＤＣモータを駆動制御するドライバ回路を備えたモータ制御装置において、
上記モータ制御装置は、
請求項１乃至３のうちのいずれか１つに記載のデッドタイム生成回路を備え、
入力されるＰＷＭ信号をデッドタイム制御信号として用いて上記デッドタイム生成回路に入力し、
上記モータ制御装置は、
上記デッドタイム生成信号に基づいて、上記デッドタイム制御信号を保持し、上記デッドタイム制御信号に基づいてリセットすることにより、上記ＤＣモータを制御するための出力ＰＷＭ信号を発生して上記ドライバ回路に出力する出力ＰＷＭ生成回路を備えたことを特徴とする。

本発明によれば、制御信号の立ち上がり及び立ち下がりのときに、同一のコンデンサに対して充電及び放電を実行し、その充電時間に基づいてデッドタイムを生成することから、制御信号の立ち上がり及び立ち下がりに対して同じ長さのデッドタイムを生成することができる。また、制御信号にコンデンサの放電時間より短いパルスが入力された場合でも、遅延回路を用いてコンデンサを完全に放電する回路構成であることから、設定された長さのデッドタイムが生成できる。さらに、生成されたデッドタイムに同期して３相インバータ回路に出力する制御信号を変更することで、回転方向の変更やブレーキ処理を行う際にもデッドタイムが確保され、３相インバータ回路に含まれるスイッチング素子の破損を防止することができる。

従来技術に係るデッドタイムについて説明するためのグラフであって、システムに入力されるＰＷＭ信号の入力デューティ比とモータに出力される出力デューティ比との関係を示したグラフである。従来技術に係るデッドタイム生成回路２００を示す回路図である。図２のデッドタイム生成回路２００のしきい値電圧が異なるときの動作を示すタイミングチャートである。図２のデッドタイム生成回路２００にＨレベルである期間が、コンデンサＣ１１の放電時間よりも短い制御信号Ｓａが入力されたときの動作を示すタイミングチャートである。図２のデッドタイム生成回路２００にＬレベルである期間が、コンデンサＣ１２の放電時間よりも短い制御信号Ｓａが入力されたときの動作を示すタイミングチャートである。本発明の第１の実施形態に係るデッドタイム生成回路１００を示す回路図である。本発明の第２の実施形態に係るデッドタイム生成回路１００ａを示す回路図である。本発明の第１の実施形態に係るモノマルチ制御回路１０５に含まれる第１の制御ロジック回路を示す回路図である。本発明の第１の実施形態に係るモノマルチ制御回路１０５に含まれる第２の制御ロジック回路を示す回路図である。本発明の第１の実施形態に係るモノマルチ制御回路１０５に含まれる第３の制御ロジック回路を示す回路図である。本発明の第１の実施形態に係るデッドタイム生成回路１００の動作を示すタイミングチャートである。本発明の第１の実施形態に係るデッドタイム生成回路１００にＨレベルである期間がコンデンサＣ１の放電時間よりも短いデッドタイム制御信号Ｓ３が入力されたときの動作を示すタイミングチャートである。本発明の第１の実施形態に係るデッドタイム生成回路１００にＬレベルである期間がコンデンサＣ１の放電時間よりも短いデッドタイム制御信号Ｓ３が入力されたときの動作を示すタイミングチャートである。図６のデッドタイム生成回路１００をモータ制御システムに適用した際のブロック図である。図１４のモータ制御システムで利用可能なＮチャンネル−ＮチャンネルＭＯＳＦＥＴドライバ回路４００を示す回路図である。図１４のモータ制御システムで利用可能なＰチャンネル−ＮチャンネルＭＯＳＦＥＴドライバ回路４００ａを示す回路図である。図１４のモータ制御システムで利用可能な出力ＰＷＭ生成回路３００を示す回路図である。

第１の実施形態．
図６は、本発明の第１の実施形態に係るデッドタイム生成回路１００を示す回路図である。デッドタイム生成回路は、外付け抵抗Ｒ１と、外付け抵抗Ｒ１を接続する端子Ｔｍ１と、定電流回路１０２と、カレントミラー回路１０３と、充放電回路１０４と、モノマルチ制御回路１０５とを備えて構成される。デッドタイム生成回路１００は、定電流回路１０２で生成される一定の電流Ｉ１と等しい電流Ｉ２をカレントミラー回路１０３で生成し、電流Ｉ２でコンデンサＣ１を充電し、その充電時間と等しい長さのデッドタイムを生成する。デッドタイム生成回路１００では、抵抗Ｒ１の大きさを変化させることで電流Ｉ１の大きさを変化させて、コンデンサＣ１の充電時間を変化させる。これにより、デッドタイムの長さを設定できる。デッドタイム生成回路１００では、デッドタイムの長さとして数十ｎｓから数μｓまでを設定することができる。

次に、デッドタイム生成回路１００の構成及び動作について説明する。定電流回路１０２は、オペアンプＡＭＰを用いたボルテージフォロア回路を有しており、半導体集積回路１０１の内部で電源電圧から生成される安定した電圧Ｖ_ＤＤをオペアンプＡＭＰの非反転入力端子に入力しているため、オペアンプＡＭＰの反転入力端子に接続されている抵抗Ｒ１の半導体集積回路１０１側の電圧は常に電圧Ｖ_ＤＤとなり、抵抗Ｒ１で半導体集積回路１０１からグランドに流れる一定な電流Ｉ１＝Ｖ_ＤＤ／Ｒ１を生成する。なお、抵抗Ｒ１を変化させることで、電流Ｉ１を変化させることができる。また、カレントミラー回路１０３は、トランジスタＴ１及びＴ２で構成され、電流Ｉ１と等しい電流Ｉ２を生成し、電流Ｉ２を充放電回路１０４に供給する。

充放電回路１０４は、コンデンサＣ１と、トランジスタＴ４及びＴ５で構成されるインバータと、コンパレータＣＯＭＰとを備えて構成される。インバータは、充放電信号Ｓ１により、コンデンサＣ１の充電及び放電を切り換える。インバータには、カレントミラー回路１０３から出力される電流Ｉ２が入力されており、インバータにＨレベルの充放電信号Ｓ１を入力すると、ＰチャンネルトランジスタＴ４がオンするのでコンデンサＣ１に電流Ｉ２が流れ込み、コンデンサＣ１が充電される。一方、Ｌレベルの充放電信号Ｓ１を入力すると、インバータのＮチャンネルトランジスタＴ５がオンし、コンデンサＣ１の蓄積電荷がＮチャンネルトランジスタＴ５を介して放電される。また、コンパレータＣＯＭＰは、コンデンサＣ１の電圧Ｖｃをしきい値電圧Ｖｔｈと比較して、比較結果を示すコンパレータ信号Ｓ２をモノマルチ制御回路１０５に出力する。コンパレータ信号Ｓ２は、Ｖｃ≧ＶｔｈのときはＨレベル、Ｖｃ＜ＶｔｈのときはＬレベルとなる。

しきい値電圧Ｖｔｈがばらつくと、電圧Ｖｃがしきい値電圧Ｖｔｈを超えるまでの時間がばらつくため、デッドタイムの長さがばらつく。しかし、デッドタイム生成回路１００では、（１）しきい値電圧Ｖｔｈは、半導体集積回路１０１の内部で電源電圧から生成される安定した電圧Ｖ_ＤＤを抵抗Ｒ２及びＲ３を用いて分圧した電圧であるため、電源電圧のゆれに強いこと、（２）しきい値電圧Ｖｔｈを生成する抵抗Ｒ２及びＲ３のばらつきは、抵抗のレイアウトを例えばコモンセントロイド構造にすることにより極力抑えることができることから、しきい値電圧Ｖｔｈは一定であると考えてよい。よって、デッドタイム生成回路１００では、しきい値電圧Ｖｔｈのばらつきによるデッドタイムの長さのばらつきを抑制することができる。

モノマルチ制御回路１０５は、外部回路（図示せず。）からのデッドタイム制御信号Ｓ３と、充放電回路１０４からのコンパレータ信号Ｓ２とを受信し、充放電信号Ｓ１を充放電回路１０４に出力し、デッドタイム生成信号Ｓ４を外部回路（図示せず。）に出力する。充放電信号Ｓ１、コンパレータ信号Ｓ２、デッドタイム制御信号Ｓ３、及びデッドタイム生成信号Ｓ４は、Ｈレベル又はＬレベルのいずれかである。モノマルチ制御回路１０５は、デッドタイム制御信号Ｓ３の立ち上がり、もしくは立ち下がりが連続した場合に、最後の立ち上がり（立ち下がり）からコンデンサＣ１の充放電制御を行うこと（モノマルチ）によって、デッドタイム生成信号Ｓ４を生成する。

図８、図９及び図１０は、モノマルチ制御回路１０５の詳細を示す回路図である。なお、図８及び図９において、Ｄは信号入力端子であり、Ｒはリセット信号入力端子である。図８の制御ロジック回路は、ＤフリップフロップＦＦ１１及びＦＦ１２と、遅延回路Ｄ１１とを備えて構成され、デッドタイム制御信号Ｓ３及びコンパレータ信号Ｓ２を受信し、放電信号Ｓｄ１及び充電信号Ｓｃ１を発生して出力する。図９の制御ロジック回路は、インバータＬ１と、ＤフリップフロップＦＦ２１及びＦＦ２２と、遅延回路Ｄ２１とを備えて構成され、デッドタイム制御信号Ｓ３及びコンパレータ信号Ｓ２を受信し、放電信号Ｓｄ２及び充電信号Ｓｃ２を発生して出力する。図８の制御ロジック回路からの放電信号Ｓｄ１及び充電信号Ｓｃ１は図１０の制御ロジック回路に入力され、図９の制御ロジック回路からの放電信号Ｓｄ２及び充電信号Ｓｃ２は図１０の制御ロジック回路に入力される。図１０の制御ロジック回路は、ＮＯＲゲートＬ２、ＡＮＤゲートＬ３、ＯＲゲートＬ４、及びＮＯＴゲートＬ５を備えて構成され、放電信号Ｓｄ１、放電信号Ｓｄ２、充電信号Ｓｃ１、及び充電信号Ｓｃ２を受信し、充放電信号Ｓ１及びデッドタイム生成信号Ｓ４を発生して出力する。充放電信号Ｓ１は、放電信号Ｓｄ１と放電信号Ｓｄ２との論理和の否定を示す信号と、充電信号Ｓｃ１と充電信号Ｓｃ２との論理和との論理積である。デッドタイム生成信号Ｓ４は、充電信号Ｓｃ１と充電信号Ｓｃ２との論理和の否定を示す信号である。

次に、図６及び図８〜図１０を参照して、モノマルチ制御回路１０５の動作について説明する。デッドタイム制御信号Ｓ３は、ＤフリップフロップＦＦ１１及びＦＦ２１のクロックとして入力されているため、デッドタイム制御信号の立ち上がり時は、図８の回路が駆動され、立ち下がり時は図９の回路が駆動される。初期状態では、デッドタイム制御信号Ｓ３、放電信号Ｓｄ１、充電信号Ｓｃ１、放電信号Ｓｄ２、充電信号Ｓｃ２は、すべてＬレベルであり、その結果、充放電信号Ｓ１はＬレベル、デッドタイム生成信号Ｓ４はＨレベルである。デッドタイム制御信号Ｓ３が立ち上がると、ＤフリップフロップＦＦ１１が駆動され、放電信号Ｓｄ１がＨレベルとなる。この結果、充放電信号Ｓ１はＬレベルとなるので、コンデンサＣ１は放電される。放電信号Ｓｄ１は遅延回路Ｄ１１に入力され、一定時間が経過した後、ＤフリップフロップＦＦ１２のクロック及びＤフリップフロップＦＦ１１のリセットにＨレベルが入力される。その結果、ＤフリップフロップＦＦ１１がリセットされて放電信号Ｓｄ１がＬレベルとなると同時に、ＤフリップフロップＦＦ１２が駆動されて充電信号Ｓｃ１がＨレベルとなる。この結果、充放電信号Ｓ１はＨレベルとなり、コンデンサＣ１の充電が開始される。またこのとき、デッドタイム生成信号Ｓ４は、Ｌレベルとなる。コンデンサＣ１の充電により、コンデンサ電圧Ｖｃがしきい値電圧Ｖｔｈを超えるとコンパレータＣＯＭＰがＨレベルのコンパレータ信号Ｓ２を出力するので、ＤフリップフロップＦＦ１２がリセットされて、充電信号Ｓｃ１はＬレベルとなり、充放電信号Ｓ１がＬレベルとなる。またこのとき、デッドタイム生成信号Ｓ４は、Ｈレベルとなる。なお、デッドタイム制御信号が立ち下がるときは、図９の回路が図８の回路と同様に動作する。

図８及び図９の遅延回路Ｄ１１及び遅延回路Ｄ１２は、放電信号Ｓｄ１及びＳｄ２がＨレベルになってから所定の遅延時間ｔ３の後、充電信号Ｓｃ１及びＳｃ２をＨレベルにする回路である。これにより、コンデンサＣ１を充電する前に、遅延時間ｔ３に等しい期間、コンデンサＣ１を放電することができる。遅延時間ｔ３はデッドタイムの長さに含まれるため、コンデンサＣ１の充電時間をデッドタイムの長さとしたときは、遅延時間ｔ３がデッドタイムの誤差となるため、遅延時間ｔ３はできる限り短くすることが望ましい。ただし、遅延時間ｔ３をコンデンサＣ１が放電して０Ｖになるまでの時間以上に設定することで、コンデンサＣ１を必ず０Ｖから充電することが可能となり、デッドタイムの長さを確実にコンデンサＣ１の充電時間以上とすることができる。また、コンデンサＣ１の容量を小さくすることで、コンデンサＣ１の放電時間が短くなるため、遅延時間ｔ３を短くすることができ、かつ回路面積を小さくすることができる。以上の説明より、デッドタイムの長さＴｄは、式（１）で表すことができる。ここでＣはコンデンサＣ１の静電容量を表す。電流Ｉ２でコンデンサＣ１をしきい値電圧Ｖｔｈまで充電する時間と、遅延時間ｔ３との合計がデッドタイムの長さＴｄである。

［数１］
Ｔｄ＝（Ｃ×Ｖｔｈ）／Ｉ２＋ｔ３（１）

図１１は、本発明の第１の実施形態に係るデッドタイム生成回路１００の動作を示すタイミングチャートである。デッドタイム制御信号Ｓ３が立ち上がると遅延時間ｔ３（例えば１０ｎｓｅｃ）の後、充放電信号Ｓｃ１が立ち上がる。遅延時間ｔ３の間、充放電信号Ｓ１はＬレベルであり、コンデンサＣ１は放電状態である。遅延時間ｔ３が経過した後、充放電信号Ｓ１がＨレベルになってからコンデンサＣ１が充電され、同時にデッドタイム生成信号Ｓ４が立ち下がる。時間ｔ２（例えば４０ｎｓｅｃ）が経過してコンデンサ電圧Ｖｃがしきい値電圧Ｖｔｈに達すると、充放電信号Ｓ１が立ち下がり、同時にデッドタイム生成信号Ｓ４が立ち上がる。このデッドタイム生成信号Ｓ４がＬレベルである期間をデッドタイムとする。デッドタイム制御信号Ｓ３が立ち下がった際も同様に動作する。上述したように、デッドタイム制御信号Ｓ３の立ち上がり及び立ち下がりのそれぞれで、デッドタイム生成信号Ｓ４がＬレベルである期間、すなわちデッドタイムが１回ずつ生成される。デッドタイム生成回路１００では、１つのコンデンサＣ１の充電時間に基づいた時間をデッドタイムとしているため、デッドタイム制御信号Ｓ３の立ち上がりと立ち下がりとで、等しい長さのデッドタイムを生成することができる。なお、デッドタイム生成回路１００が出力する信号は、デッドタイム生成信号Ｓ４であるが、図１１には制御信号Ｐｏｕｔ及び制御信号Ｎｏｕｔが示されている。これは、従来技術が出力する制御信号Ｐｏｕｔ及び制御信号Ｎｏｕｔとの比較のために便宜上示したものである。

図１２は、本発明の第１の実施形態に係るデッドタイム生成回路１００にＨレベルである期間がコンデンサＣ１の放電時間よりも短いデッドタイム制御信号Ｓ３が入力されたときの動作を示すタイミングチャートである。デッドタイム制御信号Ｓ３の立ち上がりから遅延時間ｔ３の間コンデンサＣ１を放電するが、その途中でデッドタイム制御信号Ｓ３が立ち下がるため、その時点から再び遅延時間ｔ３の間コンデンサＣ１を放電し、その後、充電を開始する。時間ｔ２が経過してコンデンサＣ１の電圧Ｖｃがしきい値電圧Ｖｔｈを超えると放電を開始する。デッドタイム生成信号Ｓ４は、デッドタイム制御信号Ｓ３が立ち上がってから遅延時間ｔ３が経過したときにＬレベルとなり、コンデンサＣ１の充電が完了したときにＨレベルとなる。よって、デッドタイム制御信号Ｓ３にＨレベルである期間がコンデンサＣ１の放電時間よりも短い信号が入力されても、コンデンサＣ１を確実に放電した後、充電するため、設定したデッドタイムを確保することができる。図１３は、本発明の第１の実施形態に係るデッドタイム生成回路１００にＬレベルである期間がコンデンサＣ１の放電時間よりも短いデッドタイム制御信号Ｓ３が入力されたときの動作を示すタイミングチャートである。この場合も上述した図１２のタイミングチャートの場合と同様に動作する。なお、デッドタイム生成回路１００が出力する信号は、デッドタイム生成信号Ｓ４であるが、図１２及び図１３には制御信号Ｐｏｕｔ及び制御信号Ｎｏｕｔが示されている。これは、従来技術が出力する制御信号Ｐｏｕｔ及び制御信号Ｎｏｕｔとの比較のために便宜上示したものである。

上述したように、デッドタイム制御信号Ｓ３が立ち上がる、もしくは立ち下がる際、図８及び図９で示した遅延回路Ｄ１１及びＤ１２による遅延時間ｔ３の間コンデンサＣ１を放電してコンデンサ電圧Ｖｃを０Ｖとした後に充電が開始されるため、デッドタイム制御信号Ｓ３のパルス幅がコンデンサＣ１の放電にかかる時間よりも短い場合でも、コンデンサが確実に充電されるため、設定したデッドタイムを確保することができる。

図１４は、図６のデッドタイム生成回路１００をモータ制御システムに適用した際のブロック図である。モータ制御システムは、入力ＰＷＭ信号を反転するインバータＬ６と、デッドタイム生成回路１００と、外付け抵抗Ｒ１と、外付け抵抗Ｒ１を接続する端子Ｔｍ１と、出力ＰＷＭ生成回路３００と、Ｎチャンネル−ＮチャンネルＭＯＳＦＥＴドライバ回路４００と、モータＭとを備えて構成される。デッドタイム生成回路１００は、上述したように、外部回路（図示せず。）からデッドタイム制御信号Ｓ３を受信し、デッドタイム生成信号Ｓ４を生成して、出力ＰＷＭ生成回路３００に出力する。

図１７は、図１４のモータ制御システムで利用可能な出力ＰＷＭ生成回路３００を示す回路図である。出力ＰＷＭ生成回路３００は、ＤフリップフロップＦＦ３１及びＦＦ３２とインバータＬ７で構成され、デッドタイム制御信号Ｓ３及びデッドタイム生成信号Ｓ４を受信し、スイッチング素子に対する制御信号Ｈ１〜Ｈ３及びＬ１〜Ｌ３を生成して、Ｎチャンネル−ＮチャンネルＭＯＳＦＥＴドライバ回路４００に出力する。なお、図１７には制御信号Ｈ１及びＬ１のみを記述しているが、同様の回路がさらに２つ存在し、制御信号Ｈ２，Ｌ２，Ｈ３、及びＬ３を出力する。

図１５は、図１４のモータ制御システムで利用可能なＮチャンネル−ＮチャンネルＭＯＳＦＥＴドライバ回路４００を示す回路図である。Ｎチャンネル−ＮチャンネルＭＯＳＦＥＴドライバ回路４００は、モータＭを制御する３相インバータ回路であり、ＮチャンネルトランジスタＴ４１〜Ｔ４６で構成され、ＮチャンネルトランジスタＴ４１，Ｔ４３及びＴ４５が各相の上段の素子であり、ＮチャンネルトランジスタＴ４２，Ｔ４４及びＴ４６が各相の下段の素子である。Ｎチャンネル−ＮチャンネルＭＯＳＦＥＴドライバ回路４００は、各相の上段の素子に対する制御信号Ｈ１〜Ｈ３、及び下段の素子に対する制御信号Ｌ１〜Ｌ３を受信し、各相の駆動信号Ｗ，Ｖ，ＵをモータＭに出力する。

なお、図１５においては、上段の素子及び下段の素子がともにＮチャンネルトランジスタである回路を示したが、本発明はこれに限らず、図１６に示すようなＰチャンネルトランジスタとＮチャンネルトランジスタで構成される回路で構成してもよい。この場合において、出力ＰＷＭ生成部３００を回路変更で対応させることで、デッドタイム生成回路１００を変更することなくモータＭを制御することができる。

以上説明したように、第１の実施形態によれば、デッドタイム制御信号Ｓ３の立ち上がり及び立ち下がりのそれぞれで、１つのコンデンサＣ１の充電時間に基づいたデッドタイムが１回ずつ生成される。この結果、デッドタイム制御信号Ｓ３の立ち上がりと立ち下がりとで、等しい長さのデッドタイムを生成することができる。また、コンデンサの放電時間よりも短いパルスのデッドタイム制御信号Ｓ３を入力した場合でも、コンデンサＣ１を確実に放電した後に充電することから、設定したデッドタイムの長さ以上のデッドタイムを常に確保することができる。したがって、例えばモータを反転制御、及び制動制御するときに瞬間的に制御信号が反転しても、デッドタイムが確保できているのでスイッチング素子の破損を防ぐことができる。さらに、モータＭを制御する３相インバータ回路がＮチャンネルトランジスタを用いた構成、もしくは、Ｐチャンネルトランジスタ及びＮチャンネルトランジスタを用いた構成であっても、出力ＰＷＭ生成部３００を回路変更で対応させることで、デッドタイム生成回路１００を変更することなく適用できる。この特徴により、第１の実施形態に係るデッドタイム生成回路１００は、デッドタイムを有する信号をＭＯＳＦＥＴドライバに入力するすべてのアプリケーションに対して有効である。

第２の実施形態．
図７は、本発明の第２の実施形態に係るデッドタイム生成回路１００ａを示す回路図である。図７のデッドタイム生成回路１００ａは、図６のデッドタイム生成回路１００と比較して、カレントミラー回路１０３ａにトランジスタＴ６及びＴ７が追加され、カレントミラー回路がカスケード接続されている。これにより、カレントミラー回路１０３ａは、カレントミラー回路１０３と比較して、電源電圧Ｖ_ＤＤの揺れに強くなり、電流Ｉ２の精度を向上させることができる。

以上説明したように、第２の実施形態によれば、電流Ｉ２の精度を向上できることから、デッドタイム生成回路１００ａは、デッドタイム生成回路１００よりも精度の高いデッドタイムを生成することができる。

以上詳述したように、本発明に係るデッドタイム生成回路によれば、制御信号の立ち上がり及び立ち下がりのときに、同一のコンデンサに対して充電及び放電を実行し、その充電時間に基づいてデッドタイムを生成することから、制御信号の立ち上がり及び立ち下がりに対して同じ長さのデッドタイムを生成することができる。また、制御信号にコンデンサの放電時間より短いパルスが入力された場合でも、遅延回路を用いてコンデンサを完全に放電する回路構成であることから、設定された長さのデッドタイムが生成できる。さらに、生成されたデッドタイムに同期して３相インバータ回路に出力する制御信号を変更することで、回転方向の変更やブレーキ処理を行う際にもデッドタイムが確保され、３相インバータ回路に含まれるスイッチング素子の破損を防止することができる。

１００…デッドタイム生成回路、
１０１，２００ａ…ＩＣ（半導体集積回路）、
１０２…定電流回路、
１０３，１０３ａ，２０１…カレントミラー回路、
１０４…充放電回路、
１０５…モノマルチ制御回路、
２００…デッドタイム生成回路、
２０２…遅延時間設定回路、
ＡＭＰ…オペアンプ、
Ｃ１，Ｃ１１，Ｃ１２…コンデンサ、
ＣＯＭＰ…コンパレータ、
Ｄ１１，Ｄ２１…遅延回路、
ＦＦ１１，ＦＦ１２，ＦＦ２１，ＦＦ２２，ＦＦ３１，ＦＦ３２…Ｄフリップフロップ、
Ｌ１〜Ｌ７…論理回路、
Ｌ１１…インバータ、
Ｌ１２，Ｌ１３…バッファ、
Ｒ１，Ｒ２，Ｒ３，Ｒ１０…抵抗、
Ｓ１…充放電信号、
Ｓ２…コンパレータ信号、
Ｓ３…デッドタイム制御信号、
Ｓ４…デッドタイム生成信号、
Ｓａ…制御信号、
Ｓｃ１，Ｓｃ２…充電信号、
Ｓｄ１，Ｓｄ２…放電信号、
Ｔ１〜Ｔ７，Ｔ１１〜Ｔ１３，Ｔ２１，Ｔ２２，Ｔ４１〜Ｔ４９…トランジスタ、
Ｔｍ１，Ｔｍ１０…端子、
Ｖｔｈ，Ｖｔｈ１，Ｖｔｈ２…しきい値電圧。

特開２００３−２８９６８７公報。特開２００３−０５１７４０公報。

Claims

外付け抵抗に応じて所定の電流を発生する定電流回路と、
上記発生した電流に対応する電流を発生する電流発生回路と、
入力されるデッドタイム制御信号及び所定のコンパレータ信号に基づいて、上記デッドタイム制御信号の立ち上がり及び立下がりから所定の遅延時間だけ遅延させてデッドタイム生成信号を発生し、上記デッドタイム生成信号に基づいて充放電信号を発生する制御回路と、
上記充放電信号に基づいて、上記電流発生回路からの電流を用いてコンデンサを充電し又は放電することを制御し、上記コンデンサの電圧を所定のしきい値電圧と比較して、上記コンデンサの電圧が上記しきい値電圧を超えたときにコンパレータ信号を発生する充放電回路とを備えたデッドタイム生成回路であって、
上記制御回路は、上記デッドタイム制御信号の立ち上がり及び立下がりからそれぞれ上記遅延時間が経過したときから上記コンパレータ信号が入力されるまで充放電信号を発生することを特徴とするデッドタイム生成回路。
上記制御回路は、
第１のクロック端子及び第１のリセット端子を有し、上記第１のクロック端子に入力される信号に基づいて上記デッドタイム制御信号を保持し、上記第１のリセット端子に入力される信号に基づいてリセットする第１のラッチ回路と、
上記第１のラッチ回路から出力される信号を上記遅延時間だけ遅延させる遅延回路と、
第２のクロック端子及び第２のリセット端子を有し、上記第２のクロック端子に入力される信号に基づいて上記遅延回路から出力される信号を保持し、上記第２のリセット端子に入力される信号に基づいてリセットする第２のラッチ回路とを備え、
上記第１のラッチ回路において、上記デッドタイム制御信号がクロック端子に入力され、上記遅延回路から出力される信号がリセット端子に入力され、
上記第２のラッチ回路において、上記遅延回路から出力される信号がクロック端子に入力され、上記コンパレータ信号がリセット端子に入力され、
上記第２のラッチ回路から出力される信号を上記デッドタイム生成信号として出力することを特徴とする請求項１記載のデッドタイム生成回路。
上記制御回路はさらに、上記第１のラッチ回路から出力される信号が出力されないときに上記充放電信号を出力することを停止するように制御するゲート回路を備えたことを特徴とする請求項２記載のデッドタイム生成回路。
モータを制御するＰＷＭ信号に基づいてＤＣモータを駆動制御するドライバ回路を備えたモータ制御装置において、
上記モータ制御装置は、
請求項１乃至３のうちのいずれか１つに記載のデッドタイム生成回路を備え、
入力されるＰＷＭ信号をデッドタイム制御信号として用いて上記デッドタイム生成回路に入力し、
上記モータ制御装置は、
上記デッドタイム生成信号に基づいて、上記デッドタイム制御信号を保持し、上記デッドタイム制御信号に基づいてリセットすることにより、上記ＤＣモータを制御するための出力ＰＷＭ信号を発生して上記ドライバ回路に出力する出力ＰＷＭ生成回路を備えたことを特徴とするモータ制御装置。