JP5310794B2 - 低リーク電圧検出回路 - Google Patents

Description

本発明は、電圧検出回路に関し、特に、低リーク電圧検出回路及び方法に関する。

電池で給電される各種の携帯式装置（例えば、携帯電話、ノートパソコン等）は、すでに非常に普遍になっており、各携帯式装置は複数の集積回路を採用でき、且つ各集積回路が大量のトランジスタを含んでよい。操作モードとなる場合に、論理レベルの変化は、トランジスタのゲート電極（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ）に跨る複数の充電、放電ステップを引き起こし、トランジスタの出力寄生容量の渡る電圧を対応的に変える。トランジスタの物理的特性のために、前記論理レベルが変化する期間における大量の電力消費は避けられない。一方、集積回路がサスペンドモードとなる場合に、リーク電流は、主な電力損失の原因になる。集積回路のリーク電流は、多くの原因で発生するが、よい回路設計では、リーク電流による電力損失を低下させて、電池の寿命を延ばすことができる。

一般的に、電子設備（例えば、コンピュータ）は、特定の給電順序によって電圧を提供することができる。例としては、一般、コンピュータの周辺装置は、そのコア装置（Ｃｏｒｅ Ｄｅｖｉｃｅ）より早めに電源を感知するが、早めに起動した周辺装置は、いくつかの不確定な論理状態を招き、例えば、周辺装置に供給する高電圧がオンとなり、且つコア装置に供給する低電圧がオフとなった場合に、又は、コンピュータが節電モードになった場合に、コンピュータのシステム管理ユニットは、いくつかの低電圧レール（Ｌｏｗ Ｖｏｌｔａｇｅ Ｒａｉｌ）をオフにして、消費電力を節約する。これらの状況は、いずれも不確定な論理状態を招く可能性があるので、リーク電流を引き起こすことになる。

なお、集積回路のリーク電流を招く他の原因も存在する。直列に接続されたＮ型金属酸化膜半導体（ｎｅｇａｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＮＭＯＳ）トランジスタとＰ型金属酸化膜半導体（ｐｏｓｉｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＰＭＯＳ）トランジスタの間のダイレクトパスは、リーク電流の主な発生源である。例としては、集積回路は、入力／出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ；Ｉ／Ｏ）装置に給電するための高電圧レベル（例えば、３．３ボルト）と、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）のようなコア装置に給電するための低電圧レベル（例えば、１．２ボルト）との二種類の電圧レベルを有し、２つの電圧レベルの間におけるミスマッチは、論理ミスを招く可能性があり、特に、直列に接続されたＮ型金属酸化膜半導体トランジスタとＰ型金属酸化膜半導体トランジスタを有する入力／出力バッファー（Ｉｎｐｕｔ/Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ；Ｉ／Ｏ Ｂｕｆｆｅｒ）は、コア装置から出力された不十分なゲート電極駆動電圧信号を受信する可能性がある。このような不十分なゲート電極駆動電圧信号は、高電圧レベルにおいて操作されているトランジスタに対して、不明確な論理レベルを発生し、不十分な電圧のために、コア装置から出力された低い電位がＮ型金属酸化膜半導体トランジスタを部分的にオンにし、且つＰ型金属酸化膜半導体トランジスタを部分的にオフにする。Ｎ型金属酸化膜半導体トランジスタとＰ型金属酸化膜半導体トランジスタの両方が同時に導通すれば、大量のリーク電流が発生し、このような大量のリーク電流は、電力損失を増加するので、携帯式装置の電池の寿命は著しく減少してしまう。

そのため、本発明の一態様によれば、装置、システム又は方法を提供して、従来の技術問題を解決する。

本発明の一態様によれば、第１のスイッチと第２のスイッチを含む装置を提供する。第１のスイッチは、信号を受信するための制御器の出力端に接続された第１の制御端と、バッファーの出力端に結合（coupling）された第２の制御端と、対応する振幅が低電位と同様である第１の高論理レベルを有する信号を受信するための第１の端と、対応する振幅が高電位と同様である第２の高論理レベルを発生することに用いて、バッファーの入力端に結合された第２の端と、を含む。第２のスイッチは、バッファーの出力端とバッファーの入力端との間に結合される。

本発明の他の態様によれば、コアバッファー（Ｃｏｒｅ Ｂｕｆｆｅｒ）、低リーク電圧検出回路、バッファーを含むシステムを提供する。コアバッファーは、入力信号を受信して、対応する振幅が低電位と同様である第１の高論理レベルを有する信号を発生することに用いる。低リーク電圧検出回路は、第１のスイッチと第２のスイッチを含む。第１のスイッチは、信号を受信するための制御器の出力端に接続された第１の制御端と、バッファーの出力端に結合された第２の制御端と、信号を受信するための第１の端と、対応する振幅が高電位と同様である第２の高論理レベルを発生することに用いて、バッファーの入力端に結合された第２の端と、を含む。第２のスイッチは、バッファーの出力端とバッファーの入力端との間に結合される。バッファーは、直列に接続された少なくとも１つのＰ型金属酸化膜半導体トランジスタと少なくとも１つのＮ型金属酸化膜半導体トランジスタからなる入力段を含む。

本発明の更に１つの態様によれば、第１のデジタル信号を、低電位によって給電されたコアバッファーに提供するステップと、対応する振幅が低電位と同様である第１の高論理レベルを有する第２のデジタル信号を発生するステップと、コアバッファーとバッファーとの間に結合された第１のスイッチを介して、第１の高論理レベルをバッファーの入力端に転送するステップと、第１のスイッチをオフにするステップと、第２のスイッチを介して、バッファーの出力端をバッファーの入力端に接続するステップと、バッファーの入力端で、第１の高論理レベルを、対応する振幅が高電位と同様である第２の高論理レベルに変えるステップと、を含む方法を提供する。

以下、実施例を用いて、前記説明及び後の実施形態について詳しく説明し、更なる解釈を本発明の技術方案に提供する。

本発明及びそのメリットを完全に理解できるように、下記詳細な説明を参照しながら対応する図面に合わせる。関連する図面の内容に対する説明は、下記のようである。

本発明の一実施例によって、低リーク電圧検出回路を有する例示的な集積回路を示すブロック図である。 本発明の一実施例によって、低リーク電圧検出回路を有する例示的な集積回路を示すブロック図である。 図１Ａに示す低リーク電圧検出回路を示すブロック図である。 図２に示す制御器と低リーク電圧検出回路を示す詳細回路ブロック図である。

一般的に、他の指示がなければ、異なる図面での対応する数字及び記号は、対応する部分を指す。図面は、実施例に関連する観点をはっきりと説明するように示されたものであり、割合によって示す必要がない。

本説明で用いた好ましい実施例の発生と応用に関しては、以下のように詳しく検討する。しかしながら、本発明は、様々の特定な背景において実施できる応用可能な発明概念を多く提供したことは理解すべきである。以下で検討する特定な実施例は、本発明を発生・応用する特定な方式を示すためのものだけであり、本発明の範囲を限定することを図らない。

本発明を、特定な背景における実施例、つまり二種類の供給電圧において操作される集積回路によって説明する。しかしながら、本発明は、多種の供給電圧において操作される様々の集積回路にも応用できる。

まず、図１Ａを参照し、図１Ａは、本発明の一実施例によって、低リーク電圧検出回路を有する例示的な集積回路を示すブロック図である。この例示的な集積回路は、コアバッファー１０６、低リーク電圧検出回路１００、バッファー１２２、入力／出力バッファー１０４を含む。バッファー１２２と低リーク電圧検出回路１００は、ともに電位ＶＤＤＰＳＴによって給電され、コアバッファー１０６は、電位ＶＤＤによって給電される。実施例によれば、ＶＤＤＰＳＴは、入力／出力回路に給電するための電圧であり、高給電電圧（例えば、３．３ボルト）を要求するに対して、ＶＤＤは、コア回路を駆動するための低給電電圧（例えば、１．２ボルト）である。コアバッファー１０６は、制御信号を受信して、信号１０８を発生し、コアバッファー１０６がＶＤＤによって給電されるので、信号１０８の高論理レベルは、ほぼＶＤＤに対応し、低リーク電圧検出回路１００は、コアバッファー１０６から出力された信号１０８とバッファー１２２から出力された信号１１２を受信して、ほぼＶＤＤＰＳＴに対応する高論理レベルを有する信号１１０を発生し、バッファー１２２は、信号１１０を受信し、信号１１２を発生する。入力／出力バッファー１０４は、信号１１２を受信するための入力端を有する。

低リーク電圧検出回路１００を採用することによって、高電位から接地電位又は低電位に流れるリーク電流を減少できる。図１Ｂに示すように、直列に接続されたＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ１１６とＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ１１４は、バッファー１２２の入力段を形成する。図１Ｂ中のバッファー１２２は、２つのＰ型金属酸化膜半導体トランジスタと２つのＮ型金属酸化膜半導体トランジスタを含むが、バッファー１２２は、任意数のＰ型金属酸化膜半導体トランジスタとＮ型金属酸化膜半導体トランジスタを収納できることは理解すべきである。例としては、複数のＰ型金属酸化膜半導体トランジスタは、並列に接続されてから、複数の並列に接続されたＮ型金属酸化膜半導体トランジスタと直列に接続し合ってよい。図１Ｂに示したトランジスタの数を制限するのは、本発明の各種の実施例の発明態様をはっきりと説明するためであり、本発明の実施例は、数が特定されたいかなるトランジスタに制限されない。

図１Ｂに示すように、信号１０８が直接にバッファー１２２の入力端に転送されたら、Ｐ型金属酸化膜半導体トランジスタ１１６が高電位ＶＤＤＰＳＴ（例えば、３．３ボルト）に接続されているので、信号１０８の高論理レベル（例えば、１．２ボルト）は、Ｐ型金属酸化膜半導体トランジスタ１１６をオフにするには足りなく、同時に、信号１０８の高論理レベル（例えば、１．２ボルト）は、Ｎ型金属酸化膜半導体トランジスタ１１４をオンにすることができる。そのため、リーク電流は、Ｎ型金属酸化膜半導体トランジスタ１１４とＰ型金属酸化膜半導体トランジスタ１１６によって形成されたパスを流れる。コアバッファー１０６とバッファー１２２との間における低リーク電圧検出回路１００を採用することによって、バッファー１２２を流れるリーク電流が有効的に低下させられることは、低リーク電圧検出回路１００のメリットである。図１Ｂにおいて、バッファー１２２の入力段を示したが、低リーク電圧検出回路１００は、リーク電流を有する他の装置にも適用でき、且つこれらのリーク電流は、高給電電位と接地給電電位又は低給電電位との間を流れることは理解すべきである。

再び図１Ａを参照すれば、低リーク電圧検出回路１００は、低電位（例えば、１．２ボルト）に対応する高論理レベルを高電位（例えば、３．３ボルト）に対応する高論理レベルに転換できる。図１Ｂに示すように、Ｐ型金属酸化膜半導体トランジスタ１１６は、高電位ＶＤＤＰＳＴに結合されており、低リーク電圧検出回路１００に発生された信号１１０が低論理レベルから高論理レベルに変わった場合に、信号１１０は、Ｐ型金属酸化膜半導体トランジスタ１１６をオフにすることができる。低リーク電圧検出回路１００の詳細な操作に関しては、図３で検討する。

図２は、低リーク電圧検出回路１００を示すブロック図である。低リーク電圧検出回路１００は、制御器２００、伝送ゲート２０２、フィードバック通路２０４を含む。フィードバック通路２０４は、バッファー１２２の出力端と入力端との間に接続されたＰ型金属酸化膜半導体トランジスタＭ６を含み、Ｐ型金属酸化膜半導体トランジスタＭ６のゲート電極は、一般に接地しているＶＳＳに結合される。図２に示すように、Ｐ型金属酸化膜半導体トランジスタＭ６は、ずっとオンにされており、バッファー１２２の出力端と入力端との間にフィードバック通路を提供する。

伝送ゲート２０２の操作は、この分野の一般的な知識から分かれるので、ここで詳しく検討しない。伝送ゲート２０２は、並列に接続されたＮ型金属酸化膜半導体トランジスタＭ５とＰ型金属酸化膜半導体トランジスタＭ４を含み、Ｐ型金属酸化膜半導体トランジスタＭ４とＮ型金属酸化膜半導体トランジスタＭ５は、信号１０８を受信する入力端及びバッファー１２２の入力端に接続された出力端を有する信号スイッチを形成する。伝送ゲート２０２は、制御信号を受信するための２つのゲート電極を更に含み、Ｐ型金属酸化膜半導体トランジスタＭ４のゲート電極は、バッファー１２２の出力端に接続され、Ｎ型金属酸化膜半導体トランジスタＭ５のゲート電極は、制御器２００の出力端に接続される。制御器２００は、高電位ＶＤＤＰＳＴによってバイアス電圧を提供され、制御器２００の入力端は、信号１０８を受信することに用いられる。

図２において、伝送ゲート２０２は、スイッチとして、Ｐ型金属酸化膜半導体トランジスタＭ４のゲート電極とＮ型金属酸化膜半導体トランジスタＭ５のゲート電極が受信した制御信号によって、通路を提供することができ、信号１０８が通路を通してバッファー１２２に到達することを許可する。一方、Ｎ型金属酸化膜半導体トランジスタＭ５とＰ型金属酸化膜半導体トランジスタＭ４との両方をオフにすることによって、伝送ゲート２０２は、バッファー１２２に信号１０８を受信しないようにさせることができる。図２に示すように、伝送ゲート２０２の制御信号は、それぞれ制御器２００の出力端とバッファー１２２の出力端から出力され、制御器２００の作業原理は、図３で詳しく説明する。

図３は、図２に示した制御器２００のブロック図を更に示す。制御器２００は、伝送ゲート制御ブロック３０２とＰ型金属酸化膜半導体ゲート電極制御ブロック３０４を含む。そのうち、伝送ゲート制御ブロック３０２は、Ｐ型金属酸化膜半導体トランジスタＭ２とＮ型金属酸化膜半導体トランジスタＭ３を含み、Ｐ型金属酸化膜半導体トランジスタＭ２とＮ型金属酸化膜半導体トランジスタＭ３は、ＶＤＤＰＳＴと接地電圧との間に直列に接続される。Ｐ型金属酸化膜半導体トランジスタＭ２とＮ型金属酸化膜半導体トランジスタＭ３との間の接続点は、伝送ゲート制御ブロック３０２の出力端とし、Ｎ型金属酸化膜半導体トランジスタＭ３のゲート電極は、信号１０８を受信することに用いられ、Ｐ型金属酸化膜半導体トランジスタＭ２のゲート電極は、Ｐ型金属酸化膜半導体ゲート電極制御ブロック３０４の出力端に接続される。要するに、伝送ゲート制御ブロック３０２は、伝送ゲート２０２に対してゲート電極制御信号を発生する。

Ｐ型金属酸化膜半導体ゲート電極制御ブロック３０４は、直列に接続されたＮ型金属酸化膜半導体トランジスタＭ１、Ｎ型金属酸化膜半導体トランジスタＭ７、Ｎ型金属酸化膜半導体トランジスタＭ８といった３つのＮ型金属酸化膜半導体トランジスタを含む。Ｎ型金属酸化膜半導体トランジスタＭ１は、ドレイン電極、ゲート電極、ソース電極を有し、そのうち、ドレイン電極はＶＤＤＰＳＴに接続され、ゲート電極はドレイン電極に接続され、ソース電極はＮ型金属酸化膜半導体トランジスタＭ７のドレイン電極に接続される。Ｎ型金属酸化膜半導体トランジスタＭ７は、ネイティブのＮ型金属酸化膜半導体トランジスタ（Ｎａｔｉｖｅ ＮＭＯＳ Ｔｒａｎｓｉｓｔｏｒ）であり、ＶＳＳに接続されたゲート電極とＮ型金属酸化膜半導体トランジスタＭ８のドレイン電極に接続されたソース電極を有する。Ｎ型金属酸化膜半導体トランジスタＭ８は、信号１０８を受信するためのゲート電極と接地するソース電極を有する。Ｎ型金属酸化膜半導体トランジスタＭ１とＮ型金属酸化膜半導体トランジスタＭ７との間の接続点は、Ｐ型金属酸化膜半導体ゲート電極制御ブロック３０４の出力端とする。Ｐ型金属酸化膜半導体ゲート電極制御ブロック３０４の出力端は、電圧降下を提供することができ、Ｐ型金属酸化膜半導体トランジスタＭ２を駆動する。要するに、伝送ゲート制御ブロック３０２とＰ型金属酸化膜半導体ゲート電極制御ブロック３０４は、制御器２００を形成する。信号１０８の論理レベルの変化よって、制御器２００は、ゲート電極信号を発生して、Ｎ型金属酸化膜半導体トランジスタＭ５のオン・オフを制御する。伝送ゲート制御ブロック３０２は直列に接続された１つのＮ型金属酸化膜半導体トランジスタと１つのＰ型金属酸化膜半導体トランジスタを含み、Ｐ型金属酸化膜半導体ゲート電極制御ブロック３０４は直列に接続された３つのＮ型金属酸化膜半導体トランジスタを含むが、ここで、示したトランジスタの数を制限するのは、本発明の各種の実施例の発明態様をはっきりと説明するためであり、当業者であれは、その変化、取替、修正を認識できることは理解すべきである。

図３は、低リーク電圧検出回路１００の操作を更に示す。信号１０８、信号２０６、信号１１０、信号１１２は、低リーク電圧検出回路１００の操作を説明するために選択されたものである。図３に示すように、信号１０８が最初に高論理レベルを有することとすれば、信号１０８がコアバッファー１０６（図１Ａに示す）によって発生され、コアバッファー１０６が低電位を有するＶＤＤによって給電されるので、信号１０８は、低電位（例えば、１．２ボルト）に対応する高論理レベルを有することは理解すべきである。

信号１０８の立ち下がりエッジが点線１で示す第１の時点で発生した場合に、信号１０８の論理レベルは、高論理レベルから低論理レベルに変化したので、Ｎ型金属酸化膜半導体トランジスタＭ３とＮ型金属酸化膜半導体トランジスタＭ８は、オフにされた。このようにして、ＶＤＤＰＳＴは、Ｐ型金属酸化膜半導体トランジスタＭ２を介してＮ型金属酸化膜半導体トランジスタＭ５のゲート電極を充電（例えば、波形２０６に示すように）して、Ｎ型金属酸化膜半導体トランジスタＭ５をオンにする。そのため、信号１０８の低論理レベルは、信号１１０として、バッファー１２２の入力端に転送されることができる。第１の時点において、信号１１０の論理レベルが高論理レベルから低論理レベルに変化したことは、信号１１０の波形に示され、信号１１０の低論理レベルによってバッファー１２２の出力信号（信号１１２と呼ぶ）も低論理レベルを有すること（第１の時点における信号１１２の波形を参照できる）が決められ、信号１１２の低論理レベルは、更に、Ｐ型金属酸化膜半導体トランジスタＭ４をオンにする。Ｎ型金属酸化膜半導体トランジスタＭ５とＰ型金属酸化膜半導体トランジスタＭ４の両方がオンにされたことによって、伝送ゲート２０２がオンにされて、信号１０８がバッファー１２２の入力端に転送されることを許可する。低論理レベルがＮ型金属酸化膜半導体トランジスタ１１４（図１Ｂに示す）をオフにすることができるので、信号１０８の低論理レベルによってリーク電流がバッファー１２２を流れることはない。

一方、信号１０８の立ち上がりエッジが点線２で示す第２の時点で発生した場合に、信号１０８の論理レベルが変化することで、Ｎ型金属酸化膜半導体トランジスタＭ３がオンにされ、且つ点線３で示す第３の時点になるまで、Ｎ型金属酸化膜半導体トランジスタＭ５のゲート電極は、完全放電しなく、Ｐ型金属酸化膜半導体トランジスタＭ４は、第３の時点まで、オンの状態を保持した。点線２から点線３までの期間において、Ｎ型金属酸化膜半導体トランジスタＭ５は、オンの状態を保持し、且つ信号１０８の高論理レベルはＮ型金属酸化膜半導体トランジスタＭ５とＰ型金属酸化膜半導体トランジスタＭ４を介してバッファー１２２の入力端に転送された。信号１１０の波形に示すように、点線２から点線３までの期間における信号１１０の振幅は、低電位（例えば、１．２ボルト）と等しく、このような低電位は、バッファー１２２の入力端でＰ型金属酸化膜半導体トランジスタ１１６（図１Ｂに示す）をオフにするための十分に高いものにならなかったかもしれないが、信号１１０の高論理レベルは、バッファー１２２内のＮ型金属酸化膜半導体トランジスタ１１４（図１Ｂに示す）をオンにすることができた。バッファー１２２において、Ｎ型金属酸化膜半導体トランジスタ１１４がオンにされたことによって、低論理レベルが発生し、このような低論理レベルは、バッファー１２２に高論理レベルを出力させ、バッファー１２２から出力された高論理レベルによって、信号１１２の電圧振幅は、ほぼＶＤＤＰＳＴと等しくなった（点線２から点線３までの期間において、信号１１２の波形が低論理レベルから高論理レベルに変わったことを参照する）。信号１１２の高論理レベルが完全に発生してから、電位ＶＤＤＰＳＴに対応する高論理レベルは、フィードバック通路２０４を介して、信号１１０に転送された。図３に示すように、信号１１２の波形が低論理レベルから高論理レベルに変化した場合に、信号１１０の電位がＶＤＤと等しい低電位からＶＤＤＰＳＴと等しい高電位にジャンプしたことは、信号１１０の波形に示され、このようなジャンプしたことは、バッファー１２２におけるＰ型金属酸化膜半導体トランジスタ１１６を完全にオフにすることに寄与する。そのため、バッファー１２２において、同時にオンにされたＮ型金属酸化膜半導体トランジスタ１１４とＰ型金属酸化膜半導体トランジスタ１１６を流れるリーク電流は避けられる。なお、ＶＤＤＰＳＴと等しい高電位を有する信号１１２も、Ｐ型金属酸化膜半導体トランジスタＭ４のゲート電極を介して、Ｐ型金属酸化膜半導体トランジスタＭ４をオフにした。Ｐ型金属酸化膜半導体トランジスタＭ４とＮ型金属酸化膜半導体トランジスタＭ５がともに完全にオフにされると、信号１１０の高電位から信号１０８の低電位に流れるリーク電流は避けられるようになった。

なお、本願の範囲は、明細書で説明した工程、機械、製造、物質成分、手段、方法、ステップが特定された実施例に制限されない。当業者であれば、現有又は将来にできた、ここで説明した対応的な実施例と実質に同様な機能を実行し、又は実質的に同様な結果に達する工程、機械、製造、物質成分、手段、方法、ステップは本発明によって応用できることが、本発明の開示から容易に分れる。そのため、添付の特許請求の範囲は、このような工程、機械、製造、物質成分、手段、方法又はステップを本発明の範囲にまとめるためのものである。

１００ 低リーク電圧検出回路、１０４ 入力／出力バッファー、１０６ コアバッファー、１０８、１１２、１１０、２０６ 信号、１１４、Ｍ８、Ｍ１、Ｍ３、Ｍ５、Ｍ７ Ｎ型金属酸化膜半導体トランジスタ、１１６、Ｍ２、Ｍ４、Ｍ６ Ｐ型金属酸化膜半導体トランジスタ、１２２ バッファー、２００ 制御器、２０２ 伝送ゲート、２０４ フィードバック通路、３０２ 伝送ゲート制御ブロック、３０４ Ｐ型金属酸化膜半導体ゲート電極制御ブロック

Claims (8)

1. 信号を受信するための制御器の出力端に接続された第１の制御端と、バッファーの出力端に結合された第２の制御端と、振幅が低電位の電源と同様である第１の高論理レベルを有する信号を受信するための第１の端と、振幅が高電位の電源と同様である第２の高論理レベルを発生することに用いて、前記バッファーの入力端に結合された第２の端と、を含む第１のスイッチと、
   前記バッファーの前記出力端と前記バッファーの前記入力端との間に結合された第２のスイッチと
   を備え、
   前記制御器は、
   直列に接続された第１のＰ型金属酸化膜半導体トランジスタ及び第１のＮ型金属酸化膜半導体トランジスタを含み、前記制御器の出力信号を発生するための第１のブロックと、
   直列に接続された第２のＮ型金属酸化膜半導体トランジスタ、第３のＮ型金属酸化膜半導体トランジスタ、及び第４のＮ型金属酸化膜半導体トランジスタを含み、電圧降下を発生させて前記第１のＰ型金属酸化膜半導体トランジスタを駆動するための第２のブロックと
   を含み、
   前記第２のスイッチがオンにされると、前記バッファーの前記入力端を前記バッファーの前記出力端に結合させる装置。
2. 前記第１のスイッチは、
   前記信号が低論理レベルを有する場合に、前記第１のスイッチがオンにされ、
   前記バッファーの前記出力端が前記高電位を有する高論理レベルを発生するまで、前記第１のスイッチはオンに保持されるように配置される請求項１に記載の装置。
3. 前記信号が低論理レベルから高論理レベルに変わり、且つ前記第１のスイッチが前記信号の論理レベルが前記バッファーの前記入力端に伝送されることを許可した後、前記第１のスイッチがオフ状態となる請求項１または２に記載の装置。
4. 入力信号を受信して、振幅が低電位の電源と同様である第１の高論理レベルを有する信号を発生するためのコアバッファーと、
   前記信号を受信するための制御器の出力端に接続された第１の制御端、バッファーの出力端に結合された第２の制御端、前記信号を受信するための第１の端、及び振幅が高電位の電源と同様である第２の高論理レベルを発生することに用いて、前記バッファーの入力端に結合された第２の端を有する第１のスイッチと、前記バッファーの前記出力端と前記バッファーの前記入力端との間に結合された第２のスイッチと、を含む低リーク電圧検出回路と
   を備え、
   前記制御器は、
   直列に接続された第１のＰ型金属酸化膜半導体トランジスタ及び第１のＮ型金属酸化膜半導体トランジスタを含み、前記制御器の出力信号を発生するための第１のブロックと、
   直列に接続された第２のＮ型金属酸化膜半導体トランジスタ、第３のＮ型金属酸化膜半導体トランジスタ、及び第４のＮ型金属酸化膜半導体トランジスタを含み、電圧降下を発生させて前記第１のＰ型金属酸化膜半導体トランジスタを駆動するための第２のブロックと
   を含み、
   前記第２のスイッチがオンにされると、前記バッファーの前記入力端を前記バッファーの前記出力端に結合させ、
   前記バッファーは、直列に接続された少なくとも１つのＰ型金属酸化膜半導体トランジスタと少なくとも１つのＮ型金属酸化膜半導体トランジスタを有する入力段を含むシステム。
5. 前記低リーク電圧検出回路は、前記第１の高論理レベルを有する信号を受信してから、前記第２の高論理レベルを有する信号を発生することに用いられ、前記第１の高論理レベルを受信してから前記第２の高論理レベルを発生するまでの期間中、時間遅延がある請求項４に記載のシステム。
6. 第１のデジタル信号を、低電位の電源によって給電されたコアバッファーに提供するステップと、
   振幅が前記低電位の電源と同様である第１の高論理レベルを有する第２のデジタル信号を発生するステップと、
   前記コアバッファーとバッファーとの間に結合された第１のスイッチを介して、前記第１の高論理レベルを前記バッファーの入力端に転送するステップと、
   前記第１のスイッチをオフにするステップと、
   第２のスイッチを介して、前記バッファーの出力端を前記バッファーの前記入力端に接続するステップと、
   前記バッファーの前記入力端で、前記第１の高論理レベルを、振幅が高電位の電源と同様である第２の高論理レベルに変えるステップと、
   を含む方法。
7. 前記第２のデジタル信号は、低論理レベルから高論理レベルになると、前記第１のスイッチがオンの状態となっている時間の遅延の後で、制御信号を提供して前記第１のスイッチをオフにするステップを更に含む請求項６に記載の方法。
8. 第１のＰ型金属酸化膜半導体トランジスタと第１のＮ型金属酸化膜半導体トランジスタと間の第１の接点で、制御信号を発生するステップと、
   前記制御信号を前記第１のスイッチの第１の制御端に転送するステップと、
   第２のＮ型金属酸化膜半導体トランジスタと第３のＮ型金属酸化膜半導体トランジスタの間の第２の接点で、Ｐ型金属酸化膜半導体制御信号を発生するステップと、
   前記Ｐ型金属酸化膜半導体制御信号を前記第１のＰ型金属酸化膜半導体トランジスタのゲート電極に転送するステップと、
   を更に含む請求項６または７に記載の方法。

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