JP5310794B2 - 低リーク電圧検出回路 - Google Patents
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- 238000001514 detection method Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 119
- 229910044991 metal oxide Inorganic materials 0.000 claims description 118
- 150000004706 metal oxides Chemical class 0.000 claims description 118
- 238000000034 method Methods 0.000 claims description 11
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R22/00—Arrangements for measuring time integral of electric power or current, e.g. electricity meters
- G01R22/06—Arrangements for measuring time integral of electric power or current, e.g. electricity meters by electronic methods
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
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-
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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-
- H—ELECTRICITY
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- Semiconductor Integrated Circuits (AREA)
Description
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- 信号を受信するための制御器の出力端に接続された第1の制御端と、バッファーの出力端に結合された第2の制御端と、振幅が低電位の電源と同様である第1の高論理レベルを有する信号を受信するための第1の端と、振幅が高電位の電源と同様である第2の高論理レベルを発生することに用いて、前記バッファーの入力端に結合された第2の端と、を含む第1のスイッチと、
前記バッファーの前記出力端と前記バッファーの前記入力端との間に結合された第2のスイッチと
を備え、
前記制御器は、
直列に接続された第1のP型金属酸化膜半導体トランジスタ及び第1のN型金属酸化膜半導体トランジスタを含み、前記制御器の出力信号を発生するための第1のブロックと、
直列に接続された第2のN型金属酸化膜半導体トランジスタ、第3のN型金属酸化膜半導体トランジスタ、及び第4のN型金属酸化膜半導体トランジスタを含み、電圧降下を発生させて前記第1のP型金属酸化膜半導体トランジスタを駆動するための第2のブロックと
を含み、
前記第2のスイッチがオンにされると、前記バッファーの前記入力端を前記バッファーの前記出力端に結合させる装置。 - 前記第1のスイッチは、
前記信号が低論理レベルを有する場合に、前記第1のスイッチがオンにされ、
前記バッファーの前記出力端が前記高電位を有する高論理レベルを発生するまで、前記第1のスイッチはオンに保持されるように配置される請求項1に記載の装置。 - 前記信号が低論理レベルから高論理レベルに変わり、且つ前記第1のスイッチが前記信号の論理レベルが前記バッファーの前記入力端に伝送されることを許可した後、前記第1のスイッチがオフ状態となる請求項1または2に記載の装置。
- 入力信号を受信して、振幅が低電位の電源と同様である第1の高論理レベルを有する信号を発生するためのコアバッファーと、
前記信号を受信するための制御器の出力端に接続された第1の制御端、バッファーの出力端に結合された第2の制御端、前記信号を受信するための第1の端、及び振幅が高電位の電源と同様である第2の高論理レベルを発生することに用いて、前記バッファーの入力端に結合された第2の端を有する第1のスイッチと、前記バッファーの前記出力端と前記バッファーの前記入力端との間に結合された第2のスイッチと、を含む低リーク電圧検出回路と
を備え、
前記制御器は、
直列に接続された第1のP型金属酸化膜半導体トランジスタ及び第1のN型金属酸化膜半導体トランジスタを含み、前記制御器の出力信号を発生するための第1のブロックと、
直列に接続された第2のN型金属酸化膜半導体トランジスタ、第3のN型金属酸化膜半導体トランジスタ、及び第4のN型金属酸化膜半導体トランジスタを含み、電圧降下を発生させて前記第1のP型金属酸化膜半導体トランジスタを駆動するための第2のブロックと
を含み、
前記第2のスイッチがオンにされると、前記バッファーの前記入力端を前記バッファーの前記出力端に結合させ、
前記バッファーは、直列に接続された少なくとも1つのP型金属酸化膜半導体トランジスタと少なくとも1つのN型金属酸化膜半導体トランジスタを有する入力段を含むシステム。 - 前記低リーク電圧検出回路は、前記第1の高論理レベルを有する信号を受信してから、前記第2の高論理レベルを有する信号を発生することに用いられ、前記第1の高論理レベルを受信してから前記第2の高論理レベルを発生するまでの期間中、時間遅延がある請求項4に記載のシステム。
- 第1のデジタル信号を、低電位の電源によって給電されたコアバッファーに提供するステップと、
振幅が前記低電位の電源と同様である第1の高論理レベルを有する第2のデジタル信号を発生するステップと、
前記コアバッファーとバッファーとの間に結合された第1のスイッチを介して、前記第1の高論理レベルを前記バッファーの入力端に転送するステップと、
前記第1のスイッチをオフにするステップと、
第2のスイッチを介して、前記バッファーの出力端を前記バッファーの前記入力端に接続するステップと、
前記バッファーの前記入力端で、前記第1の高論理レベルを、振幅が高電位の電源と同様である第2の高論理レベルに変えるステップと、
を含む方法。 - 前記第2のデジタル信号は、低論理レベルから高論理レベルになると、前記第1のスイッチがオンの状態となっている時間の遅延の後で、制御信号を提供して前記第1のスイッチをオフにするステップを更に含む請求項6に記載の方法。
- 第1のP型金属酸化膜半導体トランジスタと第1のN型金属酸化膜半導体トランジスタと間の第1の接点で、制御信号を発生するステップと、
前記制御信号を前記第1のスイッチの第1の制御端に転送するステップと、
第2のN型金属酸化膜半導体トランジスタと第3のN型金属酸化膜半導体トランジスタの間の第2の接点で、P型金属酸化膜半導体制御信号を発生するステップと、
前記P型金属酸化膜半導体制御信号を前記第1のP型金属酸化膜半導体トランジスタのゲート電極に転送するステップと、
を更に含む請求項6または7に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/027,419 US8207755B1 (en) | 2011-02-15 | 2011-02-15 | Low leakage power detection circuit |
US13/027,419 | 2011-02-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012170041A JP2012170041A (ja) | 2012-09-06 |
JP5310794B2 true JP5310794B2 (ja) | 2013-10-09 |
Family
ID=46272896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011137296A Active JP5310794B2 (ja) | 2011-02-15 | 2011-06-21 | 低リーク電圧検出回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8207755B1 (ja) |
JP (1) | JP5310794B2 (ja) |
KR (1) | KR101171679B1 (ja) |
CN (1) | CN102638254B (ja) |
TW (1) | TWI448077B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9806611B2 (en) * | 2012-06-29 | 2017-10-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voltage generating circuits based on a power-on control signal |
JP6408294B2 (ja) * | 2014-08-12 | 2018-10-17 | ラピスセミコンダクタ株式会社 | トレラント入力回路 |
CN109974863B (zh) * | 2019-03-01 | 2020-08-11 | 电子科技大学 | 一种应用于紫外焦平面探测器的积分电路 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4080539A (en) * | 1976-11-10 | 1978-03-21 | Rca Corporation | Level shift circuit |
JPH05304462A (ja) * | 1992-04-24 | 1993-11-16 | Mitsubishi Electric Corp | レベル変換器 |
JP2944373B2 (ja) * | 1993-09-08 | 1999-09-06 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
US5828231A (en) * | 1996-08-20 | 1998-10-27 | Xilinx, Inc. | High voltage tolerant input/output circuit |
US6323701B1 (en) * | 1998-12-28 | 2001-11-27 | Cypress Semiconductor Corporation | Scheme for reducing leakage current in an input buffer |
US6211723B1 (en) * | 1999-01-20 | 2001-04-03 | Ltx Corporation | Programmable load circuit for use in automatic test equipment |
US6188243B1 (en) | 1999-06-09 | 2001-02-13 | United Integrated Circuits Corp. | Input/output circuit with high input/output voltage tolerance |
JP2001251176A (ja) * | 2000-03-07 | 2001-09-14 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
TW483245B (en) * | 2000-09-15 | 2002-04-11 | Winbond Electronics Corp | Insulator for multi-power system |
US6794914B2 (en) * | 2002-05-24 | 2004-09-21 | Qualcomm Incorporated | Non-volatile multi-threshold CMOS latch with leakage control |
KR100495667B1 (ko) * | 2003-01-13 | 2005-06-16 | 삼성전자주식회사 | 아날로그/디지털 입력 모드를 제공하는 입출력 버퍼 |
US7227383B2 (en) * | 2004-02-19 | 2007-06-05 | Mosaid Delaware, Inc. | Low leakage and data retention circuitry |
JP2006121654A (ja) | 2004-09-21 | 2006-05-11 | Renesas Technology Corp | レベル変換回路 |
KR100594322B1 (ko) * | 2005-02-14 | 2006-06-30 | 삼성전자주식회사 | 와이드 레인지 전원용 입력회로 |
KR100660899B1 (ko) * | 2005-12-15 | 2006-12-26 | 삼성전자주식회사 | 누설 전류 패스를 제거할 수 있는 퓨즈 회로 |
US7312636B2 (en) * | 2006-02-06 | 2007-12-25 | Mosaid Technologies Incorporated | Voltage level shifter circuit |
US7843248B1 (en) * | 2007-11-01 | 2010-11-30 | Intersil Americas Inc. | Analog switch with overcurrent detection |
US7560971B2 (en) | 2007-12-13 | 2009-07-14 | Honeywell International Inc. | Level shift circuit with power sequence control |
KR20090123204A (ko) * | 2008-05-27 | 2009-12-02 | 삼성전자주식회사 | 래치 회로를 이용한 레벨 쉬프터 및 이를 포함하는디스플레이 장치의 구동 회로 |
-
2011
- 2011-02-15 US US13/027,419 patent/US8207755B1/en not_active Expired - Fee Related
- 2011-05-18 TW TW100117431A patent/TWI448077B/zh not_active IP Right Cessation
- 2011-06-21 JP JP2011137296A patent/JP5310794B2/ja active Active
- 2011-07-21 KR KR1020110072251A patent/KR101171679B1/ko active IP Right Grant
- 2011-08-10 CN CN201110229010.9A patent/CN102638254B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN102638254B (zh) | 2014-05-14 |
CN102638254A (zh) | 2012-08-15 |
TW201234777A (en) | 2012-08-16 |
KR101171679B1 (ko) | 2012-08-06 |
TWI448077B (zh) | 2014-08-01 |
US8207755B1 (en) | 2012-06-26 |
JP2012170041A (ja) | 2012-09-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130129 |
|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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