JP5309498B2 - Plasma display device - Google Patents

Description

本発明は、プラズマディスプレイパネルを用いた画像表示装置であるプラズマディスプレイ装置に関する。   The present invention relates to a plasma display device which is an image display device using a plasma display panel.

プラズマディスプレイパネル（以下、パネルと略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。前面板は、１対の走査電極と維持電極とからなる表示電極が前面ガラス基板上に互いに平行に複数対形成され、それら表示電極を覆うように誘電体層および保護層が形成されている。背面板は、背面ガラス基板上に複数の平行なデータ電極と、それらを覆うように誘電体層と、さらにその上にデータ電極と平行に複数の隔壁とがそれぞれ形成され、誘電体層の表面と隔壁の側面とに蛍光体層が形成されている。そして、表示電極とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。ここで表示電極とデータ電極とが対向する部分に放電セルが形成される。このような構成のパネルにおいて、各放電セル内でガス放電により紫外線を発生させ、この紫外線で赤色、緑色および青色の各色の蛍光体を励起発光させてカラー表示を行っている。   A typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells between a front plate and a back plate arranged to face each other. In the front plate, a plurality of pairs of display electrodes made up of a pair of scan electrodes and sustain electrodes are formed on the front glass substrate in parallel with each other, and a dielectric layer and a protective layer are formed so as to cover the display electrodes. The back plate has a plurality of parallel data electrodes on the back glass substrate, a dielectric layer so as to cover them, and a plurality of barrier ribs in parallel with the data electrodes formed on the back glass substrate. A phosphor layer is formed on the side walls of the barrier ribs. Then, the front plate and the back plate are arranged opposite to each other so that the display electrode and the data electrode are three-dimensionally crossed and sealed, and a discharge gas is sealed in the internal discharge space. Here, a discharge cell is formed at a portion where the display electrode and the data electrode face each other. In the panel having such a configuration, ultraviolet light is generated by gas discharge in each discharge cell, and phosphors of red, green, and blue colors are excited and emitted by the ultraviolet light to perform color display.

パネルを駆動する方法としてはサブフィールド法、すなわち、１フィールド期間を複数のサブフィールドに分割した上で、発光させるサブフィールドの組み合わせによって階調表示を行う方法が一般的である。サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では、各電極に初期化電圧を印加して、それに続く書込み動作に必要な壁電荷を形成する。書込み期間では、走査電極に走査パルスを印加するとともにデータ電極に書込みパルスを印加して、表示を行うべき放電セルにおいて書込み放電を起こす。そして維持期間では、走査電極および維持電極に交互に維持パルスを印加して、書込み放電を起こした放電セルにおいて維持放電を起こし、対応する放電セルの蛍光体層を発光させることにより画像表示を行う。   As a method of driving the panel, a subfield method, that is, a method of performing gradation display by combining subfields to emit light after dividing one field period into a plurality of subfields. The subfield has an initialization period, an address period, and a sustain period. In the initialization period, an initialization voltage is applied to each electrode to form wall charges necessary for the subsequent address operation. In the address period, a scan pulse is applied to the scan electrode and an address pulse is applied to the data electrode to cause an address discharge in the discharge cell to be displayed. In the sustain period, a sustain pulse is alternately applied to the scan electrode and the sustain electrode, a sustain discharge is generated in the discharge cell that has caused the address discharge, and the phosphor layer of the corresponding discharge cell is caused to emit light, thereby displaying an image. .

このようにプラズマディスプレイ装置は、パネルの各電極を駆動するために各電極に対する駆動回路が設けられ、それらの電極駆動回路は多くのスイッチング素子を用いて構成されている。特に走査電極および維持電極を駆動する走査電極駆動回路および維持電極駆動回路は維持パルス発生回路を備え、これら維持パルス発生回路は維持放電に伴う大きな電流を流す必要がある。そこで駆動回路の電力損失を減らすために、また維持放電を不安定にさせるリンギング等を抑制するために、走査電極駆動回路および維持電極駆動回路の出力インピーダンスを低減する様々な工夫がなされている（例えば、特許文献１参照）。
特開２００６−２０１７３５号公報 As described above, the plasma display device is provided with a drive circuit for each electrode in order to drive each electrode of the panel, and these electrode drive circuits are configured using many switching elements. In particular, a scan electrode drive circuit and a sustain electrode drive circuit that drive scan electrodes and sustain electrodes include a sustain pulse generation circuit, and these sustain pulse generation circuits need to pass a large current associated with a sustain discharge. In order to reduce the power loss of the drive circuit and to suppress ringing that makes the sustain discharge unstable, various measures have been taken to reduce the output impedance of the scan electrode drive circuit and the sustain electrode drive circuit ( For example, see Patent Document 1).
Japanese Patent Laid-Open No. 2006-201735

しかしながら、特許文献１に記載の走査電極駆動回路によれば、大きな電流が流れる電流経路と大きな電流が流れない電流経路との分離が完全でないために、それぞれの電流経路について独立して出力インピーダンスを低減する設計が難しいという課題があった。   However, according to the scan electrode driving circuit described in Patent Document 1, since the current path through which the large current flows and the current path through which the large current does not flow are not completely separated, the output impedance is independently set for each current path. There was a problem that it was difficult to reduce the design.

本発明は、上記の課題に鑑みなされたものであり、大きな電流が流れる電流経路と大きな電流が流れない電流経路とを分離して、それぞれの電流経路について独立した回路設計を可能とした走査電極駆動回路を備えたプラズマディスプレイ装置を提供することを目的とする。   The present invention has been made in view of the above problems, and separates a current path through which a large current flows from a current path through which a large current does not flow, and allows scanning circuits to be independently designed for each current path. An object of the present invention is to provide a plasma display device having a driving circuit.

本発明は、走査電極と維持電極とデータ電極とを有するパネルと、走査電極に印加する駆動電圧波形を発生する走査電極駆動回路とを備えたプラズマディスプレイ装置であって、走査電極駆動回路は、維持パルスを生成するための電源の高電圧側に出力をクランプする第１のクランプスイッチと、電源の低電圧側に出力をクランプする第２のクランプスイッチとを備え、第１のクランプスイッチおよび第２のクランプスイッチの少なくとも一方は、順方向の電流をオン・オフ制御し逆方向の電流を常時オフとする１方向制御スイッチを互いに逆向きに並列接続した構成であることを特徴とする。この構成により、大きな電流が流れる電流経路と大きな電流が流れない電流経路とを分離して、それぞれの電流経路について独立した回路設計を可能とした走査電極駆動回路を備えたプラズマディスプレイ装置を提供することができる。   The present invention is a plasma display device comprising a panel having scan electrodes, sustain electrodes, and data electrodes, and a scan electrode drive circuit for generating a drive voltage waveform applied to the scan electrodes, the scan electrode drive circuit comprising: A first clamp switch that clamps the output on the high voltage side of the power supply for generating the sustain pulse; and a second clamp switch that clamps the output on the low voltage side of the power supply. At least one of the two clamp switches has a configuration in which one-way control switches that perform on / off control of a forward current and always turn off a reverse current are connected in parallel in opposite directions. With this configuration, a plasma display device having a scan electrode driving circuit that separates a current path through which a large current flows from a current path through which a large current does not flow and enables independent circuit design for each current path is provided. be able to.

また本発明のプラズマディスプレイ装置の１方向制御スイッチは、絶縁ゲートバイポーラトランジスタとダイオードとを直列に接続した構成であってもよい。   Further, the unidirectional control switch of the plasma display device of the present invention may have a configuration in which an insulated gate bipolar transistor and a diode are connected in series.

また本発明のプラズマディスプレイ装置の１方向制御スイッチは、リバースブロッキング絶縁ゲートバイポーラトランジスタであってもよい。この構成によれば、部品点数を減らすことができ、さらに消費電力を減らせるという利点がある。   The one-way control switch of the plasma display device of the present invention may be a reverse blocking insulated gate bipolar transistor. According to this configuration, there is an advantage that the number of parts can be reduced and the power consumption can be further reduced.

本発明によれば、大きな電流が流れる電流経路と大きな電流が流れない電流経路とを分離して、それぞれの電流経路について独立した回路設計を可能とした走査電極駆動回路を備えたプラズマディスプレイ装置を提供することが可能となる。   According to the present invention, there is provided a plasma display device having a scan electrode driving circuit that separates a current path through which a large current flows from a current path through which a large current does not flow and allows independent circuit design for each current path. It becomes possible to provide.

以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。   Hereinafter, a plasma display device according to an embodiment of the present invention will be described with reference to the drawings.

（実施の形態）
図１は、本発明の実施の形態におけるプラズマディスプレイ装置に用いるパネル１０の構造を示す分解斜視図である。ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして表示電極対２４を覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色、緑色および青色の各色に発光する蛍光体層３５が設けられている。 (Embodiment)
FIG. 1 is an exploded perspective view showing the structure of panel 10 used in the plasma display device in accordance with the exemplary embodiment of the present invention. A plurality of display electrode pairs 24 each including a scanning electrode 22 and a sustaining electrode 23 are formed on a glass front substrate 21. A dielectric layer 25 is formed so as to cover the display electrode pair 24, and a protective layer 26 is formed on the dielectric layer 25. A plurality of data electrodes 32 are formed on the back substrate 31, a dielectric layer 33 is formed so as to cover the data electrodes 32, and a grid-like partition wall 34 is formed thereon. A phosphor layer 35 that emits red, green, and blue light is provided on the side surface of the partition wall 34 and on the dielectric layer 33.

これら前面基板２１と背面基板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えばキセノンを含む放電ガスが封入されている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。   The front substrate 21 and the rear substrate 31 are arranged to face each other so that the display electrode pair 24 and the data electrode 32 intersect each other with a minute discharge space interposed therebetween, and the outer periphery thereof is sealed with a sealing material such as glass frit. Has been. For example, a discharge gas containing xenon is enclosed in the discharge space. The discharge space is partitioned into a plurality of sections by partition walls 34, and discharge cells are formed at the intersections between the display electrode pairs 24 and the data electrodes 32. These discharge cells discharge and emit light to display an image.

なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。   Note that the structure of the panel 10 is not limited to the above-described structure, and for example, the panel 10 may include a stripe-shaped partition wall.

図２は、本発明の実施の形態におけるプラズマディスプレイ装置に用いるパネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。なお、図１、図２に示したように、走査電極ＳＣｉと維持電極ＳＵｉとは互いに平行に対をなして形成されているため、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとの間に大きな電極間容量Ｃｐが存在する。   FIG. 2 is an electrode array diagram of panel 10 used in the plasma display device in accordance with the exemplary embodiment of the present invention. In panel 10, n scanning electrodes SC1 to SCn (scanning electrode 22 in FIG. 1) and n sustaining electrodes SU1 to SUn (sustaining electrode 23 in FIG. 1) long in the row direction are arranged and long in the column direction. M data electrodes D1 to Dm (data electrode 32 in FIG. 1) are arranged. A discharge cell is formed at a portion where one pair of scan electrode SCi (i = 1 to n) and sustain electrode SUi intersects one data electrode Dj (j = 1 to m), and the discharge cell is in the discharge space. M × n are formed. As shown in FIG. 1 and FIG. 2, scan electrode SCi and sustain electrode SUi are formed in parallel with each other, and therefore, between scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn. There is a large interelectrode capacitance Cp.

次に、本実施の形態におけるプラズマディスプレイ装置の構成およびその動作について説明する。   Next, the configuration and operation of the plasma display device in the present embodiment will be described.

図３は、本発明の実施の形態におけるプラズマディスプレイ装置４０の回路ブロック図である。プラズマディスプレイ装置４０は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５、各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。   FIG. 3 is a circuit block diagram of plasma display device 40 in accordance with the exemplary embodiment of the present invention. The plasma display device 40 includes a panel 10, an image signal processing circuit 41, a data electrode drive circuit 42, a scan electrode drive circuit 43, a sustain electrode drive circuit 44, a timing generation circuit 45, and a power supply circuit that supplies necessary power to each circuit block. (Not shown).

画像信号処理回路４１は、画像信号をパネル１０で表示できる画素数および階調数の画像信号に変換し、さらにサブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」、「０」に対応させた画像データに変換する。データ電極駆動回路４２は、画像データを各データ電極Ｄ１〜Ｄｍに対応する書込みパルスに変換し、各データ電極Ｄ１〜Ｄｍに印加する。   The image signal processing circuit 41 converts the image signal into an image signal having the number of pixels and the number of gradations that can be displayed on the panel 10, and the light emission / non-light emission in each of the subfields is set to “1” of each bit of the digital signal, The image data is converted to image data corresponding to “0”. The data electrode drive circuit 42 converts the image data into address pulses corresponding to the data electrodes D1 to Dm and applies them to the data electrodes D1 to Dm.

タイミング発生回路４５は水平同期信号、垂直同期信号をもとにして、各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。走査電極駆動回路４３、維持電極駆動回路４４は、それぞれのタイミング信号に基づき駆動電圧波形を発生し、走査電極ＳＣ１〜ＳＣｎ、維持電極ＳＵ１〜ＳＵｎのそれぞれに印加する。   The timing generation circuit 45 generates various timing signals for controlling the operation of each circuit block based on the horizontal synchronization signal and the vertical synchronization signal, and supplies them to each circuit block. Scan electrode drive circuit 43 and sustain electrode drive circuit 44 generate drive voltage waveforms based on the respective timing signals and apply them to scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn.

図４は、本発明の実施の形態におけるプラズマディスプレイ装置４０の走査電極駆動回路４３の詳細を示す回路図である。走査電極駆動回路４３は、走査パルスを発生するための走査パルス発生回路６０と、走査電極ＳＣ１〜ＳＣｎに印加する維持パルスを発生するとともに図４に示す走査パルス発生回路６０の節点Ｎ０の電圧にその維持パルスを重畳する維持パルス発生回路６２と、維持パルスの低電圧側の電圧以上の駆動波形を発生する波形発生回路６４と、維持パルスの高電圧側の電圧以下の駆動波形を発生する波形発生回路６６とを備えている。   FIG. 4 is a circuit diagram showing details of scan electrode drive circuit 43 of plasma display device 40 in accordance with the exemplary embodiment of the present invention. Scan electrode driving circuit 43 generates scan pulse generating circuit 60 for generating a scan pulse, and sustain pulses applied to scan electrodes SC1 to SCn, and at the voltage of node N0 of scan pulse generating circuit 60 shown in FIG. A sustain pulse generating circuit 62 for superimposing the sustain pulse, a waveform generating circuit 64 for generating a drive waveform equal to or higher than the voltage on the low voltage side of the sustain pulse, and a waveform for generating a drive waveform lower than the voltage on the high voltage side of the sustain pulse. And a generation circuit 66.

走査パルス発生回路６０は、節点Ｎ０の電圧に重畳された電圧Ｖｓｃの電源Ｅ６１と、走査電極ＳＣ１〜ＳＣｎのそれぞれに走査パルス電圧を出力するスイッチ部ＯＵＴ１〜ＯＵＴｎとを備えている。電源Ｅ６１はＤＣ−ＤＣコンバータを用いて構成してもよいがブートストラップ回路を用いて構成してもよい。スイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれは、節点Ｎ０の電圧を出力するためのトランジスタＱＬ１〜ＱＬｎと、節点Ｎ０の電圧に重畳された電圧Ｖｓｃを出力するためのトランジスタＱＨ１〜ＱＨｎとを有している。   Scan pulse generation circuit 60 includes power supply E61 of voltage Vsc superimposed on the voltage of node N0, and switch units OUT1 to OUTn that output scan pulse voltages to scan electrodes SC1 to SCn, respectively. The power supply E61 may be configured using a DC-DC converter, but may also be configured using a bootstrap circuit. Each of the switch units OUT1 to OUTn includes transistors QL1 to QLn for outputting the voltage at the node N0 and transistors QH1 to QHn for outputting the voltage Vsc superimposed on the voltage at the node N0.

維持パルス発生回路６２は、クランプ部７０と電力回収部７５とを備えている。   The sustain pulse generation circuit 62 includes a clamp unit 70 and a power recovery unit 75.

クランプ部７０は、維持パルスを生成するための電源（以下、「維持電源」と略記する）の高電圧側の電圧Ｖｓｕｓに出力をクランプする第１のクランプスイッチＳＷ１と、維持電源の低電圧側の電圧、本実施の形態においてはＧＮＤ、すなわち０（Ｖ）に出力をクランプする第２のクランプスイッチＳＷ３とを備えている。クランプ部７０の回路構成は本発明の主眼であるので、詳細を後述する。   The clamp unit 70 includes a first clamp switch SW1 that clamps an output to a voltage Vsus on a high voltage side of a power source (hereinafter, abbreviated as “sustain power source”) for generating a sustain pulse, and a low voltage side of the sustain power source , In this embodiment, GND, that is, a second clamp switch SW3 that clamps the output to 0 (V). Since the circuit configuration of the clamp unit 70 is the main point of the present invention, details will be described later.

電力回収部７５は、電力回収用のコンデンサＣ７６と、電力回収用のコンデンサＣ７６から走査電極ＳＣ１〜ＳＣｎへ電流を流す電流経路を形成するために直列に接続されたトランジスタＱ７７、逆流防止用のダイオードＤ７７および電力回収用のインダクタＬ７７と、走査電極ＳＣ１〜ＳＣｎから電力回収用のコンデンサＣ７６へ電流を流す電流経路を形成するために直列に接続されたトランジスタＱ７８、逆流防止用のダイオードＤ７８および電力回収用のインダクタＬ７８とを有している。そして電極間容量ＣｐとインダクタＬ７７またはインダクタＬ７８とをＬＣ共振させて維持パルスの立ち上がりおよび立ち下がりを行う。なお、電力回収用のコンデンサＣ７６は電極間容量Ｃｐに比べて十分に大きい容量を持ち、電力回収部７５の電源として働くように、電圧Ｖｓｕｓの半分の約Ｖｓｕｓ／２に充電されている。   The power recovery unit 75 includes a power recovery capacitor C76, a transistor Q77 connected in series to form a current path through which current flows from the power recovery capacitor C76 to the scan electrodes SC1 to SCn, and a backflow prevention diode. D77, the power recovery inductor L77, a transistor Q78 connected in series to form a current path through which current flows from the scan electrodes SC1 to SCn to the power recovery capacitor C76, a backflow prevention diode D78, and power recovery And an inductor L78. Then, the inter-electrode capacitance Cp and the inductor L77 or the inductor L78 are LC-resonated so that the sustain pulse rises and falls. The power recovery capacitor C76 has a sufficiently large capacity compared to the interelectrode capacity Cp, and is charged to about Vsus / 2, which is half of the voltage Vsus, so as to serve as a power source for the power recovery unit 75.

波形発生回路６４は、本実施の形態においては、電界効果トランジスタＱ６４とコンデンサＣ６４と抵抗Ｒ６４とツェナーダイオードＤ６４を有し電圧Ｖｓｅｔの電源に接続されたミラー積分回路で構成され、節点Ｎ０の電圧を緩やかに上昇させる上り傾斜波形電圧を発生する。そしてトランジスタＱ６４のドレインは電圧Ｖｓｅｔの電源に接続され、トランジスタＱ６４のソースは節点Ｎ０に接続されている。   In the present embodiment, the waveform generating circuit 64 is configured by a Miller integrating circuit that includes a field effect transistor Q64, a capacitor C64, a resistor R64, and a Zener diode D64, and is connected to the power supply of the voltage Vset. An upward ramp waveform voltage that gradually rises is generated. The drain of the transistor Q64 is connected to the power source of the voltage Vset, and the source of the transistor Q64 is connected to the node N0.

波形発生回路６６は、電界効果トランジスタＱ６６とコンデンサＣ６６と抵抗Ｒ６６とを有し電圧Ｖａｄに接続されたミラー積分回路を有し、節点Ｎ０の電圧を緩やかに下降させる下り傾斜波形電圧を発生させる。そしてトランジスタＱ６６のソースは電圧Ｖａｄの電源に接続され、トランジスタＱ６６のドレインは節点Ｎ０に接続されている。また波形発生回路６６は、電圧Ｖａｄに接続されたトランジスタＱ６８およびダイオードＤ６８を有し、節点Ｎ０の電圧を負の電圧Ｖａｄにクランプする。そしてトランジスタＱ６８のエミッタは電圧Ｖａｄの電源に接続され、トランジスタＱ６８のコレクタは節点Ｎ０に接続されている。   The waveform generation circuit 66 includes a Miller integration circuit having a field effect transistor Q66, a capacitor C66, and a resistor R66 and connected to the voltage Vad, and generates a downward ramp waveform voltage that gently decreases the voltage at the node N0. The source of the transistor Q66 is connected to the power supply of the voltage Vad, and the drain of the transistor Q66 is connected to the node N0. The waveform generation circuit 66 includes a transistor Q68 and a diode D68 connected to the voltage Vad, and clamps the voltage at the node N0 to the negative voltage Vad. The emitter of the transistor Q68 is connected to the power supply of the voltage Vad, and the collector of the transistor Q68 is connected to the node N0.

このように、波形発生回路６６の出力および波形発生回路６４の出力を節点Ｎ０に接続した構成とすることで、節点Ｎ０の電圧を上り傾斜波形電圧、下り傾斜波形電圧、電圧Ｖｓｕｓ、負の電圧Ｖａｄ、０（Ｖ）等の電圧に設定することができる。   In this manner, by connecting the output of the waveform generation circuit 66 and the output of the waveform generation circuit 64 to the node N0, the voltage at the node N0 is set to the rising ramp waveform voltage, the falling ramp waveform voltage, the voltage Vsus, and the negative voltage. The voltage can be set to Vad, 0 (V), or the like.

次に、クランプ部７０の回路構成の詳細について説明する。上述したように、クランプ部７０は、維持電源の高電圧側の電圧に出力をクランプする第１のクランプスイッチＳＷ１と、維持電源の低電圧側の電圧に出力をクランプする第２のクランプスイッチＳＷ３とを備えている。   Next, details of the circuit configuration of the clamp unit 70 will be described. As described above, the clamp unit 70 includes the first clamp switch SW1 that clamps the output to the voltage on the high voltage side of the maintenance power supply, and the second clamp switch SW3 that clamps the output to the voltage on the low voltage side of the maintenance power supply. And.

これら第１のクランプスイッチＳＷ１および第２のクランプスイッチＳＷ３が満たすべき機能は、閉じた状態（以下、「オン」と略記する）ではどちらの方向にも電流を流すことができ、開いた状態（以下、「オフ」と略記する）ではどちらの方向にも電流を流してはならない。しかし半導体を用いたスイッチング素子は単品ではこのような機能を満たすことはできない。例えば電界効果トランジスタをスイッチング素子として用いる場合、ドレインからソースに向かう順方向に流れる電流についてはオン・オフを制御することはできるが、ソースからドレインに向かう逆方向については電界効果トランジスタのボディーダイオードを通して常に電流が流れる。すなわち電界効果トランジスタは、順方向の電流をオン・オフ制御し逆方向の電流を常時オンとする１方向制御スイッチである。また、絶縁ゲートバイポーラトランジスタをスイッチング素子として用いる場合、コレクタからエミッタに向かう順方向に流れる電流についてはオン・オフを制御することはできるが、エミッタからコレクタに向かう逆方向に電流を流そうとすると耐圧をオーバーして破壊する恐れがある。したがって通常は逆方向の電流をバイパスするようにダイオードを並列に接続して使用する。そのため、絶縁ゲートバイポーラトランジスタに並列にダイオードを接続したスイッチも、順方向の電流をオン・オフ制御し逆方向の電流を常時オンとする１方向制御スイッチである。   The functions to be satisfied by the first clamp switch SW1 and the second clamp switch SW3 are such that current can flow in either direction in the closed state (hereinafter abbreviated as “on”), and the open state ( (Hereinafter abbreviated as “off”), no current should flow in either direction. However, a single switching element using a semiconductor cannot satisfy such a function. For example, when a field effect transistor is used as a switching element, it is possible to control on / off for a current flowing in the forward direction from the drain to the source, but for a reverse direction from the source to the drain through the body diode of the field effect transistor. Current always flows. That is, the field effect transistor is a one-way control switch that controls on / off of a forward current and always turns on a reverse current. In addition, when an insulated gate bipolar transistor is used as a switching element, it is possible to control the on / off of the current flowing in the forward direction from the collector to the emitter, but if the current flows in the reverse direction from the emitter to the collector, There is a risk of over-breakdown and destruction. Therefore, normally, diodes are connected in parallel so as to bypass the reverse current. Therefore, a switch in which a diode is connected in parallel to an insulated gate bipolar transistor is also a one-way control switch that controls on / off of the forward current and always turns on the reverse current.

このようなスイッチング素子を用いて、両方向の電流に対するオン・オフ制御を行うために、従来は、２つのスイッチング素子をバックツーバック接続、すなわち、制御する電流の方向が互いに逆になるように直列に接続していた。図５は、従来例において両方向の電流に対するオン・オフ制御を行うための具体的な回路構成を示す図である。図５（ｂ）は、２つの電界効果トランジスタのソース同士を接続して、図５（ａ）で示したスイッチを実現する構成を示している。また図５（ｃ）は、２つの電界効果トランジスタのドレイン同士を接続する構成、図５（ｄ）、図５（ｅ）はそれぞれ２つの絶縁ゲートバイポーラトランジスタを用いて図５（ａ）で示したスイッチを実現する構成を示している。   In order to perform on / off control for currents in both directions using such switching elements, conventionally, two switching elements are connected in a back-to-back manner, that is, in series so that the directions of the currents to be controlled are opposite to each other. Was connected to. FIG. 5 is a diagram showing a specific circuit configuration for performing on / off control for currents in both directions in the conventional example. FIG. 5B shows a configuration for realizing the switch shown in FIG. 5A by connecting the sources of two field effect transistors. 5 (c) shows a configuration in which the drains of two field effect transistors are connected to each other. FIGS. 5 (d) and 5 (e) show two insulated gate bipolar transistors in FIG. 5 (a). The configuration for realizing the switch is shown.

しかし本実施の形態においては２つのトランジスタをバックツーバック接続するのではなく、絶縁ゲートバイポーラトランジスタとダイオードとを直列に接続してスイッチング素子として使用している。絶縁ゲートバイポーラトランジスタとダイオードとを直列に接続したものは、順方向に流れる電流についてはオン・オフを制御することができ、逆方向にはダイオードが電流を遮断するので、絶縁ゲートバイポーラトランジスタが耐圧をオーバーすることはなくなる。このように、絶縁ゲートバイポーラトランジスタに直列にダイオードを接続したスイッチは、順方向の電流をオン・オフ制御し逆方向の電流を常時オフとする１方向制御スイッチである。   However, in this embodiment, two transistors are not connected back-to-back, but an insulated gate bipolar transistor and a diode are connected in series and used as a switching element. An insulated gate bipolar transistor and a diode connected in series can control on / off for the current flowing in the forward direction, and the diode blocks the current in the reverse direction. Is no longer exceeded. As described above, the switch in which the diode is connected in series to the insulated gate bipolar transistor is a one-way control switch that controls on / off of the forward current and always turns off the reverse current.

本実施の形態においては、順方向の電流をオン・オフ制御し逆方向の電流を常時オフとする１方向制御スイッチを、制御する電流の方向が互いに逆になるように並列に接続して、クランプスイッチＳＷ１およびクランプスイッチＳＷ３として用いている。図６は、本発明の実施の形態において両方向の電流に対するオン・オフ制御を行うための具体的な回路構成を示す図であり、走査電極駆動回路４３のスイッチＳＷ１およびスイッチＳＷ３の具体回路を示す図である。ダイオードは絶縁ゲートバイポーラトランジスタのコレクタ側およびエミッタ側のどちらに接続してもよい。図６（ｂ）は、絶縁ゲートバイポーラトランジスタのコレクタ側にダイオードを接続した回路を２つ用いて図６（ａ）に示すスイッチを実現する構成を示し、図６（ｃ）は、絶縁ゲートバイポーラトランジスタのエミッタ側にダイオードを接続した回路を２つ用いてスイッチを実現する構成を示している。もちろん絶縁ゲートバイポーラトランジスタのコレクタ側にダイオードを接続した回路と絶縁ゲートバイポーラトランジスタのエミッタ側にダイオードを接続した回路とを組み合わせた回路構成であってもよい。   In the present embodiment, a one-way control switch that controls on / off of the forward current and always turns off the reverse current is connected in parallel so that the directions of the currents to be controlled are opposite to each other, It is used as the clamp switch SW1 and the clamp switch SW3. FIG. 6 is a diagram showing a specific circuit configuration for performing on / off control for currents in both directions in the embodiment of the present invention, and shows specific circuits of the switch SW1 and the switch SW3 of the scan electrode driving circuit 43. FIG. The diode may be connected to either the collector side or the emitter side of the insulated gate bipolar transistor. FIG. 6B shows a configuration for realizing the switch shown in FIG. 6A using two circuits in which diodes are connected to the collector side of the insulated gate bipolar transistor, and FIG. 6C shows the insulated gate bipolar transistor. A configuration is shown in which a switch is realized using two circuits in which a diode is connected to the emitter side of a transistor. Of course, a circuit configuration in which a circuit in which a diode is connected to the collector side of the insulated gate bipolar transistor and a circuit in which a diode is connected to the emitter side of the insulated gate bipolar transistor may be combined.

このようにしてスイッチを実現すると、電流の方向による電流経路を完全に分離することができる。したがって大きな電流が流れる電流経路には大きな電流容量を持つスイッチング素子を用いて構成し、大きな電流が流れない電流経路には、電流容量の小さい安価なスイッチング素子を用いて構成することができる等、半導体素子の選択の自由度が広がる。また、それぞれの電流経路を独立に配線することができるので、大きな電流が流れる電流経路の配線を優先的に短くかつ太くしてインピーダンスを小さくできる等、配線の自由度も広がる。   When the switch is realized in this way, the current path according to the direction of the current can be completely separated. Therefore, a current path through which a large current flows can be configured using a switching element having a large current capacity, and a current path through which a large current does not flow can be configured using an inexpensive switching element having a small current capacity. The degree of freedom in selecting semiconductor elements is expanded. In addition, since each current path can be independently wired, the degree of freedom of wiring is widened such that the current path through which a large current flows can be preferentially shortened and thickened to reduce impedance.

また、絶縁ゲートバイポーラトランジスタのコレクタ側にさらにｐｎ接合を追加して逆方向の耐圧を高めたリバースブロッキング絶縁ゲートバイポーラトランジスタを用いてスイッチを構成することも可能となる。図６（ｄ）は、リバースブロッキング絶縁ゲートバイポーラトランジスタを、制御する電流の方向が互いに逆になるように並列に接続してスイッチを実現する構成を示している。リバースブロッキング絶縁ゲートバイポーラトランジスタを用いてスイッチを構成すると部品点数を減らすことができ、実装する上で有利である。さらにリバースブロッキング絶縁ゲートバイポーラトランジスタの順方向の電圧降下は絶縁ゲートバイポーラトランジスタとダイオードとを直列接続した回路の順方向の電圧降下よりも小さいので、消費電力を減らせるという利点がある。もちろん、絶縁ゲートバイポーラトランジスタにダイオードを接続した回路とリバースブロッキング絶縁ゲートバイポーラトランジスタとを組み合わせた回路構成であってもよい。   It is also possible to configure a switch using a reverse blocking insulated gate bipolar transistor in which a pn junction is further added to the collector side of the insulated gate bipolar transistor to increase the reverse breakdown voltage. FIG. 6D shows a configuration in which a switch is realized by connecting reverse blocking insulated gate bipolar transistors in parallel so that the directions of currents to be controlled are opposite to each other. Constructing a switch using a reverse blocking insulated gate bipolar transistor can reduce the number of components and is advantageous in mounting. Further, since the forward voltage drop of the reverse blocking insulated gate bipolar transistor is smaller than the forward voltage drop of the circuit in which the insulated gate bipolar transistor and the diode are connected in series, there is an advantage that power consumption can be reduced. Of course, a circuit configuration in which a circuit in which a diode is connected to an insulated gate bipolar transistor and a reverse blocking insulated gate bipolar transistor may be used.

図７は、本発明の実施の形態におけるプラズマディスプレイ装置４０の走査電極駆動回路４３の詳細を示す回路図であり、図４に示したクランプスイッチＳＷ１、クランプスイッチＳＷ３の具体回路として、図６（ｂ）に示した構成を用いた回路図である。すなわち、第１のクランプスイッチＳＷ１として、トランジスタＱ７１とダイオードＤ７１との直列回路およびトランジスタＱ７２とダイオードＤ７２との直列回路を、制御する電流の方向が互いに逆になるように、維持電源の電圧Ｖｓｕｓと節点Ｎ０との間に並列に接続している。また、第２のクランプスイッチＳＷ３として、トランジスタＱ７３とダイオードＤ７３との直列回路およびトランジスタＱ７４とダイオードＤ７４との直列回路を、制御する電流の方向が互いに逆になるように、ＧＮＤと節点Ｎ０との間に接続している。   FIG. 7 is a circuit diagram showing details of scan electrode drive circuit 43 of plasma display device 40 in accordance with the exemplary embodiment of the present invention. As specific circuits of clamp switch SW1 and clamp switch SW3 shown in FIG. It is a circuit diagram using the structure shown to b). That is, as the first clamp switch SW1, the sustain power supply voltage Vsus and the series circuit of the transistor Q71 and the diode D71 and the series circuit of the transistor Q72 and the diode D72 are controlled so that the directions of the currents are opposite to each other. It is connected in parallel with the node N0. Further, as the second clamp switch SW3, the GND and the node N0 are connected so that the directions of currents for controlling the series circuit of the transistor Q73 and the diode D73 and the series circuit of the transistor Q74 and the diode D74 are opposite to each other. Connected between.

トランジスタＱ７１〜Ｑ７４としては、それぞれ絶縁ゲートバイポーラトランジスタまたは電界効果トランジスタを用いることができるが、本実施の形態においては絶縁ゲートバイポーラトランジスタを用いており、ダイオードＤ７１のカソードとトランジスタＱ７１のコレクタとを接続し、ダイオードＤ７２のカソードとトランジスタＱ７２のコレクタとを接続し、ダイオードＤ７３のカソードとトランジスタＱ７３のコレクタとを接続し、ダイオードＤ７４のカソードとトランジスタＱ７４のコレクタとを接続している。したがって、トランジスタＱ７１をオンにすることによりダイオードＤ７１およびトランジスタＱ７１を介して電圧Ｖｓｕｓの維持電源から節点Ｎ０に向かって電流を流すことができ、トランジスタＱ７２をオンにすることによりダイオードＤ７２およびトランジスタＱ７２を介して節点Ｎ０から維持電源に向かって電流を流すことができる。また、トランジスタＱ７３をオンにすることによりダイオードＤ７３およびトランジスタＱ７３を介してＧＮＤから節点Ｎ０に向かって電流を流すことができ、トランジスタＱ７４をオンにすることによりダイオードＤ７４およびトランジスタＱ７４を介して節点Ｎ０からＧＮＤに向かって電流を流すことができる。   As the transistors Q71 to Q74, an insulated gate bipolar transistor or a field effect transistor can be used. In this embodiment, an insulated gate bipolar transistor is used, and the cathode of the diode D71 and the collector of the transistor Q71 are connected. The cathode of the diode D72 and the collector of the transistor Q72 are connected, the cathode of the diode D73 and the collector of the transistor Q73 are connected, and the cathode of the diode D74 and the collector of the transistor Q74 are connected. Therefore, by turning on the transistor Q71, a current can flow from the sustain power supply of the voltage Vsus to the node N0 via the diode D71 and the transistor Q71. By turning on the transistor Q72, the diode D72 and the transistor Q72 are turned on. A current can flow from the node N0 toward the maintenance power source. Further, when the transistor Q73 is turned on, a current can flow from GND to the node N0 via the diode D73 and the transistor Q73, and when the transistor Q74 is turned on, the node N0 is passed through the diode D74 and the transistor Q74. A current can be passed from GND to GND.

次に、走査電極駆動回路４３の動作をパネル１０の駆動方法とともに説明する。パネル１０はサブフィールド法、すなわち１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行う。それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。   Next, the operation of the scan electrode drive circuit 43 will be described together with the method for driving the panel 10. The panel 10 performs gradation display by dividing the one-field period into a plurality of subfields and controlling light emission / non-light emission of each discharge cell for each subfield. Each subfield has an initialization period, an address period, and a sustain period.

初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。書込み期間では、書込み電圧として走査電極ＳＣ１〜ＳＣｎに走査パルスを印加するとともにデータ電極Ｄ１〜Ｄｍに選択的に書込みパルスを印加して、発光させるべき放電セルで選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、輝度重みに応じた数の維持パルスを表示電極対に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させて発光させる。   In the initializing period, initializing discharge is generated, and wall charges necessary for the subsequent address discharge are formed on each electrode. In the address period, a scan pulse is applied to the scan electrodes SC1 to SCn as an address voltage and an address pulse is selectively applied to the data electrodes D1 to Dm to selectively generate an address discharge in the discharge cells to emit light. Form a charge. In the sustain period, a number of sustain pulses corresponding to the luminance weight are alternately applied to the display electrode pairs, and a sustain discharge is generated in the discharge cells that have generated the address discharge to emit light.

図８は、本発明の実施の形態におけるプラズマディスプレイ装置４０のパネル１０の各電極に印加する駆動電圧波形図であり、２つのサブフィールドの駆動電圧波形を示している。   FIG. 8 is a drive voltage waveform diagram applied to each electrode of panel 10 of plasma display device 40 in accordance with the exemplary embodiment of the present invention, and shows drive voltage waveforms of two subfields.

初期化期間の前半部では、データ電極Ｄ１〜Ｄｍ、維持電極ＳＵ１〜ＳＵｎにそれぞれ０（Ｖ）を印加するとともに、走査電極ＳＣ１〜ＳＣｎには緩やかに上昇する上り傾斜波形電圧を印加する。   In the first half of the initialization period, 0 (V) is applied to the data electrodes D1 to Dm and the sustain electrodes SU1 to SUn, respectively, and an upward ramp waveform voltage that gradually increases is applied to the scan electrodes SC1 to SCn.

走査電極ＳＣ１〜ＳＣｎに上り傾斜波形電圧を印加するには、スイッチ部ＯＵＴ１〜ＯＵＴｎのトランジスタＱＨ１〜ＱＨｎをオンにして走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｃを印加する。次にトランジスタＱ６４をオンにしてミラー積分回路を動作させる。すると節点Ｎ０の電圧ＶＮ０はツェナーダイオードＤ６４のツェナー電圧Ｖｚ分の電圧上昇の後、電圧Ｖｓｅｔに向かって緩やかに上昇する。こうしてスイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれが節点Ｎ０の電圧ＶＮ０に電圧Ｖｓｃを重畳した電圧を出力するので、走査電極ＳＣ１〜ＳＣｎに電圧（Ｖｓｃ＋Ｖｓｅｔ）に向かって緩やかに上昇する傾斜波形電圧が印加される。   In order to apply an upward ramp waveform voltage to scan electrodes SC1 to SCn, transistors VH1 to QHn of switch units OUT1 to OUTn are turned on to apply voltage Vsc to scan electrodes SC1 to SCn. Next, the transistor Q64 is turned on to operate the Miller integrating circuit. Then, the voltage VN0 at the node N0 gradually rises toward the voltage Vset after the voltage rises by the Zener voltage Vz of the Zener diode D64. Thus, since each of the switch units OUT1 to OUTn outputs a voltage in which the voltage Vsc is superimposed on the voltage VN0 of the node N0, a ramp waveform voltage that gradually increases toward the voltage (Vsc + Vset) is applied to the scan electrodes SC1 to SCn. .

この傾斜波形電圧が上昇する間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間でそれぞれ微弱な初期化放電が起こりそれぞれの電極上に壁電圧が蓄積される。ここで、電極上の壁電圧とは電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。   While this ramp waveform voltage rises, a weak initializing discharge occurs between scan electrodes SC1 to SCn, sustain electrodes SU1 to SUn, and data electrodes D1 to Dm, and wall voltages are accumulated on the respective electrodes. . Here, the wall voltage on the electrode represents a voltage generated by wall charges accumulated on the dielectric layer covering the electrode, the protective layer, the phosphor layer, and the like.

初期化期間の後半部では、維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１を印加するとともに、走査電極ＳＣ１〜ＳＣｎには緩やかに下降する下り傾斜波形電圧を印加する。   In the latter half of the initialization period, positive voltage Ve1 is applied to sustain electrodes SU1 to SUn, and a downward ramp waveform voltage that gently falls is applied to scan electrodes SC1 to SCn.

走査電極ＳＣ１〜ＳＣｎに下り傾斜波形電圧を印加するには、まずトランジスタＱ６４をオフにする。そしてトランジスタＱ７１、トランジスタＱ７２をオンにして節点Ｎ０の電圧ＶＮ０を電圧Ｖｓｕｓに変更する。その後、スイッチ部ＯＵＴ１〜ＯＵＴｎのトランジスタＱＨ１〜ＱＨｎをオフ、トランジスタＱＬ１〜ＱＬｎをオンにして走査電極ＳＣ１〜ＳＣｎに節点Ｎ０の電圧、すなわち電圧Ｖｓｕｓを印加する。そしてその後、トランジスタＱ７１、トランジスタＱ７２をオフにするとともにトランジスタＱ６６をオンにしてミラー積分回路を動作させる。すると節点Ｎ０の電圧ＶＮ０は電圧Ｖａｄに向かって緩やかに下降する。こうして電圧Ｖａｄに向かって緩やかに下降する傾斜波形電圧を走査電極ＳＣ１〜ＳＣｎに印加する。   In order to apply the downward ramp waveform voltage to scan electrodes SC1 to SCn, first, transistor Q64 is turned off. Then, the transistors Q71 and Q72 are turned on to change the voltage VN0 at the node N0 to the voltage Vsus. Thereafter, the transistors QH1 to QHn of the switch units OUT1 to OUTn are turned off and the transistors QL1 to QLn are turned on to apply the voltage at the node N0, that is, the voltage Vsus, to the scan electrodes SC1 to SCn. Thereafter, the transistor Q71 and the transistor Q72 are turned off and the transistor Q66 is turned on to operate the Miller integrating circuit. Then, the voltage VN0 at the node N0 gradually decreases toward the voltage Vad. In this way, a ramp waveform voltage that gently falls toward voltage Vad is applied to scan electrodes SC1 to SCn.

すると、この傾斜波形電圧が下降する間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間で再び微弱な初期化放電が起こり、各電極上の壁電圧は書込み動作に適した値に調整される。なお本実施の形態においては、壁電圧を微調整するために、走査電極ＳＣ１〜ＳＣｎに印加する電圧が電圧Ｖａｄに達する直前に電圧の降下を停止している。   Then, a weak initializing discharge occurs again between scan electrodes SC1 to SCn, sustain electrodes SU1 to SUn, and data electrodes D1 to Dm while the ramp waveform voltage decreases, and the wall voltage on each electrode is written. It is adjusted to a value suitable for operation. In the present embodiment, in order to finely adjust the wall voltage, the voltage drop is stopped immediately before the voltage applied to scan electrodes SC1 to SCn reaches voltage Vad.

このようにして初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。なお、図８の第２サブフィールドの初期化期間に示したように、初期化期間の前半部を省略してもよい。この場合には、直前のサブフィールドの維持期間に維持放電を行った放電セルで選択的に初期化放電が発生する。   In this way, initializing discharge is generated in the initializing period, and wall charges necessary for subsequent address discharge are formed on each electrode. Note that, as shown in the initialization period of the second subfield in FIG. 8, the first half of the initialization period may be omitted. In this case, an initializing discharge is selectively generated in a discharge cell that has undergone a sustain discharge in the sustain period of the immediately preceding subfield.

続く書込み期間では、まず維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ２を印加し、走査電極ＳＣ１〜ＳＣｎに電圧（Ｖａｄ＋Ｖｓｃ）を印加する。その後、走査電極ＳＣ１に負の走査パルス電圧Ｖａｄを印加するとともに、データ電極Ｄ１〜Ｄｍのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１〜ｍ）に正の書込みパルス電圧Ｖｄを印加する。   In the subsequent address period, voltage Ve2 is first applied to sustain electrodes SU1 to SUn, and voltage (Vad + Vsc) is applied to scan electrodes SC1 to SCn. Thereafter, a negative scan pulse voltage Vad is applied to scan electrode SC1, and a positive address pulse voltage is applied to data electrode Dk (k = 1 to m) of the discharge cell to be emitted in the first row among data electrodes D1 to Dm. Vd is applied.

走査電極ＳＣ１に走査パルス電圧Ｖａｄを印加するには、まずトランジスタＱ６８をオンにして節点Ｎ０の電圧ＶＮ０を負の電圧Ｖａｄとする。そしてスイッチ部ＯＵＴ１〜ＯＵＴｎのトランジスタＱＨ１〜ＱＨｎをオン、トランジスタＱＬ１〜ＱＬｎをオフにして走査電極ＳＣ１〜ＳＣｎに電圧（Ｖａｄ＋Ｖｓｃ）を印加する。次に、トランジスタＱＨ１をオフにしトランジスタＱＬ１をオンにすることにより、１行目の走査電極ＳＣ１に負の走査パルス電圧Ｖａｄを印加する。   In order to apply the scan pulse voltage Vad to the scan electrode SC1, first, the transistor Q68 is turned on to set the voltage VN0 at the node N0 to the negative voltage Vad. Then, the transistors QH1 to QHn of the switch sections OUT1 to OUTn are turned on, the transistors QL1 to QLn are turned off, and a voltage (Vad + Vsc) is applied to the scan electrodes SC1 to SCn. Next, the transistor QH1 is turned off and the transistor QL1 is turned on, so that the negative scan pulse voltage Vad is applied to the scan electrode SC1 in the first row.

すると１行目の放電セルのうち書込みパルスを印加した放電セルでは書込み放電が起こり、各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧Ｖｄを印加しなかった放電セルでは書込み放電は発生しない。このようにして選択的に書込み動作を行う。   Then, in the discharge cells in the first row, address discharge occurs in the discharge cells to which the address pulse is applied, and an address operation for accumulating wall voltage on each electrode is performed. On the other hand, no address discharge occurs in the discharge cells to which the address pulse voltage Vd is not applied. In this way, the write operation is selectively performed.

次に、トランジスタＱＨ１をオン、トランジスタＱＬ１をオフに戻し、トランジスタＱＨ２をオフにしトランジスタＱＬ２をオンにして２行目の走査電極ＳＣ２に走査パルス電圧Ｖａｄを印加するとともに、データ電極Ｄ１〜Ｄｍのうち２行目に発光させるべき放電セルのデータ電極Ｄｋに書込みパルス電圧Ｖｄを印加する。すると２行目の放電セルで選択的に書込み放電が起こる。以上の書込み動作をｎ行目の放電セルに至るまで行う。   Next, the transistor QH1 is turned on, the transistor QL1 is turned off, the transistor QH2 is turned off, the transistor QL2 is turned on, the scan pulse voltage Vad is applied to the scan electrode SC2 in the second row, and among the data electrodes D1 to Dm The address pulse voltage Vd is applied to the data electrode Dk of the discharge cell that should emit light in the second row. Then, address discharge occurs selectively in the discharge cells in the second row. The above address operation is performed up to the discharge cell in the nth row.

その後、トランジスタＱ６８をオフにする。そしてトランジスタＱ７３、トランジスタＱ７４をオンにして節点Ｎ０の電圧ＶＮ０を０（Ｖ）にする。さらにスイッチ部ＯＵＴ１〜ＯＵＴｎのトランジスタＱＨ１〜ＱＨｎをオフ、トランジスタＱＬ１〜ＱＬｎをオンにして走査電極ＳＣ１〜ＳＣｎに０（Ｖ）を印加する。   Thereafter, transistor Q68 is turned off. Then, the transistors Q73 and Q74 are turned on to set the voltage VN0 at the node N0 to 0 (V). Further, the transistors QH1 to QHn of the switch sections OUT1 to OUTn are turned off and the transistors QL1 to QLn are turned on to apply 0 (V) to the scan electrodes SC1 to SCn.

続く維持期間では、維持電極ＳＵ１〜ＳＵｎに０（Ｖ）を印加し、走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓｕｓを印加する。図９は、本発明の実施の形態におけるプラズマディスプレイ装置４０のパネル１０の各電極に印加する駆動電圧波形図の詳細であり、特に維持期間における維持パルスの詳細を示す図である。   In the subsequent sustain period, 0 (V) is applied to sustain electrodes SU1 to SUn, and sustain pulse voltage Vsus is applied to scan electrodes SC1 to SCn. FIG. 9 is a detail of a drive voltage waveform diagram applied to each electrode of the panel 10 of the plasma display device 40 in the embodiment of the present invention, and more particularly shows a detail of the sustain pulse in the sustain period.

走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓｕｓを印加するには、まずトランジスタＱ７２、トランジスタＱ７３をオンにする。そして時刻ｔ１においてトランジスタＱ７７をオンにする。すると電力回収用のコンデンサＣ７６からトランジスタＱ７７、ダイオードＤ７７、インダクタＬ７７およびトランジスタＱＬ１〜ＱＬｎを介して電流が流れ始め、走査電極ＳＣ１〜ＳＣｎの電圧が上がり始める。インダクタＬ７７と電極間容量Ｃｐとは共振回路を形成しているので、共振周期の１／２の時間経過後には走査電極ＳＣ１〜ＳＣｎの電圧は電圧Ｖｓｕｓ付近まで上昇する。そして時刻ｔ２において、トランジスタＱ７１をオンにする。すると走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｕｓが印加される。   In order to apply sustain pulse voltage Vsus to scan electrodes SC1 to SCn, first, transistor Q72 and transistor Q73 are turned on. At time t1, transistor Q77 is turned on. Then, current starts to flow from the power recovery capacitor C76 through the transistor Q77, the diode D77, the inductor L77, and the transistors QL1 to QLn, and the voltages of the scan electrodes SC1 to SCn start to rise. Since the inductor L77 and the interelectrode capacitance Cp form a resonance circuit, the voltage of the scan electrodes SC1 to SCn rises to the vicinity of the voltage Vsus after a time ½ of the resonance period has elapsed. At time t2, transistor Q71 is turned on. Then, voltage Vsus is applied to scan electrodes SC1 to SCn.

このようにして走査電極ＳＣ１〜ＳＣｎの電圧は強制的に電圧Ｖｓｕｓまで上昇し、書込み放電を起こした放電セルで維持放電が発生する。   In this way, the voltages of scan electrodes SC1 to SCn are forcibly increased to voltage Vsus, and a sustain discharge is generated in the discharge cell that has caused the address discharge.

ここで注意すべきは、走査電極駆動回路４３において、電圧Ｖｓｕｓの維持電源から節点Ｎ０に向かう電流経路、すなわちトランジスタＱ７１およびダイオードＤ７１の電流経路には、維持放電に伴う非常に大きな電流が流れる点である。したがってトランジスタＱ７１およびダイオードＤ７１として大きな電流容量を持つ素子を用いる必要がある。または同じ素子を複数個並列に接続して必要な電流用量を確保してもよい。さらに維持電源から節点Ｎ０に向かう電流経路の配線を優先的に短くかつ太くしてインピーダンスを小さくすることが望ましい。一方、節点Ｎ０から維持電源に向かう電流経路にはそれほど大きな電流は流れないので、トランジスタＱ７２およびダイオードＤ７２として小さな電流容量の素子を用いることができる。本実施の形態においては維持電源から節点Ｎ０に向かう電流経路と節点Ｎ０から維持電源に向かう電流経路とは完全に分離されている。そのためこの２つの電流経路をそれぞれ独立して設計することができる。   It should be noted that in scan electrode driving circuit 43, a very large current accompanying the sustain discharge flows in the current path from the sustain power supply of voltage Vsus to node N0, that is, the current path of transistor Q71 and diode D71. It is. Therefore, it is necessary to use elements having a large current capacity as the transistor Q71 and the diode D71. Alternatively, a plurality of the same elements may be connected in parallel to ensure a necessary current dose. Furthermore, it is desirable to reduce the impedance by preferentially shortening and thickening the wiring of the current path from the maintenance power source to the node N0. On the other hand, since a very large current does not flow through the current path from the node N0 to the sustain power supply, elements having a small current capacity can be used as the transistor Q72 and the diode D72. In the present embodiment, the current path from the maintenance power source to the node N0 and the current path from the node N0 to the maintenance power source are completely separated. Therefore, these two current paths can be designed independently.

その後、トランジスタＱ７７、トランジスタＱ７１をオフにする。   Thereafter, the transistors Q77 and Q71 are turned off.

続いて走査電極ＳＣ１〜ＳＣｎに０（Ｖ）を印加し、維持電極ＳＵ１〜ＳＵｎに維持パルス電圧Ｖｓｕｓを印加する。   Subsequently, 0 (V) is applied to scan electrodes SC1 to SCn, and sustain pulse voltage Vsus is applied to sustain electrodes SU1 to SUn.

走査電極ＳＣ１〜ＳＣｎに０（Ｖ）を印加するには、時刻ｔ３においてトランジスタＱ７８をオンにする。すると走査電極ＳＣ１〜ＳＣｎからトランジスタＱＬ１〜ＱＬｎ、インダクタＬ７８、ダイオードＤ７８、トランジスタＱ７８を介して電力回収用のコンデンサＣ７６に電流が流れ始め、走査電極ＳＣ１〜ＳＣｎの電圧が下がり始める。インダクタＬ７８と電極間容量Ｃｐとは共振回路を形成しているので、共振周期の１／２の時間経過後には走査電極ＳＣ１〜ＳＣｎの電圧は０（Ｖ）付近まで低下する。そして時刻ｔ４において、トランジスタＱ７４をオンにする。すると走査電極ＳＣ１〜ＳＣｎに電圧０（Ｖ）が印加される。   In order to apply 0 (V) to scan electrodes SC1 to SCn, transistor Q78 is turned on at time t3. Then, current begins to flow from scan electrodes SC1 to SCn to transistors C76 for power recovery via transistors QL1 to QLn, inductor L78, diode D78, and transistor Q78, and the voltages of scan electrodes SC1 to SCn begin to drop. Since the inductor L78 and the interelectrode capacitance Cp form a resonance circuit, the voltage of the scan electrodes SC1 to SCn decreases to near 0 (V) after ½ time of the resonance period has elapsed. At time t4, transistor Q74 is turned on. Then, voltage 0 (V) is applied to scan electrodes SC1 to SCn.

そして維持電極ＳＵ１〜ＳＵｎに電圧Ｖｓｕｓを印加すると、書込み放電を起こした放電セルで再び維持放電が発生する。   When the voltage Vsus is applied to the sustain electrodes SU1 to SUn, the sustain discharge is generated again in the discharge cell in which the address discharge has occurred.

ここでも注意すべきは、節点Ｎ０からＧＮＤに向かう電流経路、すなわちトランジスタＱ７４およびダイオードＤ７４の電流経路には、維持放電に伴う非常に大きな電流が流れる点である。したがってトランジスタＱ７４およびダイオードＤ７４として大きな電流容量を持つ素子を用いる必要がある。または同じ素子を複数個並列に接続して必要な電流用量を確保してもよい。さらに節点Ｎ０からＧＮＤに向かう電流経路の配線を優先的に短くかつ太くしてインピーダンスを小さくすることが望ましい。一方、ＧＮＤから節点Ｎ０に向かう電流経路にはそれほど大きな電流は流れないので、トランジスタＱ７３およびダイオードＤ７３として小さな電流容量の素子を用いることができる。   It should be noted here that a very large current accompanying the sustain discharge flows in the current path from the node N0 to GND, that is, the current path of the transistor Q74 and the diode D74. Therefore, it is necessary to use elements having a large current capacity as the transistor Q74 and the diode D74. Alternatively, a plurality of the same elements may be connected in parallel to ensure a necessary current dose. Furthermore, it is desirable to reduce the impedance by preferentially shortening and thickening the wiring of the current path from the node N0 to the GND. On the other hand, since a very large current does not flow in the current path from GND to the node N0, elements having a small current capacity can be used as the transistor Q73 and the diode D73.

その後、トランジスタＱ７８、トランジスタＱ７４、トランジスタＱ７１をオフにする。   Thereafter, the transistor Q78, the transistor Q74, and the transistor Q71 are turned off.

以下同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに交互に輝度重みに応じた数の維持パルスを印加し、表示電極対の電極間に電位差を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。   Similarly, the address discharge is applied in the address period by applying sustain pulses of the number corresponding to the luminance weight alternately to the scan electrodes SC1 to SCn and the sustain electrodes SU1 to SUn, and applying a potential difference between the electrodes of the display electrode pair. The sustain discharge is continuously performed in the discharge cell that has caused the failure.

続くサブフィールドの動作もほぼ同様であるため説明を省略する。   Since the operation of the subsequent subfield is substantially the same, the description thereof is omitted.

以上に説明したように、本実施の形態における走査電極駆動回路４３は、維持電源の高電圧側に出力をクランプする第１のクランプスイッチＳＷ１と、維持電源の低電圧側に出力をクランプする第２のクランプスイッチＳＷ３とを備え、第１のクランプスイッチＳＷおよび第２のクランプスイッチＳＷ３のそれぞれは、順方向の電流をオン・オフ制御し逆方向の電流を常時オフとする１方向制御スイッチを互いに逆向きに並列接続した構成である。そしてこの構成により、大きな電流が流れる電流経路と大きな電流が流れない電流経路とを分離することができ、大きな電流が流れる電流経路には大きな電流容量を持つ素子を用いるとともに、その配線を優先的に短くかつ太くしてインピーダンスを小さくできる。また大きな電流が流れない電流経路には小さな電流容量の素子を用いることができる。   As described above, the scan electrode driving circuit 43 in the present embodiment has the first clamp switch SW1 that clamps the output on the high voltage side of the sustain power supply and the first clamp switch SW1 that clamps the output on the low voltage side of the sustain power supply. 2 clamp switches SW3, and each of the first clamp switch SW and the second clamp switch SW3 is a one-way control switch that controls on / off of the forward current and always turns off the reverse current. This is a configuration in which they are connected in parallel in opposite directions. With this configuration, a current path through which a large current flows can be separated from a current path through which a large current does not flow. An element having a large current capacity is used for a current path through which a large current flows, and the wiring is preferentially used. The impedance can be reduced by making it short and thick. An element having a small current capacity can be used for a current path through which a large current does not flow.

なお、本実施の形態においては、第１のクランプスイッチおよび第２のクランプスイッチのそれぞれに、順方向の電流をオン・オフ制御し逆方向の電流を常時オフとする１方向制御スイッチを互いに逆向きに並列接続した構成であるものとして説明した。しかし、必要に応じて、第１のクランプスイッチおよび第２のクランプスイッチの一方に、順方向の電流をオン・オフ制御し逆方向の電流を常時オフとする１方向制御スイッチを互いに逆向きに並列接続した構成であってもよい。   In the present embodiment, the first clamp switch and the second clamp switch are respectively opposite to the one-way control switches that turn on / off the forward current and always turn off the reverse current. The description has been made assuming that the configuration is a parallel connection in the direction. However, if necessary, a one-way control switch that turns on / off the forward current and always turns off the reverse current is reversed in one of the first clamp switch and the second clamp switch. The structure connected in parallel may be sufficient.

また、本実施の形態においては、１方向制御スイッチとして、絶縁ゲートバイポーラトランジスタとダイオードとを直列に接続した構成であるものとして説明したが、本発明はこれに限定するものではない。例えば図６（ｄ）に示したように、１方向制御スイッチとしてリバースブロッキング絶縁ゲートバイポーラトランジスタを用いてもよい。   In the present embodiment, the one-way control switch has been described as having a configuration in which an insulated gate bipolar transistor and a diode are connected in series. However, the present invention is not limited to this. For example, as shown in FIG. 6D, a reverse blocking insulated gate bipolar transistor may be used as the one-way control switch.

また、本実施の形態においては、走査電極駆動回路４３のクランプスイッチとして、順方向の電流をオン・オフ制御し逆方向の電流を常時オフとする１方向制御スイッチを互いに逆向きに並列接続した構成であるものとして説明した。維持電極駆動回路４４に対しても本発明を適応することは可能であり、維持電極駆動回路４４もクランプスイッチを有するクランプ部を備え、そのクランプスイッチを、順方向の電流をオン・オフ制御し逆方向の電流を常時オフとする１方向制御スイッチを互いに逆向きに並列接続して構成してもよい。   In the present embodiment, as the clamp switch of the scan electrode driving circuit 43, one-way control switches that turn on / off the forward current and always turn off the backward current are connected in parallel in opposite directions. It was described as a configuration. The present invention can also be applied to the sustain electrode drive circuit 44, and the sustain electrode drive circuit 44 also includes a clamp unit having a clamp switch, and the clamp switch controls forward and backward currents. One-way control switches that always turn off the reverse current may be connected in parallel in opposite directions.

さらに、本実施の形態において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。   Furthermore, the specific numerical values used in the present embodiment are merely examples, and it is desirable to appropriately set the optimal values appropriately according to the panel characteristics, the specifications of the plasma display device, and the like.

本発明は、大きな電流が流れる電流経路と大きな電流が流れない電流経路とを分離して、それぞれの電流経路について独立した回路設計ができるので、プラズマディスプレイ装置として有用である。   The present invention is useful as a plasma display device because a current path through which a large current flows can be separated from a current path through which a large current does not flow, and an independent circuit design can be made for each current path.

本発明の実施の形態におけるプラズマディスプレイ装置に用いるパネルの構造を示す分解斜視図1 is an exploded perspective view showing a structure of a panel used in a plasma display device according to an embodiment of the present invention. 同プラズマディスプレイ装置に用いるパネルの電極配列図Panel arrangement of panels used in the plasma display device 同プラズマディスプレイ装置の回路ブロック図Circuit block diagram of the plasma display device 同プラズマディスプレイ装置の走査電極駆動回路の詳細を示す回路図Circuit diagram showing details of scan electrode drive circuit of same plasma display device 従来例において両方向の電流に対するオン・オフ制御を行うための具体的な回路構成を示す図The figure which shows the specific circuit structure for performing ON / OFF control with respect to the electric current of a bidirectional | two-way in a prior art example. 本発明の実施の形態において両方向の電流に対するオン・オフ制御を行うための具体的な回路構成を示す図The figure which shows the specific circuit structure for performing on / off control with respect to the electric current of bidirectional | two-way in embodiment of this invention. 本発明の実施の形態におけるプラズマディスプレイ装置の走査電極駆動回路の詳細を示す回路図The circuit diagram which shows the detail of the scanning electrode drive circuit of the plasma display apparatus in embodiment of this invention 同プラズマディスプレイ装置のパネルの各電極に印加する駆動電圧波形図Drive voltage waveform diagram applied to each electrode of the panel of the plasma display device 同プラズマディスプレイ装置の維持パルスの詳細を示す図The figure which shows the detail of the sustain pulse of the plasma display apparatus

符号の説明Explanation of symbols

１０ パネル
２２ 走査電極
２３ 維持電極
２４ 表示電極対
３２ データ電極
４０ プラズマディスプレイ装置
４１ 画像信号処理回路
４２ データ電極駆動回路
４３ 走査電極駆動回路
４４ 維持電極駆動回路
４５ タイミング発生回路
６０ 走査パルス発生回路
６２ 維持パルス発生回路
６４，６６ 波形発生回路
７０ クランプ部
７５ 電力回収部 DESCRIPTION OF SYMBOLS 10 Panel 22 Scan electrode 23 Sustain electrode 24 Display electrode pair 32 Data electrode 40 Plasma display apparatus 41 Image signal processing circuit 42 Data electrode drive circuit 43 Scan electrode drive circuit 44 Sustain electrode drive circuit 45 Timing generation circuit 60 Scan pulse generation circuit 62 Maintenance Pulse generation circuit 64, 66 Waveform generation circuit 70 Clamp unit 75 Power recovery unit

Claims (3)

走査電極と維持電極とデータ電極とを有するプラズマディスプレイパネルと、前記走査電極に印加する駆動電圧波形を発生する走査電極駆動回路とを備えたプラズマディスプレイ装置であって、
前記走査電極駆動回路は、維持パルスを生成するための電源の高電圧側に出力をクランプする第１のクランプスイッチと、前記電源の低電圧側に出力をクランプする第２のクランプスイッチとを備え、
前記第１のクランプスイッチは順方向の電流をオン・オフ制御し逆方向の電流を常時オフとする１方向制御スイッチを互いに逆向きに並列接続した構成であり、前記電源の高圧側から前記プラズマディスプレイパネルに向かう電流経路の１方向制御スイッチの電流容量は前記プラズマディスプレイパネルから前記電源の高圧側に向かう電流経路の１方向制御スイッチの電流容量より大きいことを特徴とするプラズマディスプレイ装置。 A plasma display device comprising: a plasma display panel having a scan electrode, a sustain electrode, and a data electrode; and a scan electrode drive circuit for generating a drive voltage waveform applied to the scan electrode,
The scan electrode driving circuit includes a first clamp switch that clamps an output on a high voltage side of a power supply for generating a sustain pulse, and a second clamp switch that clamps an output on a low voltage side of the power supply. ,
Wherein the first clamping switch Ri configuration der connected in parallel to the forward current on-off control and reverse current always off opposite to each other a directional control switch, from said high pressure side of the power supply A plasma display apparatus, wherein a current capacity of a one-way control switch in a current path toward a plasma display panel is larger than a current capacity of a one-way control switch in a current path from the plasma display panel toward a high voltage side of the power source . 走査電極と維持電極とデータ電極とを有するプラズマディスプレイパネルと、前記走査電極に印加する駆動電圧波形を発生する走査電極駆動回路とを備えたプラズマディスプレイ装置であって、
前記走査電極駆動回路は、維持パルスを生成するための電源の高電圧側に出力をクランプする第１のクランプスイッチと、前記電源の低電圧側に出力をクランプする第２のクランプスイッチとを備え、
前記第２のクランプスイッチは順方向の電流をオン・オフ制御し逆方向の電流を常時オフとする１方向制御スイッチを互いに逆向きに並列接続した構成であり、前記プラズマディスプレイパネルから前記電源の低圧側に向かう電流経路の１方向制御スイッチの電流容量は前記電源の低圧側から前記プラズマディスプレイパネルに向かう電流経路の１方向制御スイッチの電流容量より大きいことを特徴とするプラズマディスプレイ装置。 A plasma display device comprising: a plasma display panel having a scan electrode, a sustain electrode, and a data electrode; and a scan electrode drive circuit for generating a drive voltage waveform applied to the scan electrode,
The scan electrode driving circuit includes a first clamp switch that clamps an output on a high voltage side of a power supply for generating a sustain pulse, and a second clamp switch that clamps an output on a low voltage side of the power supply. ,
The second clamp switch has a configuration in which unidirectional control switches for controlling on / off of a forward current and always turning off a reverse current are connected in parallel in opposite directions, and the power supply of the power source is connected to the plasma display panel. The plasma display device characterized in that the current capacity of the one-way control switch in the current path toward the low voltage side is larger than the current capacity of the one-way control switch in the current path from the low voltage side of the power source to the plasma display panel . 前記１方向制御スイッチは、絶縁ゲートバイポーラトランジスタとダイオードとを直列に接続した構成であることを特徴とする請求項１または請求項２のいずれかに記載のプラズマディスプレイ装置。 3. The plasma display device according to claim 1, wherein the one-way control switch has a configuration in which an insulated gate bipolar transistor and a diode are connected in series .

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