JP2008170751A

JP2008170751A - Driving method of plasma display apparatus

Info

Publication number: JP2008170751A
Application number: JP2007004157A
Authority: JP
Inventors: Fumito Kusama; 史人草間
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-01-12
Filing date: 2007-01-12
Publication date: 2008-07-24

Abstract

<P>PROBLEM TO BE SOLVED: To drive a plasma display panel which is a large-screen panel and has large inter-electrode capacity without increasing switching elements for current paths not for a discharging current accompanying light emission of the panel. <P>SOLUTION: One field is composed of a plurality of sub-fields each having an initialization period, a write period, and a sustain period. In the first stage of the initialization period, each of switch units outputs a first voltage superposed on a reference potential and a reference potential setting circuit gently raises the reference potential. In a following second stage, the reference potential setting circuit varies the reference potential to a second voltage and in a subsequent third stage, some of the switch units output the reference potential and the remaining switch units output the reference potential a predetermined time later. In a fourth stage, the reference potential setting circuit gently lowers the reference potential and a discharge cell performs initializing operation. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、プラズマディスプレイパネルを用いた画像表示装置であるプラズマディスプレイ装置の駆動方法に関する。 The present invention relates to a driving method of a plasma display device which is an image display device using a plasma display panel.

プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。 A typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells formed between a front plate and a back plate arranged to face each other.

前面板には１対の走査電極と維持電極とからなる表示電極対が互いに平行に複数対形成され、背面板には平行なデータ電極が複数形成されている。そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。ここで表示電極対とデータ電極との対向する部分に放電セルが形成される。 A plurality of pairs of display electrodes, each consisting of a pair of scan electrodes and sustain electrodes, are formed in parallel on the front plate, and a plurality of parallel data electrodes are formed on the back plate. Then, the front plate and the rear plate are arranged opposite to each other so that the display electrode pair and the data electrode are three-dimensionally crossed and sealed, and a discharge gas is sealed in the internal discharge space. Here, a discharge cell is formed in a portion where the display electrode pair and the data electrode face each other.

パネルを駆動する方法としてはサブフィールド法、すなわち、１フィールド期間を複数のサブフィールドで構成した上で、放電セルを点灯させるサブフィールドの組み合わせによって階調表示を行う方法が一般的である。 As a method for driving the panel, a subfield method, that is, a method in which one field period is composed of a plurality of subfields and gray scale display is performed by a combination of subfields that turn on discharge cells.

各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電を発生し、続く書込み動作に必要な壁電荷を各電極上に形成する。書込み期間では、書込み電圧として走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して放電セルに選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、走査電極と維持電極とからなる表示電極対に交互に維持パルスを印加し、書込み期間において書込み放電を発生させた放電セルで維持放電を発生させ、対応する放電セルを発光、点灯させることにより画像表示を行う。 Each subfield has an initialization period, an address period, and a sustain period. In the initializing period, initializing discharge is generated, and wall charges necessary for the subsequent address operation are formed on each electrode. In the address period, a scan pulse is applied to the scan electrode as an address voltage and an address pulse is selectively applied to the data electrode to selectively generate an address discharge in the discharge cells to form wall charges. In the sustain period, a sustain pulse is alternately applied to the display electrode pair composed of the scan electrode and the sustain electrode, and a sustain discharge is generated in the discharge cell that generated the address discharge in the address period, and the corresponding discharge cell emits light. An image is displayed by turning it on.

このようにパネルを駆動する駆動回路は、それぞれの電極に様々な電圧値を持つ駆動電圧波形を印加するために、多くのスイッチング素子を有する回路で構成されている。特に走査電極駆動回路は、印加すべき駆動電圧波形が複雑であり、さらに走査電極のそれぞれに異なる形状の駆動電圧波形を印加する必要があるため、回路構成が複雑になる傾向がある。その一方で、電極間容量の充放電電流や、放電に伴う電流等、大きなピーク電流を安定的に流すために、同一特性を持つスイッチング素子を並列に複数接続してインピーダンスを下げた回路構成や、異なる特性を持つスイッチング素子を並列に複数接続して互いの欠点を補完しあう回路構成（例えば、特許文献１参照）等が提案されている。
特開２００４−３３４０３０号公報 The drive circuit for driving the panel as described above is composed of a circuit having many switching elements in order to apply drive voltage waveforms having various voltage values to the respective electrodes. In particular, the scan electrode drive circuit has a complicated drive voltage waveform to be applied, and further needs to apply a drive voltage waveform having a different shape to each of the scan electrodes, so that the circuit configuration tends to be complicated. On the other hand, in order to stably flow a large peak current such as the charge / discharge current of the capacitance between electrodes and the current accompanying discharge, a circuit configuration in which a plurality of switching elements having the same characteristics are connected in parallel to reduce impedance A circuit configuration (for example, refer to Patent Document 1), in which a plurality of switching elements having different characteristics are connected in parallel to complement each other's drawbacks has been proposed.
JP 2004-334030 A

しかし近年は、さらにパネルの大画面化が進み、パネルの電極間容量が増加して、パネルの発光に伴う放電電流以外の電流が増加する傾向がある。そのためにパネルの発光に伴う放電電流以外の電流経路についても、スイッチング素子を電流容量の大きい素子に変更したり、スイッチング素子を増加して並列接続する必要が生じてきた。しかしながらこのような設計変更は、コストアップや回路実装面積の増加につながり好ましくない。 However, in recent years, the panel has further increased in screen size, and the interelectrode capacitance of the panel has increased, and currents other than the discharge current accompanying the light emission of the panel tend to increase. For this reason, it has become necessary to change the switching element to an element having a large current capacity, or increase the number of switching elements and connect them in parallel with respect to the current path other than the discharge current accompanying the light emission of the panel. However, such a design change is undesirable because it leads to an increase in cost and an increase in circuit mounting area.

本発明は、これらの課題に鑑みなされたものであり、大画面パネルで電極間容量が大きいパネルであっても、パネルの発光に伴う放電電流以外の電流経路のスイッチング素子を増加することなく、パネルを駆動することができるプラズマディスプレイ装置の駆動方法を提供することを目的とする。 The present invention has been made in view of these problems, and even in a large-screen panel having a large interelectrode capacitance, without increasing the number of switching elements in the current path other than the discharge current associated with the light emission of the panel, It is an object of the present invention to provide a driving method of a plasma display device capable of driving a panel.

本発明のプラズマディスプレイ装置の駆動方法は、走査電極と維持電極とデータ電極とを有する放電セルを複数備えたパネルと、基準電位を出力する第１のスイッチング素子と基準電位に重畳された第１電圧を出力する第２のスイッチング素子とを有するスイッチ部を複数備えた走査パルス発生回路と、基準電位を緩やかに上昇させる上り傾斜波形電圧発生部と基準電位を緩やかに下降させる下り傾斜波形電圧発生部と基準電位を第２電圧に接続するスイッチング素子とを有する基準電位設定回路とを備え、初期化期間の第１段階において、スイッチ部のそれぞれが基準電位に重畳された第１電圧を出力するとともに基準電位設定回路により基準電位を緩やかに上昇させ、次の第２段階において、基準電位設定回路により基準電位を第２電圧に変更し、次の第３段階において、スイッチ部の一部が基準電位を出力し、所定の時間の後、残りのスイッチ部が基準電位を出力し、次の第４段階において、基準電位設定回路により基準電位を緩やかに下降させて、放電セルで初期化動作を行うことを特徴とする。この方法により、大画面パネルで電極間容量が大きいパネルであっても、パネルの発光に伴う放電電流以外の電流経路のスイッチング素子を増加することなく、パネルを駆動することができるプラズマディスプレイ装置の駆動方法を提供することができる。 The driving method of the plasma display apparatus according to the present invention includes a panel including a plurality of discharge cells each having a scan electrode, a sustain electrode, and a data electrode, a first switching element that outputs a reference potential, and a first superimposed on the reference potential. A scan pulse generation circuit having a plurality of switch units each having a second switching element that outputs a voltage, an up-slope waveform voltage generation unit that gently raises the reference potential, and a down-slope waveform voltage generation that gently lowers the reference potential And a reference potential setting circuit having a switching element for connecting the reference potential to the second voltage, and each of the switch sections outputs a first voltage superimposed on the reference potential in the first stage of the initialization period. At the same time, the reference potential is gradually raised by the reference potential setting circuit, and in the next second stage, the reference potential is set to the second voltage by the reference potential setting circuit. In the next third stage, a part of the switch section outputs a reference potential, and after a predetermined time, the remaining switch section outputs a reference potential. In the next fourth stage, the reference potential setting circuit Thus, the reference potential is gently lowered to perform the initialization operation in the discharge cell. With this method, a plasma display device capable of driving a panel without increasing the number of switching elements in a current path other than the discharge current associated with light emission of the panel, even in a large screen panel having a large interelectrode capacitance. A driving method can be provided.

また本発明のプラズマディスプレイ装置の駆動方法の走査パルス発生回路は、スイッチ部のそれぞれに対応する複数の出力を有するシフトレジスタと、スイッチ部からの出力を制御する出力制御部とをさらに備え、初期化期間の第１段階および第２段階の期間内において、出力制御部によりスイッチ部が基準電位に重畳された第１電圧を出力するように制御するとともにシフトレジスタの出力の一部を反転させ、初期化期間の第３段階において、出力制御部によりスイッチ部がシフトレジスタの対応する出力に応じて基準電位に重畳された第１電圧および基準電位のいずれかを出力するように制御し、所定の時間の後、基準電位を出力するように制御してもよい。 In addition, the scan pulse generating circuit of the plasma display device driving method of the present invention further includes a shift register having a plurality of outputs corresponding to each of the switch units, and an output control unit for controlling the output from the switch unit. Within the period of the first stage and the second stage of the conversion period, the output control unit controls the switch unit to output the first voltage superimposed on the reference potential and inverts a part of the output of the shift register, In the third stage of the initialization period, the output control unit controls the switch unit to output either the first voltage or the reference potential superimposed on the reference potential in accordance with the corresponding output of the shift register. You may control to output a reference electric potential after time.

本発明によれば、大画面パネルで電極間容量が大きいパネルであっても、パネルの発光に伴う放電電流以外の電流経路のスイッチング素子を増加することなく、パネルを駆動することができるプラズマディスプレイ装置の駆動方法を提供することが可能となる。 According to the present invention, a plasma display capable of driving a panel without increasing the number of switching elements in a current path other than the discharge current associated with the light emission of the panel, even in a large screen panel having a large interelectrode capacitance. It is possible to provide a method for driving the apparatus.

以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。 Hereinafter, a plasma display device according to an embodiment of the present invention will be described with reference to the drawings.

（実施の形態）
図１は、本発明の実施の形態に用いるパネル１０の構造を示す分解斜視図である。ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして表示電極対２４を覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色、緑色および青色の各色に発光する蛍光体層３５が設けられている。 (Embodiment)
FIG. 1 is an exploded perspective view showing a structure of a panel 10 used in the embodiment of the present invention. A plurality of display electrode pairs 24 each including a scanning electrode 22 and a sustaining electrode 23 are formed on a glass front substrate 21. A dielectric layer 25 is formed so as to cover the display electrode pair 24, and a protective layer 26 is formed on the dielectric layer 25. A plurality of data electrodes 32 are formed on the back substrate 31, a dielectric layer 33 is formed so as to cover the data electrodes 32, and a grid-like partition wall 34 is formed thereon. A phosphor layer 35 that emits red, green, and blue light is provided on the side surface of the partition wall 34 and on the dielectric layer 33.

これら前面基板２１と背面基板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えば分圧比で１０％のキセノンを含む放電ガスが封入されている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。 The front substrate 21 and the rear substrate 31 are arranged to face each other so that the display electrode pair 24 and the data electrode 32 intersect each other with a minute discharge space interposed therebetween, and the outer periphery thereof is sealed with a sealing material such as glass frit. Has been. In the discharge space, for example, a discharge gas containing 10% xenon in a partial pressure ratio is enclosed. The discharge space is partitioned into a plurality of sections by partition walls 34, and discharge cells are formed at the intersections between the display electrode pairs 24 and the data electrodes 32. These discharge cells discharge and emit light to display an image.

なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。 Note that the structure of the panel 10 is not limited to the above-described structure, and for example, the panel 10 may include a stripe-shaped partition wall.

図２は、本発明の実施の形態に用いるパネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。なお、図１、図２に示したように、走査電極ＳＣｉと維持電極ＳＵｉとは互いに平行に対をなして形成されているため、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとの間に大きな電極間容量Ｃｐが存在する。 FIG. 2 is an electrode array diagram of panel 10 used in the embodiment of the present invention. In panel 10, n scanning electrodes SC1 to SCn (scanning electrode 22 in FIG. 1) and n sustaining electrodes SU1 to SUn (sustaining electrode 23 in FIG. 1) long in the row direction are arranged and long in the column direction. M data electrodes D1 to Dm (data electrode 32 in FIG. 1) are arranged. A discharge cell is formed at a portion where one pair of scan electrode SCi (i = 1 to n) and sustain electrode SUi intersects one data electrode Dj (j = 1 to m), and the discharge cell is in the discharge space. M × n are formed. As shown in FIG. 1 and FIG. 2, scan electrode SCi and sustain electrode SUi are formed in parallel with each other, and therefore, between scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn. There is a large interelectrode capacitance Cp.

次に、本実施の形態におけるプラズマディスプレイ装置の構成およびその動作について説明する。 Next, the configuration and operation of the plasma display device in the present embodiment will be described.

図３は、本発明の実施の形態におけるプラズマディスプレイ装置１００の回路ブロック図である。プラズマディスプレイ装置１００は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５、各回路ブロックに必要な電源を供給する電源回路４６および商用電源ＡＣ１００（Ｖ）〜電源回路４６に電力を供給する電源スイッチ４７を備えている。 FIG. 3 is a circuit block diagram of plasma display device 100 in accordance with the exemplary embodiment of the present invention. The plasma display apparatus 100 includes a panel 10, an image signal processing circuit 41, a data electrode drive circuit 42, a scan electrode drive circuit 43, a sustain electrode drive circuit 44, a timing generation circuit 45, and a power supply circuit that supplies necessary power to each circuit block. 46 and a commercial power supply AC100 (V) to a power supply switch 47 for supplying power to the power supply circuit 46.

画像信号処理回路４１は、画像信号をパネル１０で表示できる画素数および階調数の画像信号に変換し、さらにサブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」、「０」に対応させた画像データに変換する。データ電極駆動回路４２は、画像データを各データ電極Ｄ１〜Ｄｍに対応する書込みパルスに変換し、各データ電極Ｄ１〜Ｄｍに印加する。 The image signal processing circuit 41 converts the image signal into an image signal having the number of pixels and the number of gradations that can be displayed on the panel 10, and the light emission / non-light emission in each of the subfields is set to “1” of each bit of the digital signal, The image data is converted to image data corresponding to “0”. The data electrode drive circuit 42 converts the image data into address pulses corresponding to the data electrodes D1 to Dm and applies them to the data electrodes D1 to Dm.

タイミング発生回路４５は水平同期信号、垂直同期信号をもとにして、各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。走査電極駆動回路４３、維持電極駆動回路４４は、それぞれのタイミング信号に基づき駆動電圧波形を作成し、走査電極ＳＣ１〜ＳＣｎ、維持電極ＳＵ１〜ＳＵｎのそれぞれに印加する。 The timing generation circuit 45 generates various timing signals for controlling the operation of each circuit block based on the horizontal synchronization signal and the vertical synchronization signal, and supplies them to each circuit block. Scan electrode drive circuit 43 and sustain electrode drive circuit 44 create drive voltage waveforms based on the respective timing signals and apply them to scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn.

電源回路４６は、各回路ブロックに供給する様々な電源を備えているが、特に走査電極駆動回路４３に供給する電源としては、正の維持パルス電圧Ｖｓｕｓを発生する電源ＶＳＵＳ、正の電圧Ｖｓｅｔを発生する電源ＶＳＥＴ、負の電圧Ｖａｄを発生する電源ＶＡＤ、電源ＶＡＤに重畳された電圧Ｖｓｃｎを発生する電源ＶＳＣＮ、制御用の電圧１５（Ｖ）を発生するフローティング電源ＶＣＮＴを備えている。 The power supply circuit 46 includes various power supplies to be supplied to each circuit block. In particular, the power supply supplied to the scan electrode drive circuit 43 includes a power supply VSUS that generates a positive sustain pulse voltage Vsus and a positive voltage Vset. A power supply VSET for generating, a power supply VAD for generating a negative voltage Vad, a power supply VSCN for generating a voltage Vscn superimposed on the power supply VAD, and a floating power supply VCNT for generating a control voltage 15 (V) are provided.

図４は、本発明の実施の形態におけるプラズマディスプレイ装置１００の走査電極駆動回路４３の詳細を示す回路図である。走査電極駆動回路４３は、走査パルスを発生するための走査パルス発生回路５０と、走査パルス発生回路５０の基準電位Ｖｆｌを後述する所定の電圧に設定する基準電位設定回路６０とを備えている。 FIG. 4 is a circuit diagram showing details of scan electrode drive circuit 43 of plasma display apparatus 100 in the embodiment of the present invention. Scan electrode drive circuit 43 includes a scan pulse generation circuit 50 for generating a scan pulse, and a reference potential setting circuit 60 for setting a reference potential Vfl of scan pulse generation circuit 50 to a predetermined voltage described later.

走査パルス発生回路５０は、基準電位Ｖｆｌに重畳された第１電圧Ｖｓｃｆの電源として働くブートストラップ部５１と、走査電極ＳＣ１〜ＳＣｎのそれぞれに走査パルス電圧を出力するスイッチ部ＯＵＴ１〜ＯＵＴｎと、スイッチ部ＯＵＴ１〜ＯＵＴｎに第１電圧Ｖｓｃｆを印加するための抵抗Ｒ５１とを備えている。ブートストラップ部５１はコンデンサＣ５１とダイオードＤ５１とで構成され、電源回路４６の電源ＶＳＣＮから供給される電圧Ｖｓｃｎをくみ上げる。スイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれは、基準電位Ｖｆｌを出力するための第１のスイッチング素子であるスイッチング素子ＱＬ１〜ＱＬｎと基準電位Ｖｆｌに重畳された第１電圧Ｖｓｃｆを出力するための第２のスイッチング素子であるスイッチング素子ＱＨ１〜ＱＨｎとを有している。 Scan pulse generating circuit 50 includes a bootstrap unit 51 that functions as a power source for first voltage Vscf superimposed on reference potential Vfl, switch units OUT1 to OUTn that output scan pulse voltages to scan electrodes SC1 to SCn, and a switch A resistor R51 for applying the first voltage Vscf to the portions OUT1 to OUTn is provided. The bootstrap unit 51 includes a capacitor C51 and a diode D51, and draws up the voltage Vscn supplied from the power supply VSCN of the power supply circuit 46. Each of the switch sections OUT1 to OUTn is a first switching element QL1 to QLn that is a first switching element for outputting the reference potential Vfl and a second switching for outputting the first voltage Vscf superimposed on the reference potential Vfl. It has switching elements QH1 to QHn which are elements.

基準電位設定回路６０は、走査パルス発生回路５０の基準電位Ｖｆｌを負の電圧Ｖａｄにクランプするためのスイッチング素子Ｑ６１と、前記基準電位を第２電圧である維持パルス電圧Ｖｓｕｓに接続するスイッチング素子Ｑ７１および前記基準電位を０（Ｖ）に接続するスイッチング素子Ｑ７３を有し、維持パルスを発生するための維持パルス発生部７０と、基準電位を緩やかに上昇させる上り傾斜波形電圧発生部８１と、基準電位を緩やかに下降させる下り傾斜波形電圧発生部８２と、スイッチング素子Ｑ８３を用いた分離回路８３とを備えている。 The reference potential setting circuit 60 includes a switching element Q61 for clamping the reference potential Vfl of the scan pulse generating circuit 50 to the negative voltage Vad, and a switching element Q71 for connecting the reference potential to the sustain pulse voltage Vsus that is the second voltage. And a switching element Q73 for connecting the reference potential to 0 (V), a sustain pulse generating unit 70 for generating a sustain pulse, an upward ramp waveform voltage generating unit 81 for gradually increasing the reference potential, and a reference A falling ramp waveform voltage generation unit 82 that gently lowers the potential and a separation circuit 83 using a switching element Q83 are provided.

維持パルス発生部７０は、走査電極を維持パルス電圧Ｖｓｕｓにクランプするためのスイッチング素子Ｑ７１およびスイッチング素子Ｑ７２、走査電極を０（Ｖ）にクランプするスイッチング素子Ｑ７３、およびスイッチング素子Ｑ７１、Ｑ７２、Ｑ７３のそれぞれに並列に接続されたダイオードＤ７１、Ｄ７２、Ｄ７３を有している。さらに、電力回収を行うためのコンデンサＣ７４、スイッチング素子Ｑ７５、Ｑ７６、逆流防止用のダイオードＤ７５、Ｄ７６、共振用のインダクタＬ７５、Ｌ７６を有している。なお、コンデンサＣ７４は電極間容量Ｃｐに比べて十分に大きい容量を持ち、維持パルス電圧Ｖｓｕｓの約半分の約Ｖｓｕｓ／２に充電されている。上り傾斜波形電圧発生部８１は、電界効果トランジスタＱ８１とコンデンサＣ８１と抵抗Ｒ８１とツェナーダイオードＤ８１を有し電圧Ｖｓｅｔの電源に接続されたミラー積分回路で構成され、下り傾斜波形電圧発生部８２は電界効果トランジスタＱ８２とコンデンサＣ８２と抵抗Ｒ８２とを有し電圧Ｖａｄ’に接続されたミラー積分回路で構成されている。 Sustain pulse generator 70 includes switching element Q71 and switching element Q72 for clamping the scan electrode to sustain pulse voltage Vsus, switching element Q73 for clamping the scan electrode to 0 (V), and switching elements Q71, Q72, and Q73. Each has diodes D71, D72, and D73 connected in parallel. Further, it has a capacitor C74 for collecting power, switching elements Q75 and Q76, diodes D75 and D76 for backflow prevention, and inductors L75 and L76 for resonance. Capacitor C74 has a capacity sufficiently larger than interelectrode capacity Cp, and is charged to about Vsus / 2, which is about half of sustain pulse voltage Vsus. The rising ramp waveform voltage generating unit 81 includes a Miller integrating circuit having a field effect transistor Q81, a capacitor C81, a resistor R81, and a Zener diode D81 and connected to the power source of the voltage Vset. It is constituted by a Miller integrating circuit having an effect transistor Q82, a capacitor C82, and a resistor R82 and connected to the voltage Vad ′.

このように構成された基準電位設定回路６０を用いて、走査パルス発生回路５０の基準電位Ｖｆｌを上り傾斜波形電圧、下り傾斜波形電圧、第２電圧である維持パルス電圧Ｖｓｕｓ、負の電圧Ｖａｄ、電圧０（Ｖ）等の電圧に設定することができる。 Using the reference potential setting circuit 60 configured as described above, the reference potential Vfl of the scan pulse generation circuit 50 is changed to an up-slope waveform voltage, a down-slope waveform voltage, a sustain pulse voltage Vsus as a second voltage, a negative voltage Vad, The voltage can be set to a voltage such as 0 (V).

なお、パネル１０の駆動時には、スイッチング素子Ｑ７５、Ｑ７６、Ｑ７１、Ｑ７３、Ｑ８３、Ｑ６１、ダイオードＤ７５、Ｄ７６、Ｄ７２には非常に大きなピーク電流が流れる。そしてこれらのスイッチング素子、ダイオードは数個〜十数個の同一仕様の素子を並列に接続してインピーダンスを下げて使用している。図４にはこれらの素子は、素子の記号を太線を用いて示している。 When the panel 10 is driven, a very large peak current flows through the switching elements Q75, Q76, Q71, Q73, Q83, Q61, and the diodes D75, D76, D72. These switching elements and diodes are used by connecting several to a dozen or more elements of the same specification in parallel to lower the impedance. In FIG. 4, the symbols for these elements are shown using thick lines.

次に、パネル１０を駆動するための駆動方法について説明する。パネル１０はサブフィールド法、すなわち１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行う。それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。 Next, a driving method for driving the panel 10 will be described. The panel 10 performs gradation display by dividing the one-field period into a plurality of subfields and controlling light emission / non-light emission of each discharge cell for each subfield. Each subfield has an initialization period, an address period, and a sustain period.

初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。このときの初期化動作には、全ての放電セルで初期化放電を発生させる全セル初期化動作と維持放電を発生した放電セルで初期化放電を発生させる選択初期化動作とがある。書込み期間では、書込み電圧として走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して、発光させるべき放電セルで選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、輝度重みに応じた数の維持パルスを表示電極対に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させて発光させる。 In the initializing period, initializing discharge is generated, and wall charges necessary for the subsequent address discharge are formed on each electrode. The initializing operation at this time includes an all-cell initializing operation for generating an initializing discharge in all discharge cells and a selective initializing operation for generating an initializing discharge in a discharge cell that has generated a sustain discharge. In the address period, a scan pulse is applied to the scan electrode as an address voltage, and an address pulse is selectively applied to the data electrode, so that an address discharge is selectively generated in the discharge cells to emit light to form wall charges. In the sustain period, a number of sustain pulses corresponding to the luminance weight are alternately applied to the display electrode pairs, and a sustain discharge is generated in the discharge cells that have generated the address discharge to emit light.

図５は、本発明の実施の形態における各電極に印加する駆動電圧波形図であり、第１サブフィールドを全セル初期化動作を行うサブフィールド、第２サブフィールドを選択初期化動作を行うサブフィールドとしてそれぞれのサブフィールドの駆動電圧波形を示している。 FIG. 5 is a drive voltage waveform diagram applied to each electrode in the embodiment of the present invention. The first subfield is a subfield that performs an all-cell initialization operation, and the second subfield is a subfield that performs a selective initialization operation. The drive voltage waveform of each subfield is shown as a field.

第１サブフィールドにおける初期化期間の第１段階においては、データ電極Ｄ１〜Ｄｍ、維持電極ＳＵ１〜ＳＵｎにそれぞれ０（Ｖ）を印加する。そしてスイッチング素子Ｑ７３、Ｑ８３をオンにして基準電位Ｖｆｌを０（Ｖ）とし、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎをオンにして走査電極ＳＣ１〜ＳＣｎに第１電圧Ｖｓｃｆを印加する。次にスイッチング素子Ｑ７３をオフにするとともに電界効果トランジスタＱ８１をオンにしてミラー積分回路を動作させる。すると基準電位ＶｆｌはツェナーダイオードＤ８１のツェナー電圧Ｖｚ分の電圧上昇の後、電圧Ｖｓｅｔに向かって緩やかに上昇する。こうしてスイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれが基準電位Ｖｆｌに重畳された第１電圧Ｖｓｃｆを出力するとともに基準電位設定回路６０により基準電位Ｖｆｌを緩やかに上昇させ、電圧Ｖｓｅｔ＋Ｖｓｃｆに向かって緩やかに上昇する傾斜波形電圧を走査電極ＳＣ１〜ＳＣｎに印加する。この傾斜波形電圧が上昇する間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間でそれぞれ微弱な初期化放電が起こりそれぞれの電極上に壁電圧が蓄積される。ここで、電極上の壁電圧とは電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。 In the first stage of the initialization period in the first subfield, 0 (V) is applied to each of the data electrodes D1 to Dm and the sustain electrodes SU1 to SUn. Then, the switching elements Q73 and Q83 are turned on to set the reference potential Vfl to 0 (V), the switching elements QH1 to QHn of the switch portions OUT1 to OUTn are turned on, and the first voltage Vscf is applied to the scan electrodes SC1 to SCn. Next, the switching element Q73 is turned off and the field effect transistor Q81 is turned on to operate the Miller integrating circuit. Then, the reference potential Vfl rises gradually toward the voltage Vset after the voltage rises by the Zener voltage Vz of the Zener diode D81. In this way, each of the switch sections OUT1 to OUTn outputs the first voltage Vscf superimposed on the reference potential Vfl, and the reference potential setting circuit 60 gradually increases the reference potential Vfl, and the ramp waveform gradually increases toward the voltage Vset + Vscf. A voltage is applied to scan electrodes SC1 to SCn. While this ramp waveform voltage rises, a weak initializing discharge occurs between scan electrodes SC1 to SCn, sustain electrodes SU1 to SUn, and data electrodes D1 to Dm, and wall voltages are accumulated on the respective electrodes. . Here, the wall voltage on the electrode represents a voltage generated by wall charges accumulated on the dielectric layer covering the electrode, the protective layer, the phosphor layer, and the like.

初期化期間の第２段階においては、維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１を印加する。そして、電界効果トランジスタＱ８１をオフに、スイッチング素子Ｑ７１、Ｑ７２をオンにして基準電位Ｖｆｌを電圧Ｖｓｕｓにし、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｕｓ＋Ｖｓｃｆを印加する。このようにして基準電位設定回路６０により基準電位Ｖｆｌを第２電圧Ｖｓｕｓに変更する。 In the second stage of the initialization period, positive voltage Ve1 is applied to sustain electrodes SU1 to SUn. Then, field effect transistor Q81 is turned off, switching elements Q71 and Q72 are turned on to set reference potential Vfl to voltage Vsus, and voltage Vsus + Vscf is applied to scan electrodes SC1 to SCn. In this way, the reference potential setting circuit 60 changes the reference potential Vfl to the second voltage Vsus.

次に初期化期間の第３段階においては、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎをオフ、ＱＬ１〜ＱＬｎをオンにして走査電極ＳＣ１〜ＳＣｎに基準電位、すなわち第２電圧である電圧Ｖｓｕｓを印加する。このとき、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子の切換えを同時に行うのではなく、スイッチ部ＯＵＴ１〜ＯＵＴｎのうちの一部が基準電位を出力し、所定の時間の後、残りのスイッチ部が基準電位を出力するように、時刻をずらしてスイッチング素子の切換えを行う。本実施の形態においては、詳細は後述するが、スイッチ部ＯＵＴ１〜ＯＵＴｎのうちの約半分のスイッチング素子の切換えを行った後、残りのスイッチ部のスイッチング素子の切換えを行っている。 Next, in the third stage of the initialization period, the switching elements QH1 to QHn of the switch units OUT1 to OUTn are turned off and QL1 to QLn are turned on, and the reference potential, that is, the voltage Vsus that is the second voltage is applied to the scan electrodes SC1 to SCn. Apply. At this time, instead of simultaneously switching the switching elements of the switch units OUT1 to OUTn, some of the switch units OUT1 to OUTn output the reference potential, and after a predetermined time, the remaining switch units are set to the reference potential. The switching elements are switched at different times so as to be output. In the present embodiment, although the details will be described later, after switching the switching elements of about half of the switch units OUT1 to OUTn, the switching elements of the remaining switch units are switched.

その後、初期化期間の第４段階においては、スイッチング素子Ｑ８３をオフにするとともに電界効果トランジスタＱ８２をオンにしてミラー積分回路を動作させる。すると基準電位Ｖｆｌは電圧Ｖａｄ’に向かって緩やかに下降する。こうして電圧Ｖａｄ’に向かって緩やかに下降する傾斜波形電圧を走査電極ＳＣ１〜ＳＣｎに印加する。するとこの間に再び微弱な初期化放電が起こり、各電極上の壁電圧は書込み動作に適した値に調整される。 Thereafter, in the fourth stage of the setup period, the switching element Q83 is turned off and the field effect transistor Q82 is turned on to operate the Miller integrating circuit. Then, the reference potential Vfl gradually falls toward the voltage Vad ′. In this way, a ramp waveform voltage that gently falls toward voltage Vad 'is applied to scan electrodes SC1 to SCn. Then, a weak initializing discharge occurs again during this period, and the wall voltage on each electrode is adjusted to a value suitable for the address operation.

このように、第１サブフィールドの初期化期間には、全ての放電セルで初期化放電を発生させる全セル初期化動作を行う。 As described above, in the initializing period of the first subfield, the all-cell initializing operation for generating the initializing discharge in all the discharge cells is performed.

書込み期間では、維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ２を印加する。そしてスイッチング素子Ｑ６１をオンにして基準電位Ｖｆｌを負の電圧Ｖａｄとするとともにスイッチング素子ＱＨ１〜ＱＨｎをオンにすることにより、走査電極ＳＣ１〜ＳＣｎに電圧Ｖａｄ＋Ｖｓｃｆを印加する。 In the address period, voltage Ve2 is applied to sustain electrodes SU1 to SUn. Then, the switching element Q61 is turned on to set the reference potential Vfl to the negative voltage Vad and the switching elements QH1 to QHn are turned on, whereby the voltage Vad + Vscf is applied to the scan electrodes SC1 to SCn.

次に、スイッチング素子ＱＨ１をオフにしスイッチング素子ＱＬ１をオンにすることにより、１行目の走査電極ＳＣ１に負の走査パルス電圧Ｖａｄを印加する。そして、データ電極Ｄ１〜Ｄｍのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１〜ｍ）に正の書込みパルス電圧Ｖｄを印加する。すると１行目の放電セルのうち書込みパルスを印加した放電セルでは書込み放電が起こり、各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧Ｖｄを印加しなかった放電セルでは書込み放電は発生しない。このようにして選択的に書込み動作を行う。その後、スイッチング素子ＱＨ１をオン、スイッチング素子ＱＬ１をオフに戻す。 Next, the switching element QH1 is turned off and the switching element QL1 is turned on, so that the negative scan pulse voltage Vad is applied to the scan electrode SC1 in the first row. Then, a positive address pulse voltage Vd is applied to the data electrode Dk (k = 1 to m) of the discharge cell that should emit light in the first row among the data electrodes D1 to Dm. Then, in the discharge cells in the first row, address discharge occurs in the discharge cells to which the address pulse is applied, and an address operation for accumulating wall voltage on each electrode is performed. On the other hand, no address discharge occurs in the discharge cells to which the address pulse voltage Vd is not applied. In this way, the write operation is selectively performed. Thereafter, switching element QH1 is turned on and switching element QL1 is turned off.

次に、スイッチング素子ＱＨ２をオフにしスイッチング素子ＱＬ２をオンにして２行目の走査電極ＳＣ２に走査パルス電圧Ｖａｄを印加するとともに、データ電極Ｄ１〜Ｄｍのうち２行目に発光させるべき放電セルのデータ電極Ｄｋに書込みパルス電圧Ｖｄを印加する。すると２行目の放電セルで選択的に書込み放電が起こる。以上の書込み動作をｎ行目の放電セルに至るまで行う。 Next, the switching element QH2 is turned off, the switching element QL2 is turned on, the scan pulse voltage Vad is applied to the scan electrode SC2 in the second row, and the discharge cell to be emitted in the second row among the data electrodes D1 to Dm. An address pulse voltage Vd is applied to the data electrode Dk. Then, address discharge occurs selectively in the discharge cells in the second row. The above address operation is performed up to the discharge cell in the nth row.

その後、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎおよびスイッチング素子ＱＬ１〜ＱＬｎをオフにして、スイッチ部ＯＵＴ１〜ＯＵＴｎの出力をハイインピーダンス状態にする。そしてこの間にスイッチング素子Ｑ６１をオフ、スイッチング素子Ｑ８３およびスイッチング素子Ｑ７３をオンにして、基準電位Ｖｆｌを０（Ｖ）にする。その後、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＬ１〜ＱＬｎをオンにして、走査電極ＳＣ１〜ＳＣｎに０（Ｖ）を印加する。 Thereafter, the switching elements QH1 to QHn and the switching elements QL1 to QLn of the switch units OUT1 to OUTn are turned off, and the outputs of the switch units OUT1 to OUTn are set in a high impedance state. During this time, switching element Q61 is turned off, switching element Q83 and switching element Q73 are turned on, and reference potential Vfl is set to 0 (V). Thereafter, the switching elements QL1 to QLn of the switch units OUT1 to OUTn are turned on, and 0 (V) is applied to the scan electrodes SC1 to SCn.

続く維持期間では、維持電極ＳＵ１〜ＳＵｎに０（Ｖ）を印加し、走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓｕｓを印加する。走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓｕｓを印加するには、スイッチング素子Ｑ７３をオフにし、スイッチング素子Ｑ７５、Ｑ７２、Ｑ８３をオンにする。すると、電力回収用のコンデンサＣ７４からスイッチング素子Ｑ７５、ダイオードＤ７５、インダクタＬ７５、スイッチング素子Ｑ７２またはダイオードＤ７２、スイッチング素子Ｑ８３およびスイッチング素子ＱＬ１〜ＱＬｎを介して電流が流れ始め、走査電極ＳＣ１〜ＳＣｎの電圧が上がり始める。インダクタＬ７５と電極間容量Ｃｐとは共振回路を形成しているので、共振周期の１／２の時間経過後には走査電極ＳＣ１〜ＳＣｎの電圧は電圧Ｖｓｕｓ付近まで上昇する。そしてスイッチング素子Ｑ７１をオンにする。すると走査電極ＳＣ１〜ＳＣｎはスイッチング素子Ｑ７１を通して電源へ接続されるため、走査電極ＳＣ１〜ＳＣｎの電圧は強制的に電圧Ｖｓｕｓまで上昇する。すると、書込み放電を起こした放電セルでは維持放電が発生する。 In the subsequent sustain period, 0 (V) is applied to sustain electrodes SU1 to SUn, and sustain pulse voltage Vsus is applied to scan electrodes SC1 to SCn. In order to apply sustain pulse voltage Vsus to scan electrodes SC1 to SCn, switching element Q73 is turned off and switching elements Q75, Q72, and Q83 are turned on. Then, current starts to flow from switching capacitor Q75, diode D75, inductor L75, switching element Q72 or diode D72, switching element Q83, and switching elements QL1 to QLn from power recovery capacitor C74, and the voltages of scan electrodes SC1 to SCn Begins to rise. Since the inductor L75 and the interelectrode capacitance Cp form a resonance circuit, the voltage of the scan electrodes SC1 to SCn rises to the vicinity of the voltage Vsus after the time ½ of the resonance period has elapsed. Then, the switching element Q71 is turned on. Then, scan electrodes SC1 to SCn are connected to the power supply through switching element Q71, so that the voltages of scan electrodes SC1 to SCn are forcibly increased to voltage Vsus. Then, a sustain discharge occurs in the discharge cell in which the address discharge has occurred.

続いて走査電極ＳＣ１〜ＳＣｎに０（Ｖ）を印加し、維持電極ＳＵ１〜ＳＵｎに維持パルス電圧Ｖｓｕｓを印加する。走査電極ＳＣ１〜ＳＣｎに０（Ｖ）を印加するには、スイッチング素子Ｑ７６、Ｑ８３をオンにする。すると、走査電極ＳＣ１〜ＳＣｎからスイッチング素子ＱＬ１〜ＱＬｎ、スイッチング素子Ｑ８３、インダクタＬ７６、ダイオードＤ７６、スイッチング素子Ｑ７６を介して電力回収用のコンデンサＣ７４に電流が流れ始め、走査電極ＳＣ１〜ＳＣｎの電圧が下がり始める。インダクタＬ７６と電極間容量Ｃｐとも共振回路を形成しているので、共振周期の１／２の時間経過後には走査電極ＳＣ１〜ＳＣｎの電圧は０（Ｖ）付近まで下降する。そしてスイッチング素子Ｑ７３をオンにする。すると走査電極ＳＣ１〜ＳＣｎはスイッチング素子Ｑ７３を通して接地電位へ接続されるため、走査電極ＳＣ１〜ＳＣｎの電圧は強制的に０（Ｖ）まで下降する。そして、維持電極ＳＵ１〜ＳＵｎに維持パルス電圧Ｖｓｕｓを印加する。すると、維持放電を起こした放電セルでは再び維持放電が発生する。 Subsequently, 0 (V) is applied to scan electrodes SC1 to SCn, and sustain pulse voltage Vsus is applied to sustain electrodes SU1 to SUn. To apply 0 (V) to scan electrodes SC1 to SCn, switching elements Q76 and Q83 are turned on. Then, current begins to flow from scan electrodes SC1 to SCn to switching element QL1 to QLn, switching element Q83, inductor L76, diode D76, and switching element Q76, and to capacitor C74 for power recovery, and the voltage of scan electrodes SC1 to SCn It begins to fall. Since the inductor L76 and the interelectrode capacitance Cp also form a resonance circuit, the voltage of the scan electrodes SC1 to SCn drops to near 0 (V) after the time ½ of the resonance period has elapsed. Then, the switching element Q73 is turned on. Then, scan electrodes SC1 to SCn are connected to the ground potential through switching element Q73, so that the voltages of scan electrodes SC1 to SCn are forcibly lowered to 0 (V). Then, sustain pulse voltage Vsus is applied to sustain electrodes SU1 to SUn. As a result, the sustain discharge occurs again in the discharge cell in which the sustain discharge has occurred.

以下同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに交互に輝度重みに応じた数の維持パルスを印加し、表示電極対の電極間に電位差を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。 Similarly, the address discharge is applied in the address period by applying sustain pulses of the number corresponding to the luminance weight alternately to the scan electrodes SC1 to SCn and the sustain electrodes SU1 to SUn, and applying a potential difference between the electrodes of the display electrode pair. The sustain discharge is continuously performed in the discharge cell that has caused the failure.

続く第２サブフィールドの初期化期間においては、第１サブフィールドの初期化期間の第４段階と同様の動作を行う。すなわち維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１を印加し、走査電極ＳＣ１〜ＳＣｎには電圧Ｖａｄ’に向かって緩やかに下降する傾斜波形電圧を印加する。すると、第１サブフィールドの維持期間において維持放電を行った放電セルで初期化放電が発生する。このように、第２サブフィールドの初期化期間は、維持放電を行った放電セルで初期化放電を発生させる選択初期化動作を行う。 In the subsequent initialization period of the second subfield, the same operation as in the fourth stage of the initialization period of the first subfield is performed. That is, positive voltage Ve1 is applied to sustain electrodes SU1 to SUn, and a ramp waveform voltage that gently falls toward voltage Vad 'is applied to scan electrodes SC1 to SCn. Then, initializing discharge is generated in the discharge cells that have undergone sustain discharge in the sustain period of the first subfield. As described above, during the initializing period of the second subfield, the selective initializing operation for generating the initializing discharge in the discharge cells in which the sustain discharge has been performed is performed.

続く書込み期間、維持期間は第１サブフィールドの書込み期間、維持期間とほぼ同様であるため説明を省略する。またそれ以降のサブフィールドについても維持パルス数を除いてほぼ同様である。 The subsequent address period and sustain period are substantially the same as the address period and sustain period of the first subfield, and thus description thereof is omitted. The same applies to the subsequent subfields except for the number of sustain pulses.

なお、本実施の形態において各電極に印加する電圧値は、例えば、電圧Ｖｓｅｔ＝３３０（Ｖ）、電圧Ｖｓｕｓ＝１９０（Ｖ）、第１電圧Ｖｓｃｆ＝１４０（Ｖ）、電圧Ｖａｄ＝−１００（Ｖ）、電圧Ｖｅ１＝１６０（Ｖ）、電圧Ｖｅ２＝１７０（Ｖ）である。ただしこれらの電圧値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置１００の仕様等に合わせて、適宜最適な値に設定することが望ましい。 In this embodiment, the voltage values applied to the electrodes are, for example, voltage Vset = 330 (V), voltage Vsus = 190 (V), first voltage Vscf = 140 (V), voltage Vad = −100 ( V), voltage Ve1 = 160 (V), and voltage Ve2 = 170 (V). However, these voltage values are merely an example, and it is desirable to set them appropriately to optimum values according to the characteristics of the panel, the specifications of the plasma display device 100, and the like.

図６は、本発明の実施の形態における走査パルス発生回路５０の主要部の詳細を示す回路ブロック図である。走査パルス発生回路５０は、上述したように走査パルス電圧を出力するスイッチ部ＯＵＴ１〜ＯＵＴｎを備えているが、加えてこれらのスイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎ、ＱＬ１〜ＱＬｎを制御するための出力制御部ＲＧ１〜ＲＧｎ、および出力制御部ＲＧ１〜ＲＧｎのそれぞれに位相の異なる２値信号を供給するためのシフトレジスタＳＲを備えている。 FIG. 6 is a circuit block diagram showing details of a main part of scan pulse generating circuit 50 in the embodiment of the present invention. The scan pulse generation circuit 50 includes the switch units OUT1 to OUTn that output the scan pulse voltage as described above. In addition, the scan pulse generation circuit 50 controls the switching elements QH1 to QHn and QL1 to QLn of these switch units OUT1 to OUTn. Output control units RG1 to RGn and a shift register SR for supplying binary signals having different phases to the output control units RG1 to RGn.

シフトレジスタＳＲは、データＤＴとクロックＣＫを入力し、クロックＣＫを入力する毎に入力された２値データＤＴを順次シフトしてｎ個の出力Ｏ１〜Ｏｎを出力する。シフトレジスタＳＲは書込み期間において、データＤＴから１つのパルスを入力し、そのパルスを順次シフトすることにより、走査パルスの基となる位相の異なったｎ個の２値データを出力制御部ＲＧ１〜ＲＧｎのそれぞれに出力する。 The shift register SR receives the data DT and the clock CK, and sequentially shifts the input binary data DT every time the clock CK is input, and outputs n outputs O1 to On. The shift register SR receives one pulse from the data DT during the writing period, and sequentially shifts the pulses to output n binary data having different phases as the basis of the scanning pulse as output control units RG1 to RGn. Output to each of.

出力制御部ＲＧ１〜ＲＧｎのそれぞれは、２つの制御信号Ｃ１、Ｃ２とシフトレジスタＳＲの対応する１つの出力とを入力し、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎ、ＱＬ１〜ＱＬｎのうちの対応するスイッチング素子を制御する。 Each of the output control units RG1 to RGn receives two control signals C1 and C2 and one corresponding output of the shift register SR, and outputs one of the switching elements QH1 to QHn and QL1 to QLn of the switch units OUT1 to OUTn. The corresponding switching element is controlled.

図７は本発明の実施の形態における出力制御部ＲＧ１〜ＲＧｎの制御を示す図であり、２つの制御信号Ｃ１、Ｃ２に応じてスイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれの出力を以下のように制御する。制御信号Ｃ１、Ｃ２がともに「Ｌ」の場合には、スイッチング素子ＱＨｉ、ＱＬｉをともにオフにして、出力をハイインピーダンス状態とする。制御信号Ｃ１が「Ｌ」、制御信号Ｃ２が「Ｈ」の場合には、対応するシフトレジスタＳＲの出力に従ってスイッチング素子ＱＨｉ、ＱＬｉを制御する。本実施の形態においては、シフトレジスタＳＲの出力Ｏｉが「Ｈ」であればスイッチング素子ＱＨｉをオン、スイッチング素子ＱＬｉをオフに、シフトレジスタＳＲの出力Ｏｉが「Ｌ」であればスイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにする。制御信号Ｃ１が「Ｈ」、制御信号Ｃ２が「Ｌ」の場合には、対応するシフトレジスタＳＲの出力にかかわらずスイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにして基準電位Ｖｆｌを出力する。また、制御信号Ｃ１、Ｃ２がともに「Ｈ」の場合には、対応するシフトレジスタＳＲの出力にかかわらずスイッチング素子ＱＨｉをオン、スイッチング素子ＱＬｉをオフにして基準電位Ｖｆｌに重畳された第１電圧Ｖｓｃｆを出力する。 FIG. 7 is a diagram showing the control of the output control units RG1 to RGn in the embodiment of the present invention, and controls the outputs of the switch units OUT1 to OUTn as follows in accordance with the two control signals C1 and C2. . When the control signals C1 and C2 are both “L”, both the switching elements QHi and QLi are turned off, and the output is set to a high impedance state. When the control signal C1 is “L” and the control signal C2 is “H”, the switching elements QHi and QLi are controlled according to the output of the corresponding shift register SR. In the present embodiment, if the output Oi of the shift register SR is “H”, the switching element QHi is turned on, the switching element QLi is turned off, and if the output Oi of the shift register SR is “L”, the switching element QHi is turned on. Off, switching element QLi is turned on. When the control signal C1 is “H” and the control signal C2 is “L”, the switching element QHi is turned off and the switching element QLi is turned on regardless of the output of the corresponding shift register SR, and the reference potential Vfl is output. When the control signals C1 and C2 are both “H”, the first voltage superimposed on the reference potential Vfl with the switching element QHi turned on and the switching element QLi turned off regardless of the output of the corresponding shift register SR. Vscf is output.

なお、複数のスイッチ部、複数の出力制御部、およびシフトレジスタの対応する部分はまとめられてＩＣ化されている。以下、このＩＣを「走査ＩＣ」と呼ぶ。本実施の形態においては、走査電極６４本分をまとめて１つの走査ＩＣとし、この走査ＩＣを１２個使用して、ｎ＝７６８本の走査電極のそれぞれに走査パルスを供給している。このように多数の出力を持つ走査パルス発生回路の主要部をＩＣ化することにより回路をコンパクトにまとめることができ実装面積も小さくすることができる。 Note that a plurality of switch units, a plurality of output control units, and corresponding portions of the shift register are integrated into an IC. Hereinafter, this IC is referred to as “scanning IC”. In the present embodiment, 64 scan electrodes are combined into one scan IC, and 12 scan ICs are used to supply scan pulses to each of n = 768 scan electrodes. Thus, by forming the main part of the scan pulse generating circuit having a large number of outputs as an IC, the circuit can be made compact and the mounting area can be reduced.

図８は本発明の実施の形態における走査パルス発生回路５０の動作の詳細を示すタイミングチャートであり、全セル初期化動作を行う初期化期間における制御の方法を示している。図８には、スイッチング素子Ｑ７１、Ｑ７２、Ｑ８３、電界効果トランジスタＱ８１、Ｑ８２の制御信号、およびシフトレジスタＳＲの信号もあわせて示している。 FIG. 8 is a timing chart showing details of the operation of the scan pulse generation circuit 50 in the embodiment of the present invention, and shows a control method in the initialization period in which the all-cell initialization operation is performed. FIG. 8 also shows control signals for switching elements Q71, Q72, Q83, field effect transistors Q81, Q82, and a signal for shift register SR.

初期化期間の第１段階では、基準電位Ｖｆｌは０（Ｖ）であり、走査電極ＳＣ１〜ＳＣｎには０（Ｖ）が印加されている。次に、制御信号Ｃ１を「Ｈ」、制御信号Ｃ２を「Ｈ」にして、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｃｎを印加する。そして電界効果トランジスタＱ８１をオンにして走査電極ＳＣ１〜ＳＣｎに緩やかに上昇する傾斜波形電圧を印加する。本実施の形態においては、この間にシフトレジスタＳＲのデータ入力ＤＴとして「Ｌ」を入力し、クロック端子ＣＫにｎ／２個のクロックを入力する。するとシフトレジスタＳＲの半分の出力Ｏ１〜Ｏｎ／２は「Ｌ」に、残りの半分の出力Ｏｎ／２＋１〜Ｏｎは「Ｈ」になる。この間、制御端子Ｃ１、Ｃ２は「Ｈ」であるので、走査電極ＳＣ１〜ＳＣｎにはシフトレジスタＳＲの出力にかかわらず基準電位Ｖｆｌに電圧Ｖｓｃｎが重畳された電圧が印加される。 In the first stage of the initialization period, the reference potential Vfl is 0 (V), and 0 (V) is applied to the scan electrodes SC1 to SCn. Next, the control signal C1 is set to “H”, the control signal C2 is set to “H”, and the voltage Vscn is applied to the scan electrodes SC1 to SCn. Then, field effect transistor Q81 is turned on, and a ramp waveform voltage that gently rises is applied to scan electrodes SC1 to SCn. In this embodiment, “L” is input as the data input DT of the shift register SR during this period, and n / 2 clocks are input to the clock terminal CK. Then, half of the outputs O1 to On / 2 of the shift register SR become “L” and the other half of the outputs On / 2 + 1 to On reaches “H”. During this time, since the control terminals C1 and C2 are “H”, a voltage obtained by superimposing the voltage Vscn on the reference potential Vfl is applied to the scan electrodes SC1 to SCn regardless of the output of the shift register SR.

初期化期間の第２段階では、走査電極ＳＣ１〜ＳＣｎに印加される電圧が電圧Ｖｓｃｎ＋Ｖｓｅｔに達した後、電界効果トランジスタＱ８１をオフ、スイッチング素子Ｑ７２、Ｑ７１をオンにして、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｃｎ＋Ｖｓｕｓを印加する。このとき、走査電極から電源ＶＳＵＳに向かって電流が流れるが、このときのピーク電流はスイッチング素子Ｑ７２のゲート抵抗を大きくする等によりスイッチングスピードを下げて、ピーク電流を抑制している。 In the second stage of the initialization period, after the voltage applied to scan electrodes SC1 to SCn reaches voltage Vscn + Vset, field effect transistor Q81 is turned off, switching elements Q72 and Q71 are turned on, and scan electrodes SC1 to SCn are turned on. A voltage Vscn + Vsus is applied. At this time, a current flows from the scan electrode toward the power supply VSUS. At this time, the peak current is suppressed by decreasing the switching speed by increasing the gate resistance of the switching element Q72.

初期化期間の第３段階では、制御信号Ｃ２を「Ｈ」にしたまま、制御信号Ｃ１を「Ｌ」にする。すると、シフトレジスタＳＲの半分の出力Ｏ１〜Ｏｎ／２は「Ｌ」であるため、対応する走査電極ＳＣ１〜ＳＣｎ／２の電圧が電圧Ｖｓｕｓに低下する。そして所定の時間の後、制御信号Ｃ１を「Ｈ」、制御信号Ｃ２を「Ｌ」にする。すると残りの走査電極ＳＣｎ／２＋１〜ＳＣｎの電圧も電圧Ｖｓｕｓに低下する。 In the third stage of the initialization period, the control signal C1 is set to “L” while the control signal C2 is kept at “H”. Then, since the half outputs O1 to On / 2 of the shift register SR are “L”, the voltages of the corresponding scan electrodes SC1 to SCn / 2 are reduced to the voltage Vsus. After a predetermined time, the control signal C1 is set to “H” and the control signal C2 is set to “L”. Then, the voltage of the remaining scan electrodes SCn / 2 + 1 to SCn is also lowered to the voltage Vsus.

このように本実施の形態においては、スイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれのスイッチング素子の切換えを同時に行うのではなく、半分ずつ時刻をずらして切換えている。なお所定の時間としては、スイッチング素子の切換えに伴う電流が重ならないように設定することが望ましく、スイッチング素子のスイッチング特性にも依存するが、本実施の形態においては２００ｎｓ以上、例えば１μｓに設定している。 As described above, in the present embodiment, the switching elements of the switch units OUT1 to OUTn are not switched at the same time, but are switched by shifting the time by half. Note that the predetermined time is preferably set so that the currents accompanying switching of the switching elements do not overlap and depends on the switching characteristics of the switching elements, but in this embodiment, it is set to 200 ns or more, for example, 1 μs. ing.

次に初期化期間の第４段階では、基準電位設定回路６０のスイッチング素子Ｑ８３をオフ、電界効果トランジスタＱ８２をオンにして走査電極ＳＣ１〜ＳＣｎに緩やかに下降する傾斜波形電圧を印加する。本実施の形態においては、この間にシフトレジスタＳＲのデータ入力ＤＴとして「Ｈ」を入力し、クロック端子ＣＫにｎ個のクロックを入力する。するとシフトレジスタＳＲの出力Ｏ１〜Ｏｎは「Ｈ」になる。この間、制御端子Ｃ１は「Ｈ」、Ｃ２は「Ｌ」であるので、走査電極ＳＣ１〜ＳＣｎにはシフトレジスタＳＲの出力にかかわらず基準電位Ｖｆｌが印加される。そして、シフトレジスタＳＲの出力Ｏ１〜Ｏｎは全て「Ｈ」になっているので、続く書込み期間において正常に走査パルスを発生させることができる。 Next, in the fourth stage of the initialization period, the switching element Q83 of the reference potential setting circuit 60 is turned off and the field effect transistor Q82 is turned on to apply a ramp waveform voltage that gently falls to the scan electrodes SC1 to SCn. In this embodiment, “H” is input as the data input DT of the shift register SR during this period, and n clocks are input to the clock terminal CK. Then, the outputs O1 to On of the shift register SR become “H”. During this time, since the control terminal C1 is “H” and C2 is “L”, the reference potential Vfl is applied to the scan electrodes SC1 to SCn regardless of the output of the shift register SR. Since all the outputs O1 to On of the shift register SR are “H”, the scan pulse can be normally generated in the subsequent writing period.

このように本実施の形態においては、走査電極ＳＣ１〜ＳＣｎに印加する電圧を電圧Ｖｓｕｓ＋Ｖｓｃｆから電圧Ｖｓｕｓへ切換える際に、スイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれのスイッチング素子の切換えを同時に行うのではなく、スイッチ部の一部が基準電位Ｖｆｌを出力し、所定の時間の後、残りのスイッチ部が基準電位Ｖｆｌを出力するように時刻をずらして切換えている。このように制御する理由は以下の通りである。 As described above, in the present embodiment, when the voltage applied to scan electrodes SC1 to SCn is switched from voltage Vsus + Vscf to voltage Vsus, the switching elements of switch units OUT1 to OUTn are not switched at the same time. A part of the unit outputs the reference potential Vfl, and after a predetermined time, the time is shifted so that the remaining switch units output the reference potential Vfl. The reason for controlling in this way is as follows.

スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子を切換える前には、走査電極ＳＣ１〜ＳＣｎには電圧Ｖｓｕｓより高い電圧Ｖｓｕｓ＋Ｖｓｃｆが印加されている。そしてスイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎをオフ、スイッチング素子ＱＬ１〜ＱＬｎをオンにすると、走査電極ＳＣ１〜ＳＣｎからスイッチング素子ＱＬ１〜ＱＬｎ、スイッチング素子Ｑ８３、スイッチング素子Ｑ７２、ダイオードＤ７１を介して電源ＶＳＵＳへ瞬間的に大きな電流が流れる。 Before switching the switching elements of the switch units OUT1 to OUTn, a voltage Vsus + Vscf higher than the voltage Vsus is applied to the scan electrodes SC1 to SCn. When the switching elements QH1 to QHn of the switch sections OUT1 to OUTn are turned off and the switching elements QL1 to QLn are turned on, the scanning electrodes SC1 to SCn are switched through the switching elements QL1 to QLn, the switching element Q83, the switching element Q72, and the diode D71. A large current flows instantaneously to the power supply VSUS.

スイッチ部ＯＵＴ１〜ＯＵＴｎは書込み期間において書込み動作を高速に行う必要があるためスイッチングスピードの速い回路構成に設計されている。したがってこのときの切換えにともない流れるピーク電流も大きくなってしまう。そのため仮にスイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子の切換えを同時に行うと仮定すると、電流容量の比較的小さいスイッチング素子Ｑ８２の最大許容電流値を超えるピーク電流が流れて、スイッチング素子Ｑ８２を劣化させる恐れがあった。またダイオードＤ７１についても同様に最大許容電流値を超えるピーク電流が流れて、ダイオードＤ７１を劣化させる恐れがあった。 The switch units OUT1 to OUTn are designed to have a high switching speed because the write operation needs to be performed at high speed during the write period. Therefore, the peak current that flows along with the switching at this time also increases. Therefore, if it is assumed that switching of the switching elements OUT1 to OUTn is performed simultaneously, a peak current exceeding the maximum allowable current value of the switching element Q82 having a relatively small current capacity may flow, and the switching element Q82 may be deteriorated. It was. Similarly, a peak current exceeding the maximum allowable current value flows in the diode D71, and the diode D71 may be deteriorated.

しかしながら本実施の形態によれば、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子の切換えを同時に行うのではなく、半分ずつ時刻をずらして切換えるために、流れるピーク電流も半分となり、スイッチング素子Ｑ８２およびダイオードＤ７１を劣化させる恐れがない。しかも新たな部品を追加することなく、駆動のタイミングを変更するだけでこの効果を実現することができるため経済的である。 However, according to the present embodiment, the switching elements of the switch units OUT1 to OUTn are not switched at the same time, but are switched by shifting the time by half, so that the flowing peak current is also halved, and the switching element Q82 and the diode D71 are switched. There is no risk of deterioration. In addition, this effect can be realized simply by changing the drive timing without adding new parts, which is economical.

なお本実施の形態においては、走査電極ＳＣ１〜ＳＣｎ／２に印加する電圧を最初に切換え、次に走査電極ＳＣｎ／２＋１〜ＳＣｎに印加する電圧を切換えたが、本発明はこれに限定されるものではなく、およそ半分の走査電極に印加する電圧を最初に切換え、次に残りの走査電極に印加する電圧を切換えることで同様の効果を実現できる。 In the present embodiment, the voltage applied to scan electrodes SC1 to SCn / 2 is switched first, and then the voltage applied to scan electrodes SCn / 2 + 1 to SCn is switched. However, the present invention is limited to this. Instead, the same effect can be realized by first switching the voltage applied to about half of the scan electrodes and then switching the voltage applied to the remaining scan electrodes.

またスイッチ部のスイッチング素子の切換えを走査ＩＣ毎に行って電流を分散させてピーク電流を下げてもよい。 Further, switching of the switching element of the switch unit may be performed for each scanning IC to distribute the current to lower the peak current.

なお、本実施の形態において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。 It should be noted that the specific numerical values used in the present embodiment are merely examples, and it is desirable to appropriately set the optimal values according to the panel characteristics, the plasma display device specifications, and the like.

本発明のプラズマディスプレイ装置の駆動方法は、大画面パネルで電極間容量が大きいパネルであっても、パネルの発光に伴う放電電流以外の電流経路のスイッチング素子を増加することなく、パネルを駆動することができるので、プラズマディスプレイ装置として有用である。 The driving method of the plasma display device of the present invention drives a panel without increasing the number of switching elements in a current path other than the discharge current accompanying the light emission of the panel, even in a large screen panel having a large interelectrode capacitance. Therefore, it is useful as a plasma display device.

本発明の実施の形態に用いるパネルの構造を示す分解斜視図The exploded perspective view which shows the structure of the panel used for embodiment of this invention 本発明の実施の形態に用いるパネルの電極配列図Electrode arrangement diagram of panel used in the embodiment of the present invention 本発明の実施の形態におけるプラズマディスプレイ装置の回路ブロック図Circuit block diagram of plasma display device in accordance with exemplary embodiment of the present invention 本発明の実施の形態におけるプラズマディスプレイ装置の走査電極駆動回路の詳細を示す回路図The circuit diagram which shows the detail of the scanning electrode drive circuit of the plasma display apparatus in embodiment of this invention 本発明の実施の形態における各電極に印加する駆動電圧波形図Drive voltage waveform diagram applied to each electrode in the embodiment of the present invention 本発明の実施の形態における走査パルス発生回路の主要部の詳細を示す回路ブロック図The circuit block diagram which shows the detail of the principal part of the scanning pulse generation circuit in embodiment of this invention 本発明の実施の形態における出力制御部の制御を示す図The figure which shows control of the output control part in embodiment of this invention 本発明の実施の形態における走査パルス発生回路の動作の詳細を示すタイミングチャートTiming chart showing details of operation of scan pulse generation circuit in the embodiment of the present invention

符号の説明Explanation of symbols

１０パネル
２２走査電極
２３維持電極
２４表示電極対
３２データ電極
４１画像信号処理回路
４２データ電極駆動回路
４３走査電極駆動回路
４４維持電極駆動回路
４５タイミング発生回路
５０走査パルス発生回路
５１ブートストラップ部
６０基準電位設定回路
７０維持パルス発生部
８１上り傾斜波形電圧発生部
８２下り傾斜波形電圧発生部
１００プラズマディスプレイ装置
ＯＵＴ１〜ＯＵＴｎスイッチ部
Ｑ６１，Ｑ７１，Ｑ７２，Ｑ７３，Ｑ８３スイッチング素子
ＱＬ１〜ＱＬｎ（第１の）スイッチング素子
ＱＨ１〜ＱＨｎ（第２の）スイッチング素子
Ｖｆｌ基準電位 DESCRIPTION OF SYMBOLS 10 Panel 22 Scan electrode 23 Sustain electrode 24 Display electrode pair 32 Data electrode 41 Image signal processing circuit 42 Data electrode drive circuit 43 Scan electrode drive circuit 44 Sustain electrode drive circuit 45 Timing generation circuit 50 Scan pulse generation circuit 51 Bootstrap part 60 Reference | standard Potential setting circuit 70 Sustain pulse generator 81 Up-slope waveform voltage generator 82 Down-slope waveform voltage generator 100 Plasma display device OUT1-OUTn Switch units Q61, Q71, Q72, Q73, Q83 Switching elements QL1-QLn (first) Switching element QH1 to QHn (second) switching element Vfl Reference potential

Claims

走査電極と維持電極とデータ電極とを有する放電セルを複数備えたプラズマディスプレイパネルと、基準電位を出力する第１のスイッチング素子と前記基準電位に重畳された第１電圧を出力する第２のスイッチング素子とを有するスイッチ部を複数備えた走査パルス発生回路と、前記基準電位を緩やかに上昇させる上り傾斜波形電圧発生部と前記基準電位を緩やかに下降させる下り傾斜波形電圧発生部と前記基準電位を第２電圧に接続するスイッチング素子とを有する基準電位設定回路とを備え、
初期化期間の第１段階において、前記スイッチ部のそれぞれが基準電位に重畳された前記第１電圧を出力するとともに前記基準電位設定回路により基準電位を緩やかに上昇させ、次の第２段階において、前記基準電位設定回路により前記基準電位を前記第２電圧に変更し、次の第３段階において、前記スイッチ部の一部が基準電位を出力し、所定の時間の後、残りのスイッチ部が基準電位を出力し、次の第４段階において、前記基準電位設定回路により前記基準電位を緩やかに下降させて初期化動作を行うことを特徴とするプラズマディスプレイ装置の駆動方法。 A plasma display panel having a plurality of discharge cells each having a scan electrode, a sustain electrode, and a data electrode, a first switching element that outputs a reference potential, and a second switching that outputs a first voltage superimposed on the reference potential A scan pulse generation circuit including a plurality of switch units each having an element; an up-slope waveform voltage generation unit that gently raises the reference potential; a down-slope waveform voltage generation unit that gently lowers the reference potential; and the reference potential A reference potential setting circuit having a switching element connected to the second voltage,
In the first stage of the initialization period, each of the switch units outputs the first voltage superimposed on a reference potential and gradually increases the reference potential by the reference potential setting circuit. In the next second stage, The reference potential setting circuit changes the reference potential to the second voltage, and in the next third stage, a part of the switch unit outputs a reference potential, and after a predetermined time, the remaining switch units A method for driving a plasma display apparatus, comprising: outputting a potential and performing an initialization operation by gradually lowering the reference potential by the reference potential setting circuit in the next fourth step.

前記走査パルス発生回路は、
前記スイッチ部のそれぞれに対応する複数の出力を有するシフトレジスタと、
前記スイッチ部からの出力を制御する出力制御部とをさらに備え、
前記初期化期間の第１段階および第２段階の期間内において、前記出力制御部により前記スイッチ部が基準電位に重畳された第１電圧を出力するように制御するとともに前記シフトレジスタの出力の一部を反転させ、
前記初期化期間の第３段階において、前記出力制御部により前記スイッチ部が前記シフトレジスタの対応する出力に応じて基準電位に重畳された第１電圧および基準電位のいずれかを出力するように制御し、所定の時間の後、基準電位を出力するように制御することを特徴とする請求項１に記載のプラズマディスプレイ装置の駆動方法。 The scan pulse generation circuit includes:
A shift register having a plurality of outputs corresponding to each of the switch sections;
An output control unit for controlling the output from the switch unit,
Within the period of the first stage and the second stage of the initialization period, the output control unit controls the switch unit to output a first voltage superimposed on a reference potential and outputs one of the outputs of the shift register. Flip the part
In the third stage of the initialization period, the output control unit controls the switch unit to output either the first voltage or the reference potential superimposed on the reference potential according to the corresponding output of the shift register. 2. The method of driving a plasma display device according to claim 1, wherein the control is performed so that the reference potential is output after a predetermined time.