JP2010164743A

JP2010164743A - Plasma display device

Info

Publication number: JP2010164743A
Application number: JP2009006482A
Authority: JP
Inventors: Wakichi Nakamura; 和吉中村; Hironori Konno; 裕則金野; Kazuo Ohira; 一雄大平; Masao Kato; 正雄加藤
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-01-15
Filing date: 2009-01-15
Publication date: 2010-07-29

Abstract

<P>PROBLEM TO BE SOLVED: To generate stable write discharge by switching target voltage of falling waveform voltage and only by adding a simple circuit and changing the timing of a control signal without requiring significant design change. <P>SOLUTION: A maintaining pulse generating circuit 52 has: a first switch Q77 forming a current path arranged from a capacitor C76 for collecting electric power to a scanning electrode; a second switch Q71 clamped to voltage of a high voltage side; a third switch Q78 forming a current path arranged from the scanning electrode to the capacitor C76 for collecting electric power; and a fourth switch Q74 clamped to voltage of a low voltage side. An initialization waveform generating circuit 60 has: a falling waveform generating circuit 66 generating gradually falling waveform voltage; a voltage generating circuit 67 generating a predetermined voltage decided by depending on at least one signal of a control signal of the third switch Q78 and a control signal of the fourth switch Q74; and a comparing circuit 68 comparing an output of the falling waveform generating circuit 66 with the predetermined voltage. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、プラズマディスプレイパネルを用いた画像表示装置であるプラズマディスプレイ装置に関する。 The present invention relates to a plasma display device which is an image display device using a plasma display panel.

プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面基板と背面基板との間に多数の放電セルが形成されている。前面基板上には、１対の走査電極と維持電極とからなる表示電極対が互いに平行に複数形成され、それら表示電極対を覆うように誘電体層および保護層が形成されている。背面基板上には、複数の平行なデータ電極と、それらを覆うように誘電体層と、さらにその上にデータ電極と平行に複数の隔壁とがそれぞれ形成され、誘電体層の表面と隔壁の側面とに蛍光体層が形成されている。そして、表示電極対とデータ電極とが立体交差するように前面基板と背面基板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。ここで表示電極対とデータ電極とが対向する部分に放電セルが形成される。このような構成のパネルにおいて、各放電セル内でガス放電により紫外線を発生させ、この紫外線で赤色、緑色、青色の蛍光体を励起発光させてカラー表示を行っている。 A typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells formed between a front substrate and a rear substrate which are arranged to face each other. On the front substrate, a plurality of display electrode pairs including a pair of scan electrodes and sustain electrodes are formed in parallel to each other, and a dielectric layer and a protective layer are formed so as to cover the display electrode pairs. A plurality of parallel data electrodes, a dielectric layer so as to cover them, and a plurality of barrier ribs in parallel with the data electrodes are formed on the back substrate, respectively. A phosphor layer is formed on the side surface. Then, the front substrate and the rear substrate are disposed opposite to each other so that the display electrode pair and the data electrode are three-dimensionally crossed and sealed, and a discharge gas is sealed in the internal discharge space. Here, a discharge cell is formed at a portion where the display electrode pair and the data electrode face each other. In the panel having such a configuration, ultraviolet light is generated by gas discharge in each discharge cell, and red, green, and blue phosphors are excited and emitted by the ultraviolet light to perform color display.

パネルを駆動する方法としてはサブフィールド法、すなわち、１フィールド期間を複数のサブフィールドに分割した上で、発光させるサブフィールドの組み合わせによって階調表示を行う方法が一般的である。サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では、各電極に初期化電圧を印加して、それに続く書込み動作に必要な壁電荷を形成する。書込み期間では、走査電極に走査パルスを印加するとともにデータ電極に書込みパルスを印加して、表示を行うべき放電セルにおいて書込み放電を起こす。そして維持期間では、走査電極および維持電極に交互に維持パルスを印加して、書込み放電を起こした放電セルにおいて維持放電を起こし、対応する放電セルの蛍光体層を発光させることにより画像表示を行う。 As a method of driving the panel, a subfield method, that is, a method of performing gradation display by combining subfields to emit light after dividing one field period into a plurality of subfields. The subfield has an initialization period, an address period, and a sustain period. In the initialization period, an initialization voltage is applied to each electrode to form wall charges necessary for the subsequent address operation. In the address period, a scan pulse is applied to the scan electrode and an address pulse is applied to the data electrode to cause an address discharge in the discharge cell to be displayed. In the sustain period, a sustain pulse is alternately applied to the scan electrode and the sustain electrode, a sustain discharge is generated in the discharge cell that has caused the address discharge, and the phosphor layer of the corresponding discharge cell is caused to emit light, thereby displaying an image. .

このようなパネルの駆動方法において品質の高い画像を表示するためには、発光させるべき放電セルで安定した書込み放電を発生させることが重要である。書込み放電を安定して発生させる方法に関しては多くの検討がなされている。例えば特許文献１には、初期化期間において緩やかに下降する下り傾斜波形電圧を発生させて初期化放電を発生させるとともに、下り傾斜波形電圧の到達電圧（最低電圧）を、サブフィールド毎に、また各サブフィールドの点灯率に応じて切換えたプラズマディスプレイ装置が開示されている。
特開２００８−２６８７９５号公報 In order to display a high-quality image in such a panel driving method, it is important to generate a stable address discharge in the discharge cells to emit light. Many studies have been made on methods for stably generating address discharge. For example, in Patent Document 1, a ramp-down waveform voltage that gently falls during the initialization period is generated to generate an initialization discharge, and an arrival voltage (minimum voltage) of the ramp-down waveform voltage is set for each subfield. A plasma display device that is switched according to the lighting rate of each subfield is disclosed.
JP 2008-268895 A

しかしながら、特許文献１に記載のプラズマディスプレイ装置は、下り傾斜波形電圧の到達電圧を切換えるために複数の電圧発生回路を必要とするだけでなく、電圧変更のための制御信号も新たに発生させて配線する必要があり、プラズマディスプレイ装置の大幅な設計変更を必要とするものであった。 However, the plasma display device described in Patent Document 1 not only requires a plurality of voltage generation circuits to switch the arrival voltage of the downward ramp waveform voltage, but also newly generates a control signal for voltage change. Wiring is required, which requires a significant design change of the plasma display device.

本発明は、これらの課題に鑑みなされたものであり、新たな制御信号線を増設する等の大幅な設計変更を必要とせず、簡単な回路の付加と制御信号のタイミング変更だけで、下り傾斜波形電圧の到達電圧を切換えて安定した書込み放電を発生させることができるプラズマディスプレイ装置を提供することを目的とする。 The present invention has been made in view of these problems, and does not require a significant design change such as adding a new control signal line. It is an object of the present invention to provide a plasma display device capable of generating a stable address discharge by switching an ultimate voltage of a waveform voltage.

本発明のプラズマディスプレイ装置は、走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたパネルと、走査電極に印加する駆動電圧波形を発生する走査電極駆動回路と、走査電極駆動回路を制御する制御信号を発生する制御信号発生回路とを備え、走査電極駆動回路は、初期化波形を発生する初期化波形発生回路と、維持パルスを発生する維持パルス発生回路とを備え、維持パルス発生回路は、電力回収用のコンデンサと、電力回収用のコンデンサから走査電極へ向かう電流経路を形成する第１のスイッチと、維持パルスの高圧側の電圧にクランプする第２のスイッチと、走査電極から電力回収用のコンデンサへ向かう電流経路を形成する第３のスイッチと、維持パルスの低圧側の電圧にクランプする第４のスイッチとを有し、制御信号発生回路は、第１のスイッチを制御する第１の制御信号と、第２のスイッチを制御する第２の制御信号と、第３のスイッチを制御する第３の制御信号と、第４のスイッチを制御する第４の制御信号とを発生し、初期化波形発生回路は、緩やかに下降する傾斜波形電圧を発生する下り傾斜波形発生回路と、第３の制御信号および第４の制御信号の少なくとも１つの制御信号に依存して決まる所定の電圧を発生する電圧発生回路と、下り傾斜波形発生回路の出力と所定の電圧とを比較する比較回路とを有することを特徴とする。この構成により、新たな制御信号線を増設する等の大幅な設計変更を必要とせず、簡単な回路の付加と制御信号のタイミング変更だけで、下り傾斜波形電圧の到達電圧を切換えて安定した書込み放電を発生させることができるプラズマディスプレイ装置を提供することができる。 A plasma display apparatus according to the present invention includes a panel including a plurality of discharge cells each having a display electrode pair including a scan electrode and a sustain electrode, a scan electrode drive circuit that generates a drive voltage waveform applied to the scan electrode, and a scan electrode drive A scan signal driving circuit for generating a control signal for controlling the circuit, and the scan electrode driving circuit includes an initializing waveform generating circuit for generating an initializing waveform and a sustaining pulse generating circuit for generating a sustaining pulse. The pulse generation circuit includes a power recovery capacitor, a first switch that forms a current path from the power recovery capacitor to the scan electrode, a second switch that clamps to a voltage on the high voltage side of the sustain pulse, and a scan A third switch that forms a current path from the electrode to the capacitor for power recovery, and a fourth switch that clamps to the low voltage side of the sustain pulse; And a control signal generating circuit includes a first control signal for controlling the first switch, a second control signal for controlling the second switch, and a third control signal for controlling the third switch, And a fourth control signal for controlling the fourth switch, and the initialization waveform generating circuit generates a ramp waveform voltage that gently falls, a third control signal, and a fourth control signal. A voltage generation circuit that generates a predetermined voltage determined depending on at least one of the control signals, and a comparison circuit that compares the output of the descending ramp waveform generation circuit with the predetermined voltage. . This configuration eliminates the need for major design changes such as adding a new control signal line, and it enables stable writing by switching the ultimate voltage of the falling ramp waveform voltage by simply adding a simple circuit and changing the timing of the control signal. A plasma display device capable of generating discharge can be provided.

また本発明のプラズマディスプレイ装置の電圧発生回路は、第３の制御信号および第４の制御信号に依存して決まる所定の電流を発生する電流発生回路と、所定の電流に基づき所定の電圧を発生する電流電圧変換回路とを有する構成であってもよい。 The voltage generation circuit of the plasma display apparatus of the present invention also includes a current generation circuit that generates a predetermined current determined depending on the third control signal and the fourth control signal, and a predetermined voltage based on the predetermined current. The current voltage converting circuit may be configured to have a configuration.

本発明によれば、新たな制御信号線を増設する等の大幅な設計変更を必要とせず、簡単な回路を付加するだけで下り傾斜波形電圧の到達電圧を切換えて安定した書込み放電を発生させることができるプラズマディスプレイ装置を提供することが可能となる。 According to the present invention, it is not necessary to make a significant design change such as adding a new control signal line, and by simply adding a simple circuit, the arrival voltage of the falling ramp waveform voltage is switched to generate a stable address discharge. It is possible to provide a plasma display device that can be used.

以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。 Hereinafter, a plasma display device according to an embodiment of the present invention will be described with reference to the drawings.

（実施の形態）
図１は、本発明の実施の形態におけるプラズマディスプレイ装置に用いるパネル１０の分解斜視図である。ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして表示電極対２４を覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色、緑色および青色の各色に発光する蛍光体層３５が設けられている。 (Embodiment)
FIG. 1 is an exploded perspective view of panel 10 used in the plasma display device in accordance with the exemplary embodiment of the present invention. A plurality of display electrode pairs 24 each including a scanning electrode 22 and a sustaining electrode 23 are formed on a glass front substrate 21. A dielectric layer 25 is formed so as to cover the display electrode pair 24, and a protective layer 26 is formed on the dielectric layer 25. A plurality of data electrodes 32 are formed on the back substrate 31, a dielectric layer 33 is formed so as to cover the data electrodes 32, and a grid-like partition wall 34 is formed thereon. A phosphor layer 35 that emits red, green, and blue light is provided on the side surface of the partition wall 34 and on the dielectric layer 33.

これら前面基板２１と背面基板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えばキセノンを含む放電ガスが封入されている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。 The front substrate 21 and the rear substrate 31 are arranged to face each other so that the display electrode pair 24 and the data electrode 32 intersect each other with a minute discharge space interposed therebetween, and the outer periphery thereof is sealed with a sealing material such as glass frit. Has been. For example, a discharge gas containing xenon is enclosed in the discharge space. The discharge space is partitioned into a plurality of sections by partition walls 34, and discharge cells are formed at the intersections between the display electrode pairs 24 and the data electrodes 32. These discharge cells discharge and emit light to display an image.

なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。 Note that the structure of the panel 10 is not limited to the above-described structure, and for example, the panel 10 may include a stripe-shaped partition wall.

図２は、本発明の実施の形態におけるプラズマディスプレイ装置に用いるパネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。なお、図１、図２に示したように、走査電極ＳＣｉと維持電極ＳＵｉとは互いに平行に対をなして形成されているため、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとの間に大きな電極間容量Ｃｐが存在する。 FIG. 2 is an electrode array diagram of panel 10 used in the plasma display device in accordance with the exemplary embodiment of the present invention. In panel 10, n scanning electrodes SC1 to SCn (scanning electrode 22 in FIG. 1) and n sustaining electrodes SU1 to SUn (sustaining electrode 23 in FIG. 1) long in the row direction are arranged and long in the column direction. M data electrodes D1 to Dm (data electrode 32 in FIG. 1) are arranged. A discharge cell is formed at a portion where one pair of scan electrode SCi (i = 1 to n) and sustain electrode SUi intersects one data electrode Dj (j = 1 to m), and the discharge cell is in the discharge space. M × n are formed. As shown in FIG. 1 and FIG. 2, scan electrode SCi and sustain electrode SUi are formed in parallel with each other, and therefore, between scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn. There is a large interelectrode capacitance Cp.

次に、本実施の形態におけるプラズマディスプレイ装置の構成について説明する。 Next, the configuration of the plasma display device in the present embodiment will be described.

図３は、本発明の実施の形態におけるプラズマディスプレイ装置４０の回路ブロック図である。プラズマディスプレイ装置４０は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、制御信号発生回路４５、各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。 FIG. 3 is a circuit block diagram of plasma display device 40 in accordance with the exemplary embodiment of the present invention. The plasma display device 40 includes a panel 10, an image signal processing circuit 41, a data electrode driving circuit 42, a scanning electrode driving circuit 43, a sustain electrode driving circuit 44, a control signal generating circuit 45, and a power source that supplies necessary power to each circuit block. A circuit (not shown) is provided.

画像信号処理回路４１は、画像信号をパネル１０で表示できる画素数および階調数の画像信号に変換し、さらにサブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」、「０」に対応させた画像データに変換する。データ電極駆動回路４２は、画像データを各データ電極Ｄ１〜Ｄｍに対応する書込みパルスに変換し、各データ電極Ｄ１〜Ｄｍに印加する。 The image signal processing circuit 41 converts the image signal into an image signal having the number of pixels and the number of gradations that can be displayed on the panel 10, and the light emission / non-light emission in each of the subfields is set to “1” of each bit of the digital signal, The image data is converted to image data corresponding to “0”. The data electrode drive circuit 42 converts the image data into address pulses corresponding to the data electrodes D1 to Dm and applies them to the data electrodes D1 to Dm.

制御信号発生回路４５は水平同期信号、垂直同期信号をもとにして、各回路ブロックの動作を制御する各種の制御信号を発生し、それぞれの回路ブロックへ供給する。走査電極駆動回路４３、維持電極駆動回路４４は、それぞれの制御信号に基づき駆動電圧波形を発生し、走査電極ＳＣ１〜ＳＣｎ、維持電極ＳＵ１〜ＳＵｎのそれぞれに印加する。 The control signal generation circuit 45 generates various control signals for controlling the operation of each circuit block based on the horizontal synchronization signal and the vertical synchronization signal, and supplies them to the respective circuit blocks. Scan electrode drive circuit 43 and sustain electrode drive circuit 44 generate drive voltage waveforms based on the respective control signals and apply them to scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn.

図４は、本発明の実施の形態におけるプラズマディスプレイ装置４０の走査電極駆動回路４３の詳細を示す回路図である。走査電極駆動回路４３は、走査パルスを発生する走査パルス発生回路５０と、維持パルスを発生する維持パルス発生回路５２と、初期化波形を発生する初期化波形発生回路６０とを備えている。 FIG. 4 is a circuit diagram showing details of scan electrode drive circuit 43 of plasma display device 40 in accordance with the exemplary embodiment of the present invention. Scan electrode driving circuit 43 includes a scan pulse generation circuit 50 that generates a scan pulse, a sustain pulse generation circuit 52 that generates a sustain pulse, and an initialization waveform generation circuit 60 that generates an initialization waveform.

走査パルス発生回路５０は、節点Ｎ０の電圧に重畳された電圧Ｖｓｃの電源Ｅ５１と、走査電極ＳＣ１〜ＳＣｎのそれぞれに電圧を出力するスイッチ部ＯＵＴ１〜ＯＵＴｎとを備えている。電源Ｅ５１はＤＣ−ＤＣコンバータを用いて構成してもよいがブートストラップ回路を用いて構成してもよい。 Scan pulse generation circuit 50 includes power supply E51 of voltage Vsc superimposed on the voltage of node N0, and switch units OUT1 to OUTn that output voltages to scan electrodes SC1 to SCn, respectively. The power supply E51 may be configured using a DC-DC converter, but may also be configured using a bootstrap circuit.

スイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれは、節点Ｎ０の電圧を出力するためのトランジスタＱＬ１〜ＱＬｎと、節点Ｎ０の電圧に重畳された電源Ｅ５１の電圧を出力するためのトランジスタＱＨ１〜ＱＨｎと、それらのトランジスタをオン・オフ制御する制御部ＣＮＴ１〜ＣＮＴｎとを有している。そしてこれらの制御部ＣＮＴ１〜ＣＮＴｎは制御信号発生回路４５から出力される制御信号により制御されるとともに、後述する初期化波形発生回路６０の比較回路の出力によっても制御される。 Each of the switch units OUT1 to OUTn includes transistors QL1 to QLn for outputting the voltage of the node N0, transistors QH1 to QHn for outputting the voltage of the power source E51 superimposed on the voltage of the node N0, and these transistors. Control units CNT1 to CNTn for controlling ON / OFF of the. These control units CNT1 to CNTn are controlled by a control signal output from the control signal generating circuit 45 and also controlled by an output of a comparison circuit of an initialization waveform generating circuit 60 described later.

維持パルス発生回路５２は、クランプ部７０と電力回収部７６とを備えている。クランプ部７０は、維持パルスの高圧側の電圧に出力をクランプする第２のスイッチとしてのトランジスタＱ７１と、逆流防止用のダイオードＤ７２と、維持パルスの低圧側の電圧にクランプする第４のスイッチとしてのトランジスタＱ７４と、逆流防止用のダイオードＤ７３と、分離スイッチとして働くトランジスタＱ７５とを備えている。本実施の形態においては、維持パルスの高圧側の電圧は電圧Ｖｓｕｓであり、維持パルスの低圧側の電圧はＧＮＤ、すなわち電圧０（Ｖ）である。 Sustain pulse generation circuit 52 includes a clamp unit 70 and a power recovery unit 76. The clamp unit 70 is a transistor Q71 as a second switch for clamping the output to the high voltage side voltage of the sustain pulse, a backflow prevention diode D72, and a fourth switch for clamping to the low voltage side voltage of the sustain pulse. Transistor Q74, a backflow prevention diode D73, and a transistor Q75 functioning as a separation switch. In the present embodiment, the voltage on the high voltage side of the sustain pulse is the voltage Vsus, and the voltage on the low voltage side of the sustain pulse is GND, that is, voltage 0 (V).

またトランジスタＱ７１、Ｑ７４のそれぞれに対して、エミッタからコレクタに向かう電流をバイパスさせるためのダイオードＤ７１、Ｄ７４を並列に接続している。そして、トランジスタＱ７１とダイオードＤ７２とを直列に、電圧Ｖｓｕｓの電源と節点Ｎ０との間に接続している。また、トランジスタＱ７４とダイオードＤ７３とを直列に、ＧＮＤと節点Ｎ０との間に接続している。そして直列に接続された２つのダイオードＤ７２、Ｄ７３と並列にトランジスタＱ７５が接続されている。 Further, diodes D71 and D74 for bypassing the current from the emitter to the collector are connected in parallel to the transistors Q71 and Q74, respectively. The transistor Q71 and the diode D72 are connected in series between the power source of the voltage Vsus and the node N0. Further, the transistor Q74 and the diode D73 are connected in series between GND and the node N0. A transistor Q75 is connected in parallel with the two diodes D72 and D73 connected in series.

トランジスタＱ７１、Ｑ７４、Ｑ７５としては、それぞれ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）または電界効果トランジスタ（ＦＥＴ）を用いることができる。本実施の形態においてはトランジスタＱ７１、Ｑ７４、Ｑ７５としてＩＧＢＴを用いており、トランジスタＱ７１のエミッタとダイオードＤ７２のアノードとを接続し、ダイオードＤ７３のカソードとトランジスタＱ７４のコレクタとを接続している。さらにトランジスタＱ７１のエミッタとトランジスタＱ７５のエミッタとを接続し、トランジスタＱ７５のコレクタとトランジスタＱ７４のコレクタとを接続している。 As the transistors Q71, Q74, and Q75, an insulated gate bipolar transistor (IGBT) or a field effect transistor (FET) can be used, respectively. In this embodiment, IGBTs are used as the transistors Q71, Q74, and Q75. The emitter of the transistor Q71 and the anode of the diode D72 are connected, and the cathode of the diode D73 and the collector of the transistor Q74 are connected. Further, the emitter of the transistor Q71 and the emitter of the transistor Q75 are connected, and the collector of the transistor Q75 and the collector of the transistor Q74 are connected.

したがって、トランジスタＱ７１をオンにすることによりトランジスタＱ７１およびダイオードＤ７２を介して電圧Ｖｓｕｓの維持電源から節点Ｎ０に向かって電流を流すことができ、トランジスタＱ７５をオンにすることによりダイオードＤ７３、トランジスタＱ７５およびダイオードＤ７１を介して節点Ｎ０から維持電源に向かって電流を流すことができる。また、トランジスタＱ７４をオンにすることによりダイオードＤ７３およびトランジスタＱ７４を介して節点Ｎ０からＧＮＤに向かって電流を流すことができ、トランジスタＱ７５をオンにすることによりダイオードＤ７４、トランジスタＱ７５およびダイオードＤ７２を介してＧＮＤから節点Ｎ０に向かって電流を流すことができる。 Therefore, by turning on transistor Q71, current can flow from the sustain power supply of voltage Vsus to node N0 via transistor Q71 and diode D72, and by turning on transistor Q75, diode D73, transistor Q75 and A current can flow from the node N0 toward the sustain power source through the diode D71. Further, when the transistor Q74 is turned on, a current can flow from the node N0 to GND via the diode D73 and the transistor Q74, and when the transistor Q75 is turned on, the current passes through the diode D74, the transistor Q75, and the diode D72. Thus, a current can flow from the GND toward the node N0.

なお、これらのトランジスタとしてＦＥＴを用いる場合には、ＦＥＴの寄生ダイオードが逆方向の電流をバイパスさせるため、対応するダイオードを省略してもよい。 When FETs are used as these transistors, the parasitic diodes of the FETs bypass current in the reverse direction, so the corresponding diodes may be omitted.

電力回収部７６は、電力回収用のコンデンサＣ７６と、コンデンサＣ７６から走査電極ＳＣ１〜ＳＣｎへ向かう電流経路を形成する第１のスイッチとしてのトランジスタＱ７７と、それに直列に接続されたダイオードＤ７７およびインダクタＬ７７と、走査電極ＳＣ１〜ＳＣｎから電力回収用のコンデンサＣ７６へ向かう電流経路を形成する第３のスイッチとしてのトランジスタＱ７８と、それに直列に接続されたダイオードＤ７８およびインダクタＬ７８とを有している。そして電極間容量ＣｐとインダクタＬ７７またはインダクタＬ７８とをＬＣ共振させて維持パルスの立ち上がりおよび立ち下がりを行う。なお、電力回収用のコンデンサＣ７６は電極間容量Ｃｐに比べて十分に大きい容量を持ち、電力回収部７６の電源として働くように、電圧Ｖｓｕｓの半分の約Ｖｓｕｓ／２に充電されている。 The power recovery unit 76 includes a capacitor C76 for power recovery, a transistor Q77 as a first switch that forms a current path from the capacitor C76 to the scan electrodes SC1 to SCn, a diode D77 and an inductor L77 connected in series to the transistor Q77. And a transistor Q78 as a third switch that forms a current path from the scan electrodes SC1 to SCn to the power recovery capacitor C76, and a diode D78 and an inductor L78 connected in series therewith. Then, the inter-electrode capacitance Cp and the inductor L77 or the inductor L78 are LC-resonated so that the sustain pulse rises and falls. The power recovery capacitor C76 has a sufficiently large capacity compared to the interelectrode capacity Cp, and is charged to about Vsus / 2, which is half of the voltage Vsus, so as to serve as a power source for the power recovery unit 76.

そして制御信号発生回路４５は、第１のスイッチであるトランジスタＱ７７を制御する第１の制御信号ｓｉｇ７７と、第２のスイッチであるトランジスタＱ７１を制御する第２の制御信号ｓｉｇ７１と、第３のスイッチであるトランジスタＱ７８を制御する第３の制御信号ｓｉｇ７８と、第４のスイッチであるトランジスタＱ７４を制御する第４の制御信号ｓｉｇ７４と、トランジスタＱ７５を制御する制御信号ｓｉｇ７５を発生し、それぞれのトランジスタをオン・オフ制御する。なお、これらの制御信号は必要に応じてレベルシフトされるが、図４には制御信号ｓｉｇ７８をレベルシフトするレベルシフト回路ＬＳ７８のみを図示した。 The control signal generation circuit 45 includes a first control signal sig77 that controls the transistor Q77 that is the first switch, a second control signal sig71 that controls the transistor Q71 that is the second switch, and a third switch. A third control signal sig78 that controls the transistor Q78, a fourth control signal sig74 that controls the transistor Q74 that is the fourth switch, and a control signal sig75 that controls the transistor Q75. On / off control. Although these control signals are level-shifted as necessary, only the level shift circuit LS78 for level-shifting the control signal sig78 is shown in FIG.

初期化波形発生回路６０は、緩やかに上昇する傾斜波形電圧を発生する上り傾斜波形発生回路６１と、緩やかに下降する傾斜波形電圧を発生する下り傾斜波形発生回路６６と、少なくとも第３の制御信号ｓｉｇ７８および第４の制御信号ｓｉｇ７４のいずれかに依存して決まる所定の電圧を発生する電圧発生回路６７と、下り傾斜波形発生回路６６の出力と所定の電圧とを比較する比較回路６８とを備えている。 The initialization waveform generating circuit 60 includes an upward ramp waveform generating circuit 61 that generates a slowly rising ramp waveform voltage, a downward ramp waveform generating circuit 66 that generates a slowly falling ramp waveform voltage, and at least a third control signal. A voltage generation circuit 67 that generates a predetermined voltage determined depending on one of the sig 78 and the fourth control signal sig 74, and a comparison circuit 68 that compares the output of the falling ramp waveform generation circuit 66 with the predetermined voltage are provided. ing.

上り傾斜波形発生回路６１は、電界効果トランジスタＱ６１と積分コンデンサＣ６１と定電流回路として働く抵抗Ｒ６１とを有するミラー積分回路と、電界効果トランジスタＱ６２とダイオードＤ６２とを有する電圧切換部とで構成されている。そして節点Ｎ０の電圧を緩やかに上昇させる上り傾斜波形電圧を発生する。 The upslope waveform generating circuit 61 includes a Miller integrating circuit having a field effect transistor Q61, an integrating capacitor C61, and a resistor R61 acting as a constant current circuit, and a voltage switching unit having a field effect transistor Q62 and a diode D62. Yes. Then, an upward ramp waveform voltage that gently increases the voltage at the node N0 is generated.

下り傾斜波形発生回路６６は、電界効果トランジスタＱ６６とコンデンサＣ６６と抵抗Ｒ６６とを有するミラー積分回路で構成され、節点Ｎ０の電圧を緩やかに下降させる下り傾斜波形電圧を発生させる。 The down-slope waveform generating circuit 66 is configured by a Miller integrating circuit having a field effect transistor Q66, a capacitor C66, and a resistor R66, and generates a down-slope waveform voltage that gently drops the voltage at the node N0.

電圧発生回路６７は、本実施の形態においては、第３の制御信号ｓｉｇ７８および第４の制御信号ｓｉｇ７４に依存して決まる所定の電圧を発生する。この所定の電圧は、詳細は後述するが、初期化期間において走査電極ＳＣ１〜ＳＣｎに印加する下り傾斜波形電圧の到達電圧に等しい電圧である。以下、電圧発生回路６７の出力する所定の電圧を、「到達電圧」と称する。 In the present embodiment, the voltage generation circuit 67 generates a predetermined voltage determined depending on the third control signal sig78 and the fourth control signal sig74. Although the details will be described later, this predetermined voltage is a voltage equal to the ultimate voltage of the downward ramp waveform voltage applied to scan electrodes SC1 to SCn in the initialization period. Hereinafter, the predetermined voltage output from the voltage generation circuit 67 is referred to as “reached voltage”.

比較回路６８は、下り傾斜波形発生回路６６の出力と到達電圧とを比較する。そして比較結果は走査パルス発生回路５０のスイッチ部ＯＵＴ１〜ＯＵＴｎの制御部ＣＮＴ１〜ＣＮＴｎに出力される。 The comparison circuit 68 compares the output of the downward ramp waveform generation circuit 66 with the ultimate voltage. The comparison result is output to the control units CNT1 to CNTn of the switch units OUT1 to OUTn of the scan pulse generating circuit 50.

図５は、本発明の実施の形態におけるプラズマディスプレイ装置４０の電圧発生回路６７の回路図である。電圧発生回路６７は、電流発生回路８０と、電流電圧変換回路９０とを備えている。 FIG. 5 is a circuit diagram of voltage generation circuit 67 of plasma display device 40 in accordance with the exemplary embodiment of the present invention. The voltage generation circuit 67 includes a current generation circuit 80 and a current-voltage conversion circuit 90.

電流発生回路８０は、トランジスタＱ８１と、抵抗Ｒ８１〜Ｒ８３とを有する。トランジスタＱ８１のベースは接地され、エミッタには抵抗Ｒ８１の一方の端子および抵抗Ｒ８２の一方の端子が接続されている。抵抗Ｒ８１の他方の端子および抵抗Ｒ８２の他方の端子は電流発生回路８０の２つの電圧入力端子であるが、これらの入力端子に制御信号ｓｉｇ７４および制御信号ｓｉｇ７８を入力している。 Current generation circuit 80 includes transistor Q81 and resistors R81 to R83. The base of the transistor Q81 is grounded, and one terminal of the resistor R81 and one terminal of the resistor R82 are connected to the emitter. The other terminal of the resistor R81 and the other terminal of the resistor R82 are two voltage input terminals of the current generation circuit 80. The control signal sig74 and the control signal sig78 are input to these input terminals.

制御信号ｓｉｇ７４はクランプ部７０のトランジスタＱ７４をオン・オフ制御する第４の制御信号であり、制御信号ｓｉｇ７８は電力回収部７６のトランジスタＱ７８をオン・オフ制御する第３の制御信号であるが、本実施の形態においては、トランジスタＱ７４、Ｑ７８を制御する制御信号を電流発生回路８０の入力信号としても用いている。 The control signal sig74 is a fourth control signal for controlling on / off of the transistor Q74 of the clamp unit 70, and the control signal sig78 is a third control signal for controlling on / off of the transistor Q78 of the power recovery unit 76. In the present embodiment, a control signal for controlling transistors Q74 and Q78 is also used as an input signal for current generation circuit 80.

そして制御信号ｓｉｇ７４が「Ｈ」レベルであれば抵抗Ｒ８１には、電流Ｉ８１＝（５−Ｖｂｅ）／ｒ８１が流れ、制御信号ｓｉｇ７８が「Ｈ」レベルであれば抵抗Ｒ８２には、電流Ｉ８２＝（５−Ｖｂｅ）／ｒ８２が流れる。そして抵抗Ｒ８３には、電流Ｉ８３＝Ｉ８１＋Ｉ８２が流れる。なお、ｒ８１は抵抗Ｒ８１の抵抗値、ｒ８２は抵抗Ｒ８２の抵抗値、ＶｂｅはトランジスタＱ８１のベース・エミッタ電圧であり、それぞれの制御信号の「Ｈ」レベルを電圧５（Ｖ）とした。 If the control signal sig74 is “H” level, a current I81 = (5-Vbe) / r81 flows through the resistor R81, and if the control signal sig78 is “H” level, a current I82 = ( 5-Vbe) / r82 flows. A current I83 = I81 + I82 flows through the resistor R83. Here, r81 is the resistance value of the resistor R81, r82 is the resistance value of the resistor R82, Vbe is the base-emitter voltage of the transistor Q81, and the “H” level of each control signal is set to the voltage 5 (V).

電流電圧変換回路９０は、シャントレギュレータＩＣ９１と、トランジスタＱ９１と抵抗Ｒ９１〜Ｒ９３とを有する。シャントレギュレータＩＣ９１は、アノードが負の電圧Ｖａｄに、カソードが抵抗Ｒ９３を介して電圧Ｖｏ（例えば、電圧（Ｖａｄ＋３２（Ｖ）））にそれぞれ接続されている。トランジスタＱ９１は、コレクタが電圧Ｖｏに、ベースがシャントレギュレータＩＣ９１のカソードに接続され、エミッタは抵抗Ｒ９２を介してシャントレギュレータＩＣ９１のリファレンス端子に接続されている。また、抵抗Ｒ９１を介してシャントレギュレータＩＣ９１のリファレンス端子と負の電圧Ｖａｄとを接続する。こうして、トランジスタＱ９１のエミッタ電圧と負の電圧Ｖａｄとを抵抗Ｒ９１と抵抗Ｒ９２とで抵抗分割して発生させた電圧を、シャントレギュレータＩＣ９１のリファレンス端子にフィードバックしている。 The current-voltage conversion circuit 90 includes a shunt regulator IC 91, a transistor Q91, and resistors R91 to R93. The shunt regulator IC 91 has an anode connected to the negative voltage Vad and a cathode connected to the voltage Vo (for example, voltage (Vad + 32 (V))) via the resistor R93. The transistor Q91 has a collector connected to the voltage Vo, a base connected to the cathode of the shunt regulator IC 91, and an emitter connected to the reference terminal of the shunt regulator IC 91 via a resistor R92. Further, the reference terminal of the shunt regulator IC 91 and the negative voltage Vad are connected via the resistor R91. Thus, a voltage generated by dividing the emitter voltage of the transistor Q91 and the negative voltage Vad by the resistors R91 and R92 is fed back to the reference terminal of the shunt regulator IC91.

シャントレギュレータＩＣ９１は、リファレンス端子に印加される電圧がシャントレギュレータＩＣ９１の内部に設定された基準電圧よりも大きくなったときに、カソードから電流を引き込む動作をする。したがってシャントレギュレータＩＣ９１のカソードの電圧を抵抗分割してリファレンス端子にフィードバックすれば、リファレンス端子に印加される電圧がシャントレギュレータＩＣ９１の内部の基準電圧に等しくなるようにカソードの電圧を安定させることができる。 The shunt regulator IC 91 operates to draw current from the cathode when the voltage applied to the reference terminal becomes larger than the reference voltage set inside the shunt regulator IC 91. Therefore, if the voltage of the cathode of the shunt regulator IC 91 is divided by resistance and fed back to the reference terminal, the voltage of the cathode can be stabilized so that the voltage applied to the reference terminal becomes equal to the reference voltage inside the shunt regulator IC 91. .

本実施の形態では、このようにして安定した到達電圧を発生させるとともに、電流発生回路８０から出力される電流を切換えて、シャントレギュレータＩＣ９１のリファレンス端子に印加される電圧を切換えて到達電圧を切換えている。 In the present embodiment, a stable reaching voltage is generated in this way, and the current output from the current generation circuit 80 is switched, and the voltage applied to the reference terminal of the shunt regulator IC 91 is switched to switch the reaching voltage. ing.

例えば、電流発生回路８０の出力電流Ｉ８３を大きくすればシャントレギュレータＩＣ９１のカソードに引き込まれる電流が多くなって、到達電圧を下げることができる。逆に、電流発生回路８０の出力電流Ｉ８３を小さくすればシャントレギュレータＩＣ９１のカソードに引き込まれる電流が少なくなって、到達電圧を上げることができる。 For example, if the output current I83 of the current generation circuit 80 is increased, the current drawn into the cathode of the shunt regulator IC91 increases, and the ultimate voltage can be lowered. Conversely, if the output current I83 of the current generating circuit 80 is reduced, the current drawn into the cathode of the shunt regulator IC91 is reduced, and the ultimate voltage can be increased.

図６は、本発明の実施の形態におけるプラズマディスプレイ装置４０の制御信号ｓｉｇ７４、ｓｉｇ７８と到達電圧との関係を示す図である。本実施の形態では、制御信号ｓｉｇ７４、ｓｉｇ７８をともに「Ｌ」レベルとして出力電流Ｉ８３＝０としたときに、出力される到達電圧が電圧（Ｖａｄ＋１０（Ｖ））となるように、抵抗Ｒ９１、Ｒ９２の抵抗値を設定する。そして、制御信号ｓｉｇ７４を「Ｈ」、制御信号ｓｉｇ７８を「Ｌ」にしたときに、出力される到達電圧が電圧（Ｖａｄ＋８（Ｖ））となるように、抵抗Ｒ８１の抵抗値を設定する。さらに、制御信号ｓｉｇ７４、ｓｉｇ７８をともに「Ｈ」にしたときに、出力される到達電圧が電圧（Ｖａｄ＋６（Ｖ））となるように、抵抗Ｒ８２の抵抗値を設定する。 FIG. 6 is a diagram showing the relationship between the control signals sig74 and sig78 of the plasma display device 40 and the ultimate voltage in the embodiment of the present invention. In the present embodiment, when the control signals sig74 and sig78 are both at the “L” level and the output current I83 = 0, the resistors R91 and R92 are set so that the output voltage to be output is the voltage (Vad + 10 (V)). Set the resistance value. Then, the resistance value of the resistor R81 is set so that when the control signal sig74 is set to “H” and the control signal sig78 is set to “L”, the output voltage that is output becomes the voltage (Vad + 8 (V)). Furthermore, the resistance value of the resistor R82 is set so that when the control signals sig74 and sig78 are both set to “H”, the output voltage that is output becomes the voltage (Vad + 6 (V)).

これにより、到達電圧を発生させるために複数の電源回路を用いることなく、比較的簡易な構成で到達電圧を切換えることができる。さらに電圧発生回路６７の制御信号と維持パルス発生回路５２の制御信号とを共用することで、フォトカプラ等の比較的高価な電子部品を新たに用いることなく、また新たな制御信号線を増設する等の大幅な設計変更を必要とせず、安定して到達電圧を発生させることができる。 Thus, the ultimate voltage can be switched with a relatively simple configuration without using a plurality of power supply circuits to generate the ultimate voltage. Further, by sharing the control signal of the voltage generation circuit 67 and the control signal of the sustain pulse generation circuit 52, a new control signal line can be added without newly using a relatively expensive electronic component such as a photocoupler. Thus, it is possible to generate the ultimate voltage stably without requiring a significant design change.

なお、本実施の形態では、制御信号ｓｉｇ７４および制御信号ｓｉｇ７８を用いて到達電圧を３つの異なる電圧値（電圧（Ｖａｄ＋６（Ｖ））、電圧（Ｖａｄ＋８（Ｖ））、電圧（Ｖａｄ＋１０（Ｖ）））に切換える構成について説明したが、制御信号ｓｉｇ７４および制御信号ｓｉｇ７８の少なくとも１つを用いることにより到達電圧を異なる電圧値に切換えることができる。またトランジスタＱ８１のエミッタに接続する抵抗および制御信号を増やすことで、さらに多くの異なる電圧を到達電圧として設定することができる。 In this embodiment, the reached voltage is converted into three different voltage values (voltage (Vad + 6 (V)), voltage (Vad + 8 (V)), voltage (Vad + 10 (V))) using the control signal sig74 and the control signal sig78. However, it is possible to switch the ultimate voltage to a different voltage value by using at least one of the control signal sig74 and the control signal sig78. Further, by increasing the resistance and control signal connected to the emitter of the transistor Q81, more different voltages can be set as the ultimate voltage.

比較回路６８は、電圧発生回路６７の出力する到達電圧と節点Ｎ０の電圧とを比較し、その結果を走査パルス発生回路５０に出力する。そして走査パルス発生回路５０は、初期化期間中に節点Ｎ０の電圧が到達電圧以下になると、トランジスタＱＬ１〜ＱＬｎをオフとし、トランジスタＱＨ１〜ＱＨｎをオンとする。したがって走査電極ＳＣ１〜ＳＣｎに印加される電圧は、到達電圧に達するとその後速やかに上昇する。 The comparison circuit 68 compares the ultimate voltage output from the voltage generation circuit 67 with the voltage at the node N0 and outputs the result to the scan pulse generation circuit 50. Scan pulse generation circuit 50 turns off transistors QL1 to QLn and turns on transistors QH1 to QHn when the voltage at node N0 becomes equal to or lower than the ultimate voltage during the initialization period. Therefore, the voltage applied to scan electrodes SC1 to SCn rises rapidly after reaching the ultimate voltage.

次に、走査電極駆動回路４３の動作をパネル１０の駆動方法とともに説明する。パネル１０はサブフィールド法、すなわち１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行う。それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。 Next, the operation of the scan electrode drive circuit 43 will be described together with the method for driving the panel 10. The panel 10 performs gradation display by dividing the one-field period into a plurality of subfields and controlling light emission / non-light emission of each discharge cell for each subfield. Each subfield has an initialization period, an address period, and a sustain period.

初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。書込み期間では、書込み電圧として走査電極ＳＣ１〜ＳＣｎに走査パルスを印加するとともにデータ電極Ｄ１〜Ｄｍに選択的に書込みパルスを印加して、発光させるべき放電セルで選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、輝度重みに応じた数の維持パルスを表示電極対に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させて発光させる。 In the initializing period, initializing discharge is generated, and wall charges necessary for the subsequent address discharge are formed on each electrode. In the address period, a scan pulse is applied to the scan electrodes SC1 to SCn as an address voltage and an address pulse is selectively applied to the data electrodes D1 to Dm to selectively generate an address discharge in the discharge cells to emit light. Form a charge. In the sustain period, a number of sustain pulses corresponding to the luminance weight are alternately applied to the display electrode pairs, and a sustain discharge is generated in the discharge cells that have generated the address discharge to emit light.

図７は、本発明の実施の形態におけるプラズマディスプレイ装置４０のパネル１０の各電極に印加する駆動電圧波形図であり、３つのサブフィールドの駆動電圧波形を示している。 FIG. 7 is a drive voltage waveform diagram applied to each electrode of panel 10 of plasma display device 40 in accordance with the exemplary embodiment of the present invention, and shows drive voltage waveforms of three subfields.

第１サブフィールドの初期化期間の前半部では、データ電極Ｄ１〜Ｄｍ、維持電極ＳＵ１〜ＳＵｎにそれぞれ電圧０（Ｖ）を印加するとともに、走査電極ＳＣ１〜ＳＣｎには緩やかに上昇する上り傾斜波形電圧を印加する。 In the first half of the initializing period of the first subfield, a voltage 0 (V) is applied to the data electrodes D1 to Dm and the sustain electrodes SU1 to SUn, respectively, and an upward ramp waveform that gradually increases to the scan electrodes SC1 to SCn. Apply voltage.

走査電極ＳＣ１〜ＳＣｎに上り傾斜波形電圧を印加するには、制御信号ｓｉｇ７４、ｓｉｇ７５を「Ｈ」レベルにしてトランジスタＱ７４、Ｑ７５をオンにして節点Ｎ０を電圧０（Ｖ）とする。さらに、スイッチ部ＯＵＴ１〜ＯＵＴｎのトランジスタＱＨ１〜ＱＨｎをオンにして走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｃを印加する。次に制御信号ｓｉｇ７４、ｓｉｇ７５を「Ｌ」レベルにしてトランジスタＱ７４、Ｑ７５をオフにするとともにトランジスタＱ６２をオンにして上り傾斜波形発生回路６１を動作させる。すると節点Ｎ０の電圧は電圧Ｖｓｅｔに向かって緩やかに上昇する。こうしてスイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれが節点Ｎ０の電圧に電圧Ｖｓｃを重畳した電圧を出力するので、走査電極ＳＣ１〜ＳＣｎに電圧（Ｖｓｃ＋Ｖｓｅｔ）に向かって緩やかに上昇する傾斜波形電圧が印加される。 In order to apply the upward ramp waveform voltage to scan electrodes SC1 to SCn, control signals sig74 and sig75 are set to “H” level, transistors Q74 and Q75 are turned on, and node N0 is set to voltage 0 (V). Further, the transistors QH1 to QHn of the switch units OUT1 to OUTn are turned on to apply the voltage Vsc to the scan electrodes SC1 to SCn. Next, the control signals sig74 and sig75 are set to “L” level to turn off the transistors Q74 and Q75, and the transistor Q62 is turned on to operate the upward ramp waveform generation circuit 61. Then, the voltage at the node N0 gradually increases toward the voltage Vset. Thus, since each of the switch units OUT1 to OUTn outputs a voltage obtained by superimposing the voltage Vsc on the voltage of the node N0, a ramp waveform voltage that gradually increases toward the voltage (Vsc + Vset) is applied to the scan electrodes SC1 to SCn.

この傾斜波形電圧が上昇する間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間でそれぞれ微弱な初期化放電が起こりそれぞれの電極上に壁電圧が蓄積される。その後トランジスタＱ６１をオフにする。ここで、電極上の壁電圧とは電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。 While this ramp waveform voltage rises, a weak initializing discharge occurs between scan electrodes SC1 to SCn, sustain electrodes SU1 to SUn, and data electrodes D1 to Dm, and wall voltages are accumulated on the respective electrodes. . Thereafter, transistor Q61 is turned off. Here, the wall voltage on the electrode represents a voltage generated by wall charges accumulated on the dielectric layer covering the electrode, the protective layer, the phosphor layer, and the like.

初期化期間の後半部では、維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１を印加するとともに、走査電極ＳＣ１〜ＳＣｎには電圧（Ｖａｄ＋６（Ｖ））まで緩やかに下降する下り傾斜波形電圧を印加する。 In the latter half of the initialization period, positive voltage Ve1 is applied to sustain electrodes SU1 to SUn, and a downward ramp waveform voltage that gently decreases to voltage (Vad + 6 (V)) is applied to scan electrodes SC1 to SCn.

走査電極ＳＣ１〜ＳＣｎに下り傾斜波形電圧を印加する前に、まずトランジスタＱ６１をオフにする。そして制御信号ｓｉｇ７１、ｓｉｇ７５を「Ｈ」レベルにしてトランジスタＱ７１、Ｑ７５をオンにし、節点Ｎ０を電圧Ｖｓｕｓに変更する。その後、スイッチ部ＯＵＴ１〜ＯＵＴｎのトランジスタＱＨ１〜ＱＨｎをオフ、トランジスタＱＬ１〜ＱＬｎをオンにして走査電極ＳＣ１〜ＳＣｎに節点Ｎ０の電圧、すなわち電圧Ｖｓｕｓを印加する。そしてその後、制御信号ｓｉｇ７１、ｓｉｇ７５を「Ｌ」レベルにしてトランジスタＱ７１、Ｑ７５をオフにする。そして下り傾斜波形発生回路６６を動作させる。すると節点Ｎ０の電圧は緩やかに低下し始める。 Before applying the downward ramp waveform voltage to scan electrodes SC1 to SCn, transistor Q61 is first turned off. Then, the control signals sig71 and sig75 are set to the “H” level, the transistors Q71 and Q75 are turned on, and the node N0 is changed to the voltage Vsus. Thereafter, the transistors QH1 to QHn of the switch units OUT1 to OUTn are turned off and the transistors QL1 to QLn are turned on to apply the voltage at the node N0, that is, the voltage Vsus, to the scan electrodes SC1 to SCn. Thereafter, the control signals sig71 and sig75 are set to the “L” level to turn off the transistors Q71 and Q75. Then, the downward slope waveform generation circuit 66 is operated. Then, the voltage at the node N0 starts to gradually decrease.

そして節点Ｎ０の電圧が電圧０（Ｖ）以下に降下した後、制御信号ｓｉｇ７４、ｓｉｇ７８を「Ｈ」レベルにして電圧発生回路６７の到達電圧を電圧（Ｖａｄ＋６（Ｖ））とする。このとき制御信号ｓｉｇ７４、ｓｉｇ７８を「Ｈ」レベルにするためトランジスタＱ７４、Ｑ７８もオンするが、ダイオードＤ７３およびダイオードＤ７８が電流の逆流を防止するため、トランジスタＱ７４およびトランジスタＱ７８に電流が流れることなく、動作上の問題も発生しない。 After the voltage at the node N0 drops below the voltage 0 (V), the control signals sig74 and sig78 are set to the “H” level, and the voltage reached by the voltage generation circuit 67 is set to the voltage (Vad + 6 (V)). At this time, the transistors Q74 and Q78 are also turned on to set the control signals sig74 and sig78 to the “H” level. However, since the diode D73 and the diode D78 prevent a reverse current flow, no current flows through the transistor Q74 and the transistor Q78. There are no operational problems.

比較回路６８は、節点Ｎ０の電圧と電圧発生回路６７の到達電圧（Ｖａｄ＋６（Ｖ））とを比較する。そして初期化期間中に節点Ｎ０の電圧が到達電圧以下になると、走査パルス発生回路５０はトランジスタＱＨ１〜ＱＨｎをオンとする。したがって走査電極ＳＣ１〜ＳＣｎに印加される電圧が到達電圧（Ｖａｄ＋６（Ｖ））に達すると、その後速やかに上昇する。 The comparison circuit 68 compares the voltage at the node N0 with the ultimate voltage (Vad + 6 (V)) of the voltage generation circuit 67. When the voltage at the node N0 becomes equal to or lower than the ultimate voltage during the initialization period, the scan pulse generation circuit 50 turns on the transistors QH1 to QHn. Therefore, when the voltage applied to scan electrodes SC1 to SCn reaches the ultimate voltage (Vad + 6 (V)), it rapidly rises thereafter.

こうして電圧Ｖａｄに達する前の到達電圧Ｖｉ４＝（Ｖａｄ＋６（Ｖ））に向かって緩やかに下降する傾斜波形電圧を走査電極ＳＣ１〜ＳＣｎに印加する。 In this way, a ramp waveform voltage that gently falls toward the ultimate voltage Vi4 = (Vad + 6 (V)) before reaching the voltage Vad is applied to the scan electrodes SC1 to SCn.

この傾斜波形電圧が下降する間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間で再び微弱な初期化放電が起こり、各電極上の壁電圧は書込み動作に適した値に調整される。 While this ramp waveform voltage is decreasing, a weak initializing discharge occurs again between scan electrodes SC1 to SCn, sustain electrodes SU1 to SUn, and data electrodes D1 to Dm, and the wall voltage on each electrode becomes an address operation. It is adjusted to a suitable value.

このようにして初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。 In this way, initializing discharge is generated in the initializing period, and wall charges necessary for subsequent address discharge are formed on each electrode.

続く書込み期間では、まず維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ２を印加し、走査電極ＳＣ１〜ＳＣｎに電圧（Ｖａｄ＋Ｖｓｃ）を印加する。その後、走査電極ＳＣ１に負の電圧Ｖａｄの走査パルスを印加するとともに、データ電極Ｄ１〜Ｄｍのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１〜ｍ）に正の電圧Ｖｄの書込みパルスを印加する。 In the subsequent address period, voltage Ve2 is first applied to sustain electrodes SU1 to SUn, and voltage (Vad + Vsc) is applied to scan electrodes SC1 to SCn. Thereafter, a scan pulse of negative voltage Vad is applied to scan electrode SC1, and positive voltage Vd is applied to data electrode Dk (k = 1 to m) of the discharge cell to be emitted in the first row among data electrodes D1 to Dm. Apply the write pulse.

走査電極ＳＣ１に走査パルスを印加するには、まずトランジスタＱ６６をオンにして節点Ｎ０の電圧を負の電圧Ｖａｄとする。スイッチ部ＯＵＴ１〜ＯＵＴｎのトランジスタＱＨ１〜ＱＨｎがオン、トランジスタＱＬ１〜ＱＬｎがオフであるので走査電極ＳＣ１〜ＳＣｎには電圧（Ｖａｄ＋Ｖｓｃ）が印加される。次に、トランジスタＱＨ１をオフ、トランジスタＱＬ１をオンにすることにより、１行目の走査電極ＳＣ１に電圧Ｖａｄの走査パルスを印加する。 In order to apply a scan pulse to scan electrode SC1, first, transistor Q66 is turned on, and the voltage at node N0 is set to negative voltage Vad. Since the transistors QH1 to QHn of the switch sections OUT1 to OUTn are on and the transistors QL1 to QLn are off, a voltage (Vad + Vsc) is applied to the scan electrodes SC1 to SCn. Next, the transistor QH1 is turned off and the transistor QL1 is turned on, so that the scan pulse of the voltage Vad is applied to the scan electrode SC1 in the first row.

すると１行目の放電セルのうち書込みパルスを印加した放電セルでは書込み放電が起こり、各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルスを印加しなかった放電セルでは書込み放電は発生しない。このようにして選択的に書込み動作を行う。 Then, in the discharge cells in the first row, address discharge occurs in the discharge cells to which the address pulse is applied, and an address operation for accumulating wall voltage on each electrode is performed. On the other hand, no address discharge occurs in the discharge cells to which no address pulse is applied. In this way, the write operation is selectively performed.

次に、トランジスタＱＨ１をオン、トランジスタＱＬ１をオフに戻し、トランジスタＱＨ２をオフにしトランジスタＱＬ２をオンにして２行目の走査電極ＳＣ２に走査パルスを印加するとともに、データ電極Ｄ１〜Ｄｍのうち２行目に発光させるべき放電セルのデータ電極Ｄｋに書込みパルスを印加する。すると２行目の放電セルで選択的に書込み放電が起こる。以上の書込み動作をｎ行目の放電セルに至るまで行う。 Next, the transistor QH1 is turned on, the transistor QL1 is turned off, the transistor QH2 is turned off, the transistor QL2 is turned on, a scan pulse is applied to the scan electrode SC2 in the second row, and two of the data electrodes D1 to Dm An address pulse is applied to the data electrode Dk of the discharge cell to be lit by the eye. Then, address discharge occurs selectively in the discharge cells in the second row. The above address operation is performed up to the discharge cell in the nth row.

その後、トランジスタＱ６６をオフにする。そして制御信号ｓｉｇ７４、ｓｉｇ７５を「Ｈ」レベルにしてトランジスタＱ７４、Ｑ７５をオンとし、節点Ｎ０を電圧０（Ｖ）にする。さらにスイッチ部ＯＵＴ１〜ＯＵＴｎのトランジスタＱＨ１〜ＱＨｎをオフ、トランジスタＱＬ１〜ＱＬｎをオンにして走査電極ＳＣ１〜ＳＣｎに電圧０（Ｖ）を印加する。 Thereafter, transistor Q66 is turned off. Then, the control signals sig74 and sig75 are set to the “H” level, the transistors Q74 and Q75 are turned on, and the node N0 is set to the voltage 0 (V). Further, the transistors QH1 to QHn of the switch units OUT1 to OUTn are turned off and the transistors QL1 to QLn are turned on to apply the voltage 0 (V) to the scan electrodes SC1 to SCn.

続く維持期間では、維持電極ＳＵ１〜ＳＵｎに電圧０（Ｖ）を印加し、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｕｓの維持パルスを印加する。 In the subsequent sustain period, voltage 0 (V) is applied to sustain electrodes SU1 to SUn, and a sustain pulse of voltage Vsus is applied to scan electrodes SC1 to SCn.

走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓｕｓを印加するには、まず制御信号ｓｉｇ７７を「Ｈ」レベルにしてトランジスタＱ７７をオンにする。すると、電力回収用のコンデンサＣ７６からトランジスタＱ７７、ダイオードＤ７７、インダクタＬ７７およびトランジスタＱＬ１〜ＱＬｎを介して電流が流れ始め、走査電極ＳＣ１〜ＳＣｎの電圧が上がり始める。インダクタＬ７７と電極間容量Ｃｐとは共振回路を形成しているので、共振周期の１／２の時間経過後には走査電極ＳＣ１〜ＳＣｎの電圧は電圧Ｖｓｕｓ付近まで上昇する。 In order to apply sustain pulse voltage Vsus to scan electrodes SC1 to SCn, first, control signal sig77 is set to "H" level to turn on transistor Q77. Then, a current starts to flow from power recovery capacitor C76 through transistor Q77, diode D77, inductor L77, and transistors QL1 to QLn, and the voltages of scan electrodes SC1 to SCn begin to rise. Since the inductor L77 and the interelectrode capacitance Cp form a resonance circuit, the voltage of the scan electrodes SC1 to SCn rises to the vicinity of the voltage Vsus after a time ½ of the resonance period has elapsed.

そして、制御信号ｓｉｇ７１を「Ｈ」レベルにしてトランジスタＱ７１をオンにする。すると節点Ｎ０の電圧が電圧Ｖｓｕｓとなり、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｕｓが印加される。 Then, the control signal sig71 is set to the “H” level to turn on the transistor Q71. Then, the voltage at the node N0 becomes the voltage Vsus, and the voltage Vsus is applied to the scan electrodes SC1 to SCn.

このようにして走査電極ＳＣ１〜ＳＣｎの電圧は強制的に電圧Ｖｓｕｓまで上昇し、書込み放電を起こした放電セルで維持放電が発生する。その後、制御信号ｓｉｇ７７、ｓｉｇ７１を「Ｌ」レベルにしてトランジスタＱ７７、Ｑ７１をオフにする。 In this way, the voltages of scan electrodes SC1 to SCn are forcibly increased to voltage Vsus, and a sustain discharge is generated in the discharge cell that has caused the address discharge. Thereafter, the control signals sig77 and sig71 are set to the “L” level to turn off the transistors Q77 and Q71.

続いて走査電極ＳＣ１〜ＳＣｎに電圧０（Ｖ）を印加し、維持電極ＳＵ１〜ＳＵｎに維持パルス電圧Ｖｓｕｓを印加する。 Subsequently, voltage 0 (V) is applied to scan electrodes SC1 to SCn, and sustain pulse voltage Vsus is applied to sustain electrodes SU1 to SUn.

走査電極ＳＣ１〜ＳＣｎに電圧０（Ｖ）を印加するには、まず制御信号ｓｉｇ７８を「Ｈ」レベルにしてトランジスタＱ７８をオンにする。すると、走査電極ＳＣ１〜ＳＣｎからトランジスタＱＬ１〜ＱＬｎ、インダクタＬ７８、ダイオードＤ７８、トランジスタＱ７８を介して電力回収用のコンデンサＣ７６に電流が流れ始め、走査電極ＳＣ１〜ＳＣｎの電圧が下がり始める。インダクタＬ７８と電極間容量Ｃｐとは共振回路を形成しているので、共振周期の１／２の時間経過後には走査電極ＳＣ１〜ＳＣｎの電圧は電圧０（Ｖ）付近まで低下する。 In order to apply voltage 0 (V) to scan electrodes SC1 to SCn, first, control signal sig78 is set to "H" level to turn on transistor Q78. Then, current begins to flow from scan electrodes SC1 to SCn to transistors C76 for power recovery via transistors QL1 to QLn, inductor L78, diode D78, and transistor Q78, and the voltages of scan electrodes SC1 to SCn begin to drop. Since the inductor L78 and the interelectrode capacitance Cp form a resonance circuit, the voltage of the scan electrodes SC1 to SCn is reduced to near voltage 0 (V) after ½ time of the resonance period has elapsed.

次に制御信号ｓｉｇ７４を「Ｈ」レベルにしてトランジスタＱ７４をオンにする。すると節点Ｎ０が電圧０（Ｖ）となり、走査電極ＳＣ１〜ＳＣｎに電圧０（Ｖ）が印加される。 Next, the control signal sig74 is set to “H” level to turn on the transistor Q74. Then, the node N0 becomes the voltage 0 (V), and the voltage 0 (V) is applied to the scan electrodes SC1 to SCn.

このようにして走査電極ＳＣ１〜ＳＣｎに電圧０（Ｖ）を印加する。そして維持電極ＳＵ１〜ＳＵｎに維持パルス電圧Ｖｓｕｓを印加すると、書込み放電を起こした放電セルで維持放電が発生する。その後、制御信号ｓｉｇ７８、ｓｉｇ７４を「Ｌ」レベルにしてトランジスタＱ７８、Ｑ７４をオフにする。 In this way, voltage 0 (V) is applied to scan electrodes SC1 to SCn. When sustain pulse voltage Vsus is applied to sustain electrodes SU1 to SUn, a sustain discharge is generated in the discharge cell that has caused the address discharge. Thereafter, the control signals sig78 and sig74 are set to the “L” level to turn off the transistors Q78 and Q74.

以下同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに交互に輝度重みに応じた数の維持パルスを印加し、表示電極対の電極間に電位差を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。 Similarly, the address discharge is applied in the address period by applying sustain pulses of the number corresponding to the luminance weight alternately to the scan electrodes SC1 to SCn and the sustain electrodes SU1 to SUn, and applying a potential difference between the electrodes of the display electrode pair. The sustain discharge is continuously performed in the discharge cell that has caused the failure.

この間、制御信号ｓｉｇ７８、ｓｉｇ７４は維持パルスに同期して「Ｈ」レベルまたは「Ｌ」レベルに切換えられる。したがって、電圧発生回路６７の到達電圧も維持パルスに同期して切換えられる。しかしこの間、節点Ｎ０の電圧が負になることはなく比較回路６８の出力が変化することはない。また維持期間においては、制御信号発生回路４５から出力される制御信号によりトランジスタＱＨ１〜ＱＨｎはオフ、トランジスタＱＬ１〜ＱＬｎはオンに固定されているので、動作上、何の問題も発生しない。 During this time, the control signals sig78 and sig74 are switched to the “H” level or the “L” level in synchronization with the sustain pulse. Therefore, the voltage reached by voltage generation circuit 67 is also switched in synchronization with the sustain pulse. However, during this time, the voltage at the node N0 does not become negative, and the output of the comparison circuit 68 does not change. In the sustain period, the transistors QH1 to QHn are fixed to off and the transistors QL1 to QLn are fixed to on by the control signal output from the control signal generation circuit 45, so that no problem occurs in operation.

なお本実施の形態においては、維持期間の間は分離スイッチであるトランジスタＱ７５をオンとしている。これは、走査電極ＳＣｉから電圧Ｖｓｕｓの電源に向かって電流を流す経路、およびＧＮＤから走査電極ＳＣｉに向かって電流を流す経路を確保するためである。 In the present embodiment, transistor Q75, which is a separation switch, is on during the sustain period. This is to ensure a path through which current flows from scan electrode SCi toward the power source of voltage Vsus and a path through which current flows from GND toward scan electrode SCi.

そして、維持期間の最後には、消去波形を走査電極ＳＣ１〜ＳＣｎに印加して、データ電極Ｄｋ上の正の壁電圧を残したまま、走査電極ＳＣｉおよび維持電極ＳＵｉ上の壁電圧の一部または全部を消去している。具体的には、維持電極ＳＵ１〜ＳＵｎを電圧０（Ｖ）に戻した後、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｒｓまで緩やかに上昇する上り傾斜波形電圧を印加する。すると、維持放電を起こした放電セルの維持電極ＳＵｉと走査電極ＳＣｉとの間で弱い放電が起こり、走査電極ＳＣｉ上と維持電極ＳＵｉ上との間の壁電圧が弱められる。こうして維持期間における維持動作が終了する。 Then, at the end of the sustain period, an erase waveform is applied to scan electrodes SC1 to SCn, and a part of the wall voltage on scan electrode SCi and sustain electrode SUi is left while leaving a positive wall voltage on data electrode Dk. Or erase everything. Specifically, after sustain electrodes SU1 to SUn are returned to voltage 0 (V), an upward ramp waveform voltage that gradually rises to voltage Vrs is applied to scan electrodes SC1 to SCn. Then, a weak discharge occurs between sustain electrode SUi and scan electrode SCi of the discharge cell in which the sustain discharge has occurred, and the wall voltage between scan electrode SCi and sustain electrode SUi is weakened. Thus, the maintenance operation in the maintenance period is completed.

走査電極ＳＣ１〜ＳＣｎに電圧Ｖｒｓまで緩やかに上昇する上り傾斜波形電圧を印加するには、まず制御信号ｓｉｇ７１、ｓｉｇ７４、ｓｉｇ７５を「Ｌ」レベルにしてトランジスタＱ７１、Ｑ７４、Ｑ７５をオフにする。そして上り傾斜波形発生回路６１を動作させる。すると節点Ｎ０の電圧ＶＮ０は電圧Ｖｒｓに向かって緩やかに上昇する。こうして走査電極ＳＣ１〜ＳＣｎに電圧Ｖｒｓに向かって緩やかに上昇する傾斜波形電圧が印加される。そしてその後、制御信号ｓｉｇ７８を「Ｈ」レベルにしてトランジスタＱ７８をオンとし、さらにその後、制御信号ｓｉｇ７４、ｓｉｇ７５を「Ｈ」レベルにしてトランジスタＱ７４、Ｑ７５をオンとし、走査電極ＳＣ１〜ＳＣｎを電圧０（Ｖ）に戻す。 In order to apply the rising ramp waveform voltage that gradually rises to the voltage Vrs to the scan electrodes SC1 to SCn, first, the control signals sig71, sig74, and sig75 are set to “L” level to turn off the transistors Q71, Q74, and Q75. Then, the upslope waveform generation circuit 61 is operated. Then, the voltage VN0 at the node N0 gradually increases toward the voltage Vrs. In this way, a ramp waveform voltage that gently rises toward voltage Vrs is applied to scan electrodes SC1 to SCn. Thereafter, the control signal sig78 is set to “H” level to turn on the transistor Q78, and then the control signals sig74 and sig75 are set to “H” level to turn on the transistors Q74 and Q75, and the scan electrodes SC1 to SCn are set to the voltage 0. Return to (V).

続く第２サブフィールドの初期化期間では、維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１を印加するとともに、走査電極ＳＣ１〜ＳＣｎには到達電圧（Ｖａｄ＋８（Ｖ））まで緩やかに下降する下り傾斜波形電圧を印加する。 In the subsequent initializing period of the second subfield, a positive voltage Ve1 is applied to sustain electrodes SU1 to SUn, and a downward ramp waveform voltage that gently falls to scan voltage SC1 to SCn to the ultimate voltage (Vad + 8 (V)). Apply.

走査電極ＳＣ１〜ＳＣｎに下り傾斜波形電圧を印加するには、制御信号ｓｉｇ７４、ｓｉｇ７５を「Ｌ」レベルにしてトランジスタＱ７４、Ｑ７５をオフにする。そして下り傾斜波形発生回路６６を動作させる。すると節点Ｎ０の電圧は緩やかに低下し始める。 In order to apply the downward ramp waveform voltage to scan electrodes SC1 to SCn, control signals sig74 and sig75 are set to “L” level, and transistors Q74 and Q75 are turned off. Then, the downward slope waveform generation circuit 66 is operated. Then, the voltage at the node N0 starts to gradually decrease.

そして制御信号ｓｉｇ７４を「Ｈ」レベル、制御信号ｓｉｇ７８を「Ｌ」レベルにして電圧発生回路６７の到達電圧を電圧（Ｖａｄ＋８（Ｖ））とする。このとき制御信号ｓｉｇ７４を「Ｈ」レベルにするためトランジスタＱ７４もオンするが、ダイオードＤ７３が電流の逆流を防止するため、トランジスタＱ７４に電流が流れることなく、動作上の問題も発生しない。 Then, the control signal sig 74 is set to the “H” level, the control signal sig 78 is set to the “L” level, and the voltage reached by the voltage generation circuit 67 is set to the voltage (Vad + 8 (V)). At this time, the transistor Q74 is also turned on in order to set the control signal sig74 to the “H” level. However, since the diode D73 prevents a reverse current flow, no current flows through the transistor Q74 and no operational problem occurs.

比較回路６８は、節点Ｎ０の電圧と到達電圧（Ｖａｄ＋８（Ｖ））とを比較する。そして初期化期間中に節点Ｎ０の電圧が到達電圧以下になると、走査パルス発生回路５０はトランジスタＱＨ１〜ＱＨｎをオンとする。したがって走査電極ＳＣ１〜ＳＣｎに印加される電圧は、到達電圧（Ｖａｄ＋８（Ｖ））に達するとその後速やかに上昇する。 The comparison circuit 68 compares the voltage at the node N0 with the ultimate voltage (Vad + 8 (V)). When the voltage at the node N0 becomes equal to or lower than the ultimate voltage during the initialization period, the scan pulse generation circuit 50 turns on the transistors QH1 to QHn. Therefore, when the voltage applied to scan electrodes SC1 to SCn reaches the ultimate voltage (Vad + 8 (V)), it rapidly rises thereafter.

こうして電圧Ｖａｄに達する前の到達電圧Ｖｉ４＝（Ｖａｄ＋８（Ｖ））に向かって緩やかに下降する傾斜波形電圧を走査電極ＳＣ１〜ＳＣｎに印加する。 In this way, a ramp waveform voltage that gently falls toward the ultimate voltage Vi4 = (Vad + 8 (V)) before reaching the voltage Vad is applied to the scan electrodes SC1 to SCn.

この傾斜波形電圧が下降する間に、直前のサブフィールドの維持期間に維持放電を行った放電セルで選択的に初期化放電が発生し、維持放電を行った放電セルの各電極上の壁電圧は書込み動作に適した値に調整される。 While this ramp waveform voltage is decreasing, the initializing discharge is selectively generated in the discharge cells that have undergone the sustain discharge in the sustain period of the immediately preceding subfield, and the wall voltage on each electrode of the discharge cell that has undergone the sustain discharge Is adjusted to a value suitable for the write operation.

続く書込み期間における動作は第１サブフィールドの書込み期間の動作と同様であり、続く維持期間の動作も維持パルスの数を除き第１サブフィールドと同様である。 The operation in the subsequent address period is the same as the operation in the address period of the first subfield, and the operation in the subsequent sustain period is the same as in the first subfield except for the number of sustain pulses.

続く第３サブフィールドの初期化期間では、維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１を印加するとともに、走査電極ＳＣ１〜ＳＣｎには到達電圧（Ｖａｄ＋１０（Ｖ））まで緩やかに下降する下り傾斜波形電圧を印加する。 In the subsequent initializing period of the third subfield, a positive voltage Ve1 is applied to sustain electrodes SU1 to SUn, and a downward ramp waveform voltage that gradually decreases to the ultimate voltage (Vad + 10 (V)) is applied to scan electrodes SC1 to SCn. Apply.

制御信号ｓｉｇ７４、ｓｉｇ７８をともに「Ｌ」レベルにして電圧発生回路６７の到達電圧を電圧（Ｖａｄ＋１０（Ｖ））とする。比較回路６８は、節点Ｎ０の電圧と到達電圧（Ｖａｄ＋１０（Ｖ））とを比較する。そして初期化期間中に節点Ｎ０の電圧が到達電圧以下になると、走査パルス発生回路５０はトランジスタＱＨ１〜ＱＨｎをオンとする。したがって走査電極ＳＣ１〜ＳＣｎに印加される電圧は、到達電圧（Ｖａｄ＋１０（Ｖ））に達するとその後速やかに上昇する。 The control signals sig74 and sig78 are both set to the “L” level, and the voltage reached by the voltage generation circuit 67 is set to the voltage (Vad + 10 (V)). The comparison circuit 68 compares the voltage at the node N0 with the ultimate voltage (Vad + 10 (V)). When the voltage at the node N0 becomes equal to or lower than the ultimate voltage during the initialization period, the scan pulse generation circuit 50 turns on the transistors QH1 to QHn. Therefore, when the voltage applied to scan electrodes SC1 to SCn reaches the ultimate voltage (Vad + 10 (V)), it rapidly rises thereafter.

こうして電圧Ｖａｄに達する前の到達電圧Ｖｉ４＝（Ｖａｄ＋１０（Ｖ））に向かって緩やかに下降する傾斜波形電圧を走査電極ＳＣ１〜ＳＣｎに印加する。 In this way, a ramp waveform voltage that gently falls toward the ultimate voltage Vi4 = (Vad + 10 (V)) before reaching the voltage Vad is applied to the scan electrodes SC1 to SCn.

以降のサブフィールドの初期化期間においても、維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１を印加するとともに、制御信号ｓｉｇ７４、ｓｉｇ７８を制御することにより走査電極ＳＣ１〜ＳＣｎに印加する下り傾斜波形電圧の到達電圧を切換えて初期化動作を行う。 In the subsequent subfield initialization period, the positive voltage Ve1 is applied to the sustain electrodes SU1 to SUn, and the control signals sig74 and sig78 are controlled to reach the falling ramp waveform voltage applied to the scan electrodes SC1 to SCn. Initialize operation by switching the voltage.

なお、本実施の形態において各電極に印加する電圧値は、例えば、電圧Ｖｓｅｔ＝２９０（Ｖ）、電圧Ｖｓｕｓ＝２００（Ｖ）、電圧Ｖｒｓ＝２００（Ｖ）、電圧Ｖｓｃ＝１４０（Ｖ）、電圧Ｖａｄ＝−２００（Ｖ）、電圧Ｖｅ１＝１３０（Ｖ）、電圧Ｖｅ２＝１４０（Ｖ）、電圧Ｖｄ＝７０（Ｖ）である。 Note that the voltage values applied to each electrode in this embodiment are, for example, voltage Vset = 290 (V), voltage Vsus = 200 (V), voltage Vrs = 200 (V), voltage Vsc = 140 (V), The voltage Vad = −200 (V), the voltage Ve1 = 130 (V), the voltage Ve2 = 140 (V), and the voltage Vd = 70 (V).

また、本実施の形態においては、走査電極ＳＣ１〜ＳＣｎに印加する下り傾斜波形電圧の到達電圧をそれぞれ、第１サブフィールドでは電圧（Ｖａｄ＋６（Ｖ））、第２サブフィールドでは電圧（Ｖａｄ＋８（Ｖ））、第３サブフィールドでは電圧（Ｖａｄ＋１０（Ｖ））であるものとして説明したが、本発明はこれらの電圧値に限定されるものではなく、パネルの特性等に基づき最適な値に設定することが望ましい。また、サブフィールド毎の放電セルの点灯率等に基づき下り傾斜波形電圧の到達電圧を切換える構成であってもよい。 Further, in the present embodiment, the arrival voltages of the falling ramp waveform voltages applied to scan electrodes SC1 to SCn are respectively the voltage (Vad + 6 (V)) in the first subfield and the voltage (Vad + 8 (Vad) in the second subfield. )), In the third subfield, the voltage (Vad + 10 (V)) has been described. However, the present invention is not limited to these voltage values, and is set to an optimum value based on the panel characteristics and the like. It is desirable. Moreover, the structure which switches the ultimate voltage of a downward ramp waveform voltage based on the lighting rate of the discharge cell for every subfield, etc. may be sufficient.

また、本実施の形態において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。 Further, the specific numerical values used in the present embodiment are merely examples, and it is desirable to appropriately set the values appropriately according to the characteristics of the panel, the specifications of the plasma display device, and the like.

本発明は、新たな制御信号線を増設する等の大幅な設計変更を必要とせず、簡単な回路の付加と制御信号のタイミング変更だけで、下り傾斜波形電圧の到達電圧を切換えて安定した書込み放電を発生させることができるので、プラズマディスプレイ装置として有用である。 The present invention does not require a significant design change such as adding a new control signal line, and only by adding a simple circuit and changing the timing of the control signal, switching the ultimate voltage of the falling ramp waveform voltage and stable writing Since discharge can be generated, it is useful as a plasma display device.

本発明の実施の形態におけるプラズマディスプレイ装置に用いるパネルの分解斜視図The exploded perspective view of the panel used for the plasma display apparatus in an embodiment of the invention 同プラズマディスプレイ装置に用いるパネルの電極配列図Panel arrangement of panels used in the plasma display device 同プラズマディスプレイ装置の回路ブロック図Circuit block diagram of the plasma display device 同プラズマディスプレイ装置の走査電極駆動回路の詳細を示す回路図Circuit diagram showing details of scan electrode drive circuit of same plasma display device 同プラズマディスプレイ装置の電圧発生回路の回路図Circuit diagram of voltage generation circuit of plasma display device 同プラズマディスプレイ装置の制御信号と到達電圧との関係を示す図The figure which shows the relationship between the control signal and ultimate voltage of the plasma display device 同プラズマディスプレイ装置のパネルの各電極に印加する駆動電圧波形図Drive voltage waveform diagram applied to each electrode of the panel of the plasma display device

１０パネル
２２走査電極
２３維持電極
２４表示電極対
３２データ電極
４０プラズマディスプレイ装置
４１画像信号処理回路
４２データ電極駆動回路
４３走査電極駆動回路
４４維持電極駆動回路
４５制御信号発生回路
５０走査パルス発生回路
５２維持パルス発生回路
６０初期化波形発生回路
６１上り傾斜波形発生回路
６６下り傾斜波形発生回路
６７電圧発生回路
６８比較回路
７０クランプ部
７６電力回収部
８０電流発生回路
９０電流電圧変換回路 DESCRIPTION OF SYMBOLS 10 Panel 22 Scan electrode 23 Sustain electrode 24 Display electrode pair 32 Data electrode 40 Plasma display apparatus 41 Image signal processing circuit 42 Data electrode drive circuit 43 Scan electrode drive circuit 44 Sustain electrode drive circuit 45 Control signal generation circuit 50 Scan pulse generation circuit 52 Sustain pulse generation circuit 60 Initialization waveform generation circuit 61 Up slope waveform generation circuit 66 Down slope waveform generation circuit 67 Voltage generation circuit 68 Comparison circuit 70 Clamp section 76 Power recovery section 80 Current generation circuit 90 Current voltage conversion circuit

Claims

走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマディスプレイパネルと、前記走査電極に印加する駆動電圧波形を発生する走査電極駆動回路と、前記走査電極駆動回路を制御する制御信号を発生する制御信号発生回路とを備え、
前記走査電極駆動回路は、初期化波形を発生する初期化波形発生回路と、維持パルスを発生する維持パルス発生回路とを備え、
前記維持パルス発生回路は、電力回収用のコンデンサと、前記電力回収用のコンデンサから前記走査電極へ向かう電流経路を形成する第１のスイッチと、前記維持パルスの高圧側の電圧にクランプする第２のスイッチと、前記走査電極から前記電力回収用のコンデンサへ向かう電流経路を形成する第３のスイッチと、前記維持パルスの低圧側の電圧にクランプする第４のスイッチとを有し、
前記制御信号発生回路は、前記第１のスイッチを制御する第１の制御信号と、前記第２のスイッチを制御する第２の制御信号と、前記第３のスイッチを制御する第３の制御信号と、前記第４のスイッチを制御する第４の制御信号とを発生し、
前記初期化波形発生回路は、電圧が下降する傾斜波形電圧を発生する下り傾斜波形発生回路と、前記第３の制御信号および前記第４の制御信号の少なくとも１つの制御信号に依存して決まる所定の電圧を発生する電圧発生回路と、前記下り傾斜波形発生回路の出力と前記所定の電圧とを比較する比較回路とを有することを特徴とするプラズマディスプレイ装置。 A plasma display panel having a plurality of discharge cells each having a display electrode pair consisting of a scan electrode and a sustain electrode, a scan electrode drive circuit for generating a drive voltage waveform to be applied to the scan electrode, and controlling the scan electrode drive circuit A control signal generating circuit for generating a control signal,
The scan electrode driving circuit includes an initialization waveform generation circuit that generates an initialization waveform, and a sustain pulse generation circuit that generates a sustain pulse,
The sustain pulse generation circuit includes a power recovery capacitor, a first switch that forms a current path from the power recovery capacitor to the scan electrode, and a second clamp that clamps to a voltage on a high voltage side of the sustain pulse. A third switch that forms a current path from the scan electrode to the capacitor for power recovery, and a fourth switch that clamps to a voltage on the low-voltage side of the sustain pulse,
The control signal generation circuit includes a first control signal for controlling the first switch, a second control signal for controlling the second switch, and a third control signal for controlling the third switch. And a fourth control signal for controlling the fourth switch,
The initialization waveform generating circuit is a predetermined value determined depending on a falling ramp waveform generating circuit that generates a ramp waveform voltage in which the voltage drops, and at least one control signal of the third control signal and the fourth control signal. A plasma display apparatus, comprising: a voltage generation circuit that generates a voltage of 1; and a comparison circuit that compares the output of the downward ramp waveform generation circuit with the predetermined voltage.

前記電圧発生回路は、前記第３の制御信号および前記第４の制御信号に依存して決まる所定の電流を発生する電流発生回路と、前記所定の電流に基づき前記所定の電圧を発生する電流電圧変換回路とを有することを特徴とする請求項１に記載のプラズマディスプレイ装置。 The voltage generation circuit includes: a current generation circuit that generates a predetermined current determined depending on the third control signal and the fourth control signal; and a current voltage that generates the predetermined voltage based on the predetermined current The plasma display device according to claim 1, further comprising a conversion circuit.