JP5302555B2 - 薄膜トランジスタ基板の製造方法 - Google Patents
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Description
4000〜4500Å)の厚さに形成される。
110 基板、
200 ゲート配線、
210 ゲートライン、
220 ゲート電極、
230 下部ストレージ電極、
400 ゲート絶縁膜、
500 アクティブパターン、
510 半導体パターン、
510a 半導体層、
520 オーミックコンタクトパターン、
520a オーミックコンタクト層、
600 データ配線、
620 ソース電極、
630 ドレイン電極、
640 上部ストレージ電極、
700 保護膜、
800 画素電極、
910 ゲート金属パッド、
920 データ金属パッド、
930 パッド電極。
Claims (17)
- ゲート配線の形成された基板上に、ゲート絶縁膜、半導体層、オーミックコンタクト層、及びデータ用金属膜を順次形成する段階と、
前記データ用金属膜上からソース電極形成領域及びドレイン電極形成領域を含むデータ配線を限定するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチング防止膜に用いて前記データ用金属膜をエッチングしてソース電極及びドレイン電極を含むデータ配線を形成する段階と、
前記ソース電極と前記ドレイン電極との間のチャンネル領域を覆うように前記フォトレジストパターンをリフローする段階と、
前記リフローされたフォトレジストパターンをエッチング防止膜に用いて前記オーミックコンタクト層及び前記半導体層をエッチングしてオーミックコンタクトパターン及び半導体パターンを含むアクティブパターンを形成する段階と、
前記チャンネル領域の前記オーミックコンタクトパターンが露出するように前記リフローされたフォトレジストパターンをエッチバックする段階と、
前記エッチバックされたフォトレジストパターンをエッチング防止膜に用いて前記オーミックコンタクトパターンをエッチングしてチャンネルを有する薄膜トランジスタを形成する段階と、
を含むことを特徴とする薄膜トランジスタ基板の製造方法。 - 前記フォトレジストパターンは、ノボラック系樹脂及びアクリル系樹脂を含むことを特徴とする請求項1に記載の薄膜トランジスタ基板の製造方法。
- 前記フォトレジストパターンは、1.5〜2の分散度を有するバインダーを含むことを特徴とする請求項1または2に記載の薄膜トランジスタ基板の製造方法。
- 前記フォトレジストパターンは、150〜160℃の温度でリフローされることを特徴とする請求項1〜3のいずれか一つに記載の薄膜トランジスタ基板の製造方法。
- 前記エッチバックされたフォトレジストパターンを除去する段階と、
前記データ配線の形成された前記基板上に保護膜を形成する段階と、
前記保護膜上に前記ドレイン電極と電気的に接続される画素電極を形成する段階と、を更に含むことを特徴とする請求項1〜4のいずれか一つに記載の薄膜トランジスタ基板の製造方法。 - 前記保護膜上に有機膜を形成する段階を更に含むことを特徴とする請求項5に記載の薄膜トランジスタ基板の製造方法。
- ストレージキャパシタを形成する段階を更に含むことを特徴とする請求項5に記載の薄膜トランジスタ基板の製造方法。
- 前記ストレージキャパシタを形成する段階は、
前記基板上に前記ゲート配線とともに、前記ゲート配線と離隔した下部ストレージ電極を形成する段階と、
前記データ配線とともに前記下部ストレージ電極と重なる上部ストレージ電極を形成する段階と、を含むことを特徴とする請求項7に記載のトランジスタ基板の製造方法。 - 前記ストレージキャパシタを形成する段階は、
前記基板上に前記ゲート配線とともに、前記ゲート配線と離隔した下部ストレージ電極を形成する段階を含み、
前記画素電極は、前記下部ストレージ電極と重なって上部ストレージ電極を構成することを特徴とする請求項7に記載の薄膜トランジスタ基板の製造方法。 - ゲート配線及びゲート金属パッドの形成された基板上に、ゲート絶縁膜、半導体層、及びオーミックコンタクト層を順次形成する段階と、
前記ゲート金属パッドが露出するように、前記ゲート絶縁膜、半導体層、及びオーミックコンタクト層にコンタクトホールを形成する段階と、
前記コンタクトホールの形成された前記基板上にデータ用金属膜を形成する段階と、
前記データ用金属膜上に、ソース電極形成領域、ドレイン電極形成領域、及びパッド部形成領域を限定するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチング防止膜に用いて前記データ用金属膜をエッチングしてソース電極及びドレイン電極を含むデータ配線と、前記ゲート金属パッドと直接接続されたデータ金属パッドを形成する段階と、
前記ソース電極と前記ドレイン電極との間のチャンネル領域を覆うように前記フォトレジストパターンをリフローする段階と、
前記リフローされたフォトレジストパターンをエッチング防止膜に用いて前記オーミックコンタクト層及び前記半導体層をエッチングしてオーミックコンタクトパターン及び半導体パターンを含むアクティブパターンを形成する段階と、
前記チャンネル領域の前記オーミックコンタクトパターンが露出するように前記リフローされたフォトレジストパターンをエッチバックする段階と、
前記エッチバックされたフォトレジストパターンをエッチング防止膜に用いて前記オーミックコンタクトパターンをエッチングしてチャンネルを有する薄膜トランジスタを形成する段階と、を含むことを特徴とする薄膜トランジスタ基板の製造方法。 - 前記フォトレジストパターンは、ノボラック系樹脂またはアクリル系の樹脂で形成されることを特徴とする請求項10に記載の薄膜トランジスタ基板の製造方法。
- 前記フォトレジストパターンは、1.5〜2の分散度を有するバインダーを含むことを特徴とする請求項10または11に記載の薄膜トランジスタ基板の製造方法。
- 前記フォトレジストパターンをリフローする段階は、150℃〜160℃の温度で進行されることを特徴とする請求項10〜12のいずれか一つに記載の薄膜トランジスタ基板の製造方法。
- 前記エッチバックされたフォトレジストパターンを除去する段階と、
前記データ配線の形成された前記基板上に保護膜を形成する段階と、
前記保護膜上に前記ドレイン電極と接続される画素電極及び前記データ金属パッドと接続されるパッド電極を形成する段階と、を更に含むことを特徴とする請求項10に記載の薄膜トランジスタ基板の製造方法。 - 前記保護膜上に有機膜を形成する段階を更に含むことを特徴とする請求項14に記載の薄膜トランジスタ基板の製造方法。
- ストレージキャパシタの形成のために、
前記基板上に前記ゲート配線と同時に、前記ゲート配線と離隔した下部ストレージ電極を形成する段階と、
前記データ配線とともに、前記下部ストレージ電極と重なる上部ストレージ電極を形成する段階と、を更に含むことを特徴とする請求項14に記載の薄膜トランジスタ基板の製造方法。 - ストレージキャパシタの形成のために、
前記基板上に前記ゲート配線とともに、前記ゲート配線と離隔した下部ストレージ電極を形成する段階を含み、
前記画素電極は、前記下部ストレージ電極と重なって上部ストレージ電極を構成することを特徴とする請求項14に記載の薄膜トランジスタ基板の製造方法。
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