JP5294718B2 - Frequency converter - Google Patents
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Abstract
Description
本発明は、センサからの出力信号を計測し、その結果に応じて対象物の制御を行なうような計測や制御の分野において、パルス列信号の周波数を一定の関係を保った別の周波数に変換する周波数変換器に関するものである。 The present invention measures the output signal from the sensor and converts the frequency of the pulse train signal to another frequency maintaining a certain relationship in the field of measurement and control in which the object is controlled according to the result. The present invention relates to a frequency converter.
機器の入出力信号形式がパルス列の信号であり、その信号のパルス数や周期が重要な意味を持っている場合がある。このようなパルス列信号を他の機器で利用するには、パルス列信号の周波数を一定の関係を保った別の周波数に変換する必要が生じる。 In some cases, the input / output signal format of the device is a pulse train signal, and the number of pulses and the period of the signal have an important meaning. In order to use such a pulse train signal in another device, it is necessary to convert the frequency of the pulse train signal to another frequency maintaining a certain relationship.
従来から、上記の用途には、パルスを一定の数だけカウントする毎に出力を反転させる分周器が提案されている(例えば、特許文献1参照)。また、個々のパルスの立上りエッジと立下りエッジを検出し、その各々のタイミング毎にパルスを発生して2逓倍のパルス列信号を得る2逓倍器が提案されている(例えば、特許文献2参照)。
特許文献1に記載されたような分周器では、入力パルス列信号を整数倍に分周することは可能であるが、入力パルス列と出力パルス列との関係が小数を含むような変換関係にすることはできない。
In the frequency divider described in
特許文献2に記載されたような2逓倍器は、複数組み合わせることで入力パルス数の偶数倍のパルス数を得ることができるが、入力パルス列と出力パルス列との関係が小数を含むような変換関係にすることはできない。
The double multiplier described in
また、特許文献2に記載されたような2逓倍器を複数組み合わせると、出力パルスの周期や波形が不連続なものとなるため、例えば、Duty比が50%となるような出力パルス列信号を得ることは困難である。
Further, when a plurality of doublers as described in
また、DDS(ダイレクトデジタルシンセサイザー)やPLL(フェーズロックループ)等の特殊な技術を用いた周波数逓倍器も実用化されている。ところが、このような周波数逓倍器は、高価で高精度の基準クロック発振素子や複雑な回路構成が必要となり、高速な入力変化に対する応答には適さない。 In addition, frequency multipliers using special techniques such as DDS (Direct Digital Synthesizer) and PLL (Phase Locked Loop) have been put into practical use. However, such a frequency multiplier requires an expensive and highly accurate reference clock oscillation element and a complicated circuit configuration, and is not suitable for a response to a high-speed input change.
本発明の目的は、小数点を含んだ自由な変換関係を選択することができる周波数変換器を提供することにある。 An object of the present invention is to provide a frequency converter capable of selecting a free conversion relation including a decimal point.
上記の課題を解決し、本発明の目的を達成するため、本発明の周波数変換器は、入力パルス列信号を、正の整数と小数を含む任意の逓倍数で逓倍して逓倍パルス列信号に変換する逓倍器と、この逓倍器により変換された逓倍パルス列信号を任意の分周数で分周して出力パルス列信号に変換する分周器と、を備える。
そして、逓倍器は、所定の周波数の基準クロックを出力する基準クロック発振器と、基準クロックをカウントすることにより、入力パルス列信号の入力パルス周期を測定する入力周期測定用カウンタと、入力周期測定用カウンタによって測定した入力パルス周期を、逓倍数で除算して逓倍パルス周期を算出するカウンタ制御部と、を備える。
In order to solve the above-described problems and achieve the object of the present invention, the frequency converter of the present invention multiplies an input pulse train signal by an arbitrary multiplication number including a positive integer and a decimal and converts it to a multiplied pulse train signal. A multiplier, and a frequency divider that divides the multiplied pulse train signal converted by the multiplier by an arbitrary frequency division number and converts it to an output pulse train signal.
The multiplier includes a reference clock oscillator that outputs a reference clock having a predetermined frequency, an input period measurement counter that measures the input pulse period of the input pulse train signal by counting the reference clock, and an input period measurement counter. A counter control unit that calculates the multiplied pulse period by dividing the input pulse period measured by the multiplication number .
更に、基準クロックを逓倍パルス周期に対応する値だけカウントする毎に逓倍パルスを発生させて逓倍パルス列信号を出力する逓倍パルス出力用カウンタと、を有し、この逓倍パルス出力用カウンタは、入力パルス列信号が前回、今回、次回と順次続く場合に、前回の入力パルス列信号の周期と今回の入力パルス列信号の周期の変動を考慮して、次回の入力パルス列信号の周期に対応する期間、入力パルス列信号の周期の変動に基づいた逓倍パルス信号を出力することを特徴とする。 And a multiplied pulse output counter that generates a multiplied pulse and outputs a multiplied pulse train signal each time the reference clock is counted by a value corresponding to the multiplied pulse period. The multiplied pulse output counter is an input pulse train. When the signal continues sequentially from the previous, current, and next time, taking into account fluctuations in the period of the previous input pulse train signal and the current input pulse train signal, the period corresponding to the period of the next input pulse train signal, the input pulse train signal The multiplication pulse signal based on the fluctuation | variation of this period is output, It is characterized by the above-mentioned.
本発明の周波数変換器によれば、逓倍数と分周数を個別に選択することで、入力パルス列信号の周波数と出力パルス列信号の周波数との関係を示す周波数変換係数を、小数点を含んだ値にすることができる。 According to the frequency converter of the present invention, the frequency conversion coefficient indicating the relationship between the frequency of the input pulse train signal and the frequency of the output pulse train signal is selected by separately selecting the multiplication number and the frequency division number. Can be.
以下、本発明の周波数変換器を実施するための最良の形態について、図面を参照して説明するが、本発明は以下の形態に限定されるものではない。 Hereinafter, the best mode for carrying out the frequency converter of the present invention will be described with reference to the drawings, but the present invention is not limited to the following mode.
[変換器の構成例]
図1は、本発明の周波数変換器の第1の実施の形態の構成を示すブロック図である。
この周波数変換器1は、入力パルス列信号を任意の逓倍数で逓倍して逓倍パルス列信号に変換する逓倍器2と、この逓倍器2から出力された逓倍パルス列信号を任意の分周数で分周して出力パルス列信号に変換する分周器3と、逓倍数及び分周数の設定を行うための設定部4とを備えている。
[Converter configuration example]
FIG. 1 is a block diagram showing the configuration of the first embodiment of the frequency converter of the present invention.
The
逓倍器2は、基準クロック発振器11と、入力周期測定用カウンタ12と、逓倍パルス出力用カウンタ13と、カウンタ制御部14と、を備えている。
The
基準クロック発振器11は、入力周期測定用カウンタ12と逓倍パルス出力用カウンタ13に、入力周波数f0の基準クロックを発信する。入力周期測定用カウンタ12には、入力パルス列信号が入力される。この入力周期測定用カウンタ12は、基準クロック発振器11から発信された基準クロックをカウントすることにより、入力パルス列信号の入力パルス周期を測定する。
The reference clock oscillator 11 transmits a reference clock having an input frequency f0 to the input
カウンタ制御部14は、CPU(Central Processing Unit)で構成されている。このカウンタ制御部14は、入力周期測定用カウンタ12によって測定した入力パルス周期を任意の逓倍数で除算して逓倍パルス周期を算出し、逓倍パルス出力用カウンタ13の出力周期として設定する。逓倍パルス出力用カウンタ13は、基準クロックを逓倍パルス周期に対応する値だけカウントする毎に逓倍パルスを発生させて逓倍パルス列信号を生成する。そして、逓倍パルス出力用カウンタ13は、生成した逓倍パルス列信号を分周器3に出力する。
The
分周器3は、逓倍パルス出力用カウンタ13から出力された逓倍パルス列信号を任意の分周数で分周し、出力パルス信号として出力する。設定部4は、カウンタ制御部14及び分周器3に接続されている。この設定部4を操作することにより、逓倍器2の逓倍数及び分周器3の分周数を任意の値に設定することができる。
The frequency divider 3 divides the multiplied pulse train signal output from the multiplied
周波数変換器1では、逓倍器2を用いて入力パルス列信号を逓倍パルス列信号に変換する。逓倍パルス列信号は、入力パルス列信号の周波数よりも大きな周波数を有する。そして、分周器3によって逓倍パルス列信号を分周することにより、入力パルス列信号の周波数に対して小数を含んだ自由な変換関係を持った周波数となる出力パルス列信号に変換する。
In the
逓倍器2の逓倍数をNとし、分周器3の分周数をmとすると、入力パルス列信号の周波数から出力パルス列信号の周波数への変換関係を示す周波数変換係数Rは、
R=N/m
により算出される。
そして、入力パルス列信号の周波数をFiとし、出力パルス列信号の周波数をFoとすると、Fi及びFoは次の関係を満たす。
Fo=R×Fi
Assuming that the multiplication number of the
R = N / m
Is calculated by
If the frequency of the input pulse train signal is Fi and the frequency of the output pulse train signal is Fo, Fi and Fo satisfy the following relationship.
Fo = R × Fi
周波数変換係数Rを決定する逓倍数Nと分周数mの値は、設定部4によって自由に選択することが可能である。そのため、周波数変換器1では、周波数変換係数Rを、小数を含む値にすることができる。例えば、逓倍数Nとして5を選択し、分周数mとして2を選択すると、周波数変換係数Rが2.5になる。
Values of the multiplication number N and the frequency division number m that determine the frequency conversion coefficient R can be freely selected by the setting unit 4. Therefore, in the
[周波数変換の説明]
図2は、周波数変換器1により行われる入力パルス列信号から出力パルス列信号への変換を説明する説明図である。
[Description of frequency conversion]
FIG. 2 is an explanatory diagram for explaining the conversion from the input pulse train signal to the output pulse train signal performed by the
上述したように、周波数変換係数Rは、逓倍器2に設定する逓倍数Nと、分周器3に設定する分周数mの組合せで決定される。入力パルス列信号は、逓倍器2によってN逓倍され、逓倍パルス列信号に変換される。そして、逓倍パルス列信号は、分周器3でm分周されることにより、出力パルス列信号に変換される。
As described above, the frequency conversion coefficient R is determined by a combination of the multiplication number N set in the
逓倍器2の入力周期測定用カウンタ12は、入力パルス列信号が入力されると、基準クロック発振器11から発信された基準クロックをカウントして入力パルス列信号の周期(以下、「入力パルス周期」という)を測定する。このとき、基準クロックの周波数をf0とし、入力パルス周期をTkとすると、入力周期測定用カウンタ12のカウント数Ckは、
Ck=f0×Tk
となる。
When the input pulse train signal is input, the
C k = f0 × T k
It becomes.
カウンタ制御部14は、入力周期測定用カウンタ12のカウント数Ckを逓倍数Nで除算して、逓倍パルス周期に対応する基準クロック数を算出し、逓倍パルス出力用カウンタ13の出力周期として設定する。つまり、逓倍パルス周期に対応する基準クロック数を逓倍用カウント数CBとすると、逓倍用カウント数CB及び入力周期測定用カウンタ12のカウント数Ckは、次の関係を満たす。
CB=Ck/N
The
C B = C k / N
逓倍パルス出力用カウンタ13は、基準クロックを逓倍用カウント数CBだけカウントする毎に、逓倍パルスを出力させて逓倍パルス列信号を生成する。このようにして逓倍パルス列信号を得る場合、逓倍パルス周期TNは、次のような関係を満たす。
TN=CB/f0
=(Ck/N)/f0
=(f0×Tk/N)/f0
=Tk/N
Multiplied
T N = C B / f0
= (C k / N) / f0
= (F0 × T k / N) / f0
= T k / N
このように、カウント数Ck及び逓倍用カウント数CBは、同一の基準クロックを用いてカウントされるため、逓倍パルス周期TNは、基準クロックの周波数f0の値に関係なく算出することができる。その結果、周波数変換器1では、高精度の高価な基準クロック発振器を用いなくても、逓倍パルス周期TNを測定することができる。
Thus, since the count number C k and the multiplication count number C B are counted using the same reference clock, the multiplication pulse period T N can be calculated regardless of the value of the frequency f0 of the reference clock. it can. As a result, the
分周器3は、逓倍パルス列信号を分周数mで分周して出力パルス列信号に変換する。このとき、分周器3は、逓倍パルス列信号の逓倍パルスをm/2個カウントする毎に出力を反転させる(出力パルス列信号の1周期は、逓倍パルスmカウントに相当する)これにより、入力パルス周期が一定であれば、出力パルス列の波形をDuty比50%にすることができる。 The frequency divider 3 divides the multiplied pulse train signal by the frequency division number m and converts it to an output pulse train signal. At this time, the frequency divider 3 inverts the output every time the multiplied pulse of the multiplied pulse train signal is counted m / 2 (one period of the output pulse train signal corresponds to the multiplied pulse m count). If the period is constant, the waveform of the output pulse train can be 50% Duty ratio.
ここで、逓倍数Nと分周数mについて説明する。
本発明に係る逓倍数Nは、正の整数だけでなく小数を含む値としてもよい。つまり、逓倍数Nは有理数とする。なぜなら、逓倍数Nは、入力パルス列信号と一定の関係を持った逓倍パルス列信号の周期(以下、「逓倍パルス周期」という)を決めるために使用されるものであり、入力パルス周期から逓倍パルス周期が演算できればよいからである。
また、本発明に係る分周数mは、正の整数とする。なぜなら、分周数mは、逓倍パルスの数をカウントするために使用されるものであり、カウンタでは1個より小さい個数をカウントすることはできないからである。
Here, the multiplication number N and the frequency division number m will be described.
The multiplication number N according to the present invention may be a value including not only a positive integer but also a decimal . That is, the multiplication number N is a rational number. This is because the multiplication number N is used to determine the cycle of the multiplied pulse train signal (hereinafter referred to as “multiplied pulse cycle”) having a fixed relationship with the input pulse train signal. This is because it is only necessary to be able to calculate.
The frequency division number m according to the present invention is a positive integer. This is because the frequency division number m is used to count the number of multiplied pulses, and the counter cannot count less than one.
周波数変換器1において、逓倍パルスが出力される期間は入力パルス周期に対応する。つまり、今回の入力パルスに基づいた逓倍パルスは、次回の入力パルス周期に対応する出力期間に出力される。したがって、入力パルス周期が一定で安定していれば逓倍パルスが出力される期間も一定で安定し、問題が生じることはない。
In the
しかしながら、入力パルス列信号の周期が変化する場合には、以下の問題が発生する。 However, when the period of the input pulse train signal changes, the following problem occurs.
(1)今回の入力パルス周期が前回の入力パルス周期より短くなった場合
今回の入力パルス周期が前回の入力パルス周期より短くなると、前回の入力パルスに基づいた逓倍パルスの出力が完了するまでに新たな入力パルスが検出される。このとき、前回の入力パルスに基づいた逓倍パルスの出力が完了するまで、今回の入力パルスに基づいた逓倍パルスの出力を待つと、今回の入力パルスに基づいた逓倍パルスの出力が完了する時刻がずれてしまう。その結果、逓倍パルスの出力を開始する時刻をそれぞれ記憶する必要が生じるため、出力制御の負荷が増大すると共に出力パルス列信号の応答性が悪くなってしまう。
(1) When the current input pulse period is shorter than the previous input pulse period When the current input pulse period is shorter than the previous input pulse period, the output of the multiplied pulse based on the previous input pulse is completed. A new input pulse is detected. At this time, waiting for the output of the multiplied pulse based on the current input pulse until the output of the multiplied pulse based on the current input pulse is completed until the output of the multiplied pulse based on the previous input pulse is completed. It will shift. As a result, it is necessary to store the times at which the output of the multiplied pulse is started, which increases the load of output control and deteriorates the response of the output pulse train signal.
(2)今回の入力パルス周期が前回の入力パルス周期より長くなった場合
今回の入力パルス周期が前回の入力パルス周期より長くなると、前回の入力パルスに基づいた逓倍パルスの出力が完了しても、今回の入力パルスに基づいた逓倍パルスの出力の出力期間が決まらない。そのため、逓倍パルス及び出力パルスが連続して出力されなくなり、応答性が悪くなってしまう。
(2) If the current input pulse period is longer than the previous input pulse period If the current input pulse period is longer than the previous input pulse period, the output of the multiplied pulse based on the previous input pulse is completed. The output period of the multiplied pulse output based on the current input pulse is not determined. Therefore, the multiplication pulse and the output pulse are not continuously output, and the responsiveness is deteriorated.
そこで、周波数変換器1では、入力パルスを検出する毎に、今回の入力パルスに基づいた逓倍パルスのパルス数とその逓倍パルス周期を見直し、入力パルス周期の変動による影響が長期に残らないような逓倍パルス列信号を得る。
Therefore, every time an input pulse is detected, the
図3は、入力パルス列信号の入力パルス周期が一定の場合の入力パルスと逓倍パルスとの出力関係を示した説明図である。 FIG. 3 is an explanatory diagram showing an output relationship between the input pulse and the multiplied pulse when the input pulse period of the input pulse train signal is constant.
周波数変換器1の逓倍器2では、今回の入力パルスを検出した時刻tkと、次回の入力パルスを検出した時刻tk+1から今回の入力パルス周期Tkを算出する。そして、今回の入力パルス周期Tkと前回の入力パルス周期Tk−1とを比較した結果に応じて逓倍パルス周期TNを決定し、迅速な応答特性を実現している。
The
逓倍器2のカウンタ制御部14は、まず、前回の入力パルスに基づいて出力される逓倍パルスの逓倍パルス周期TN−1を算出する。逓倍パルス周期TN−1は、
TN−1=(Tk−1)/N
により算出される。
The
T N-1 = (T k-1 ) / N
Is calculated by
次に、カウンタ制御部14は、次回の入力パルスを検出し、今回の入力パルス周期Tkを算出する。このとき、前回の入力パルス周期Tk−1と今回の入力パルス周期Tkが等しければ、今回の入力パルス周期Tkに対応する出力期間に、前回の入力パルスに基づいた逓倍パルスが、逓倍パルス周期TN−1で逓倍数N(本例では4つ)だけ出力される。
Then,
図4は、入力パルス列信号の入力パルス周期が短くなるように変化した場合の入力パルスと逓倍パルスとの出力関係を示した説明図である。 FIG. 4 is an explanatory diagram showing an output relationship between the input pulse and the multiplied pulse when the input pulse period of the input pulse train signal is changed so as to be shortened.
図4に示すように、前回の入力パルスに基づいた逓倍パルスの出力を完了する前に、次回の入力パルスが検出されると、今回の入力パルス周期Tkが前回の入力パルス周期Tk−1よりも短くなる。その場合、カウンタ制御部14は、まず、今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまでに、前回の入力パルスに基づいて出力された逓倍パルス数を検出する。つまり、カウンタ制御部14は、次回の入力パルスを検出するまでに、前回の入力パルスに基づいて出力された逓倍パルス数を検出する。
As shown in FIG. 4, when the next input pulse is detected before the output of the multiplied pulse based on the previous input pulse is completed, the current input pulse period T k becomes the previous input pulse period T k−. Shorter than 1 . In that case, the
次に、カウンタ制御部14は、検出した逓倍パルス数を逓倍数Nから差し引き、その値を逓倍数Nに加算して逓倍パルス変更数を算出する。つまり、入力パルス周期が短くなるように変化した場合の逓倍パルス変更数は、前回の入力パルスに基づいて出力すべきパルス数から既に出力したパルス数を差し引いて、その値を今回の入力パルスに基づいて出力すべきパルス数に加算したものである。
Next, the
次に、カウンタ制御部14は、今回の入力パルスに基づいた逓倍パルスの出力期間に、逓倍パルス変更数の逓倍パルスが出力されるように逓倍パルス周期TNを変更する。今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまでに出力された前回の入力パルスに基づく逓倍パルスのパルス数をbとすると、変更する逓倍パルス周期TNは、
TN=Tk/(2N−b)
により算出される。
Next, the
T N = T k / (2N−b)
Is calculated by
図4に示すように、逓倍数Nが4であり、既に出力したパルス数bが3である場合、逓倍パルス変更数が5となり、今回の入力パルスに基づいた逓倍パルスの出力期間に、5つの逓倍パルスが出力される。そして、このときの逓倍パルス周期TNがTk/5となる。 As shown in FIG. 4, when the multiplication number N is 4 and the already output pulse number b is 3, the multiplication pulse change number is 5, and during the output period of the multiplication pulse based on the current input pulse, 5 Two multiplied pulses are output. The multiplied pulse period T N at this time is T k / 5.
このように、周波数変換器1では、今回の入力パルス周期Tkが前回の入力パルス周期Tk−1よりも短くなった場合、今回の入力パルスに基づいた逓倍パルスの出力期間における逓倍パル数及び逓倍パルス周期TNを変更する。これにより、入力パルス列信号の入力パルスに対して逓倍パルス列信号の逓倍パルスが遅れてしまうことを防止ことができる。その結果、逓倍パルス列信号から変換される出力パルス列信号を、入力パルス周期の変動による影響が長期に残らないものにすることができる。
As described above, in the
図5は、入力パルス列信号の入力パルス周期が長くなるように変化した場合の入力パルスと逓倍パルスとの出力関係を示した説明図である。 FIG. 5 is an explanatory diagram showing the output relationship between the input pulse and the multiplied pulse when the input pulse period of the input pulse train signal changes so as to become longer.
図5に示すように、今回の入力パルス周期Tkが前回の入力パルス周期Tk−1よりも長くなると、前回の入力パルスに基づいた逓倍パルスの出力を完了しても、次回の入力パルスが検出されない。そのため、逓倍パルスが連続して出力されなくなり、入力パルス列信号に対する出力パルス列信号の応答性が悪くなってしまう。 As shown in FIG. 5, when the current input pulse period T k becomes longer than the previous input pulse period T k−1 , the next input pulse is output even if the output of the multiplied pulse based on the previous input pulse is completed. Is not detected. For this reason, the multiplied pulses are not continuously output, and the response of the output pulse train signal to the input pulse train signal is deteriorated.
そこで、カウンタ制御部14は、前回の入力パルスに基づいた逓倍パルスの出力が完了してから今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまで、前回の入力パルスに基づいた逓倍パルス周期TN−1で逓倍パルスを出力させる。つまり、カウンタ制御部14は、逓倍パルス出力用カウンタ13を制御し、次回の入力パルスが検出されるまで、逓倍パルス周期TN−1で逓倍パルスを出力させる。
Therefore, the
その後、次回の入力パルスが検出されると、今回の入力パルスに基づいた逓倍パルスの出力期間が開始される。このとき、カウンタ制御部14は、前回の入力パルスに基づいた逓倍パルスの出力が完了してから今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまでに出力された逓倍パルス数を検出する。
Thereafter, when the next input pulse is detected, the output period of the multiplied pulse based on the current input pulse is started. At this time, the
次に、カウンタ制御部14は、検出した逓倍パルス数を逓倍数Nから差し引いて逓倍パルス変更数を算出する。つまり、入力パルス周期が長くなるように変化した場合の逓倍パルス変更数は、今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまでに出力された余分な逓倍パルス数を今回の入力パルスに基づいて出力すべき逓倍パルス数から差し引いたものである。
Next, the
次に、カウンタ制御部14は、今回の入力パルスに基づいた逓倍パルスの出力期間に、逓倍パルス変更数の逓倍パルスが出力されるように逓倍パルス周期TNを変更する。前回の入力パルスに基づいた逓倍パルスの出力が完了してから今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまでに出力された逓倍パルス数をcとすると、変更する逓倍パルス周期TNは、
TN=Tk/(N−c)
により算出される。
Next, the
T N = T k / (N−c)
Is calculated by
図5に示すように、逓倍数Nが4であり、今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまでに出力された逓倍パルス数cが1である場合、逓倍パルス変更数が3となり、今回の入力パルスに基づいた逓倍パルスの出力期間に、3つの逓倍パルスが出力される。そして、このときの逓倍パルス周期TNがTk/3となる。 As shown in FIG. 5, when the multiplication number N is 4, and the multiplication pulse number c output until the output period of the multiplication pulse based on the current input pulse is 1, the multiplication pulse change number Becomes 3, and three multiplied pulses are output during the output period of the multiplied pulse based on the current input pulse. The multiplied pulse period T N at this time is T k / 3.
このように、周波数変換器1では、今回の入力パルス周期Tkが前回の入力パルス周期Tk−1よりも長くなった場合、今回の入力パルスに基づいた逓倍パルスの出力期間における逓倍パル数及び逓倍パルス周期TNを変更する。これにより、逓倍パルス列信号の逓倍パルスを連続して出力させることができ、入力パルス列信号に対して出力パルス列信号を迅速に応答させることができる。
Thus, in the
例えば、前回の入力パルスに基づいた逓倍パルスの出力が完了してから逓倍パルス周期TN−1で逓倍数Nの逓倍パルスを出力しても、次回の入力パルスが検出されない、つまり、今回の入力パルスに基づいた逓倍パルスの出力期間が開始されないこともある。その場合、カウンタ制御部14は、入力パルス列信号の入力パルスが停止状態であると判定し、逓倍パルス出力用カウンタ13を制御して逓倍パルス列信号の逓倍パルスの発生を停止させる。その後、入力パルスが検出されると、カウンタ制御部14は、逓倍パルス出力用カウンタ13を制御して、逓倍パルス列信号の逓倍パルスの発生を再び開始させる。
For example, even if the multiplication pulse of the multiplication number N is output in the multiplication pulse period T N−1 after the output of the multiplication pulse based on the previous input pulse is completed, the next input pulse is not detected. The output period of the multiplied pulse based on the input pulse may not be started. In that case, the
また、前回の入力パルスに基づく最後の逓倍パルスの出力が完了してから今回の入力パルスに基づく逓倍パルスの出力期間が開始されるまでの時間Ta(図4及び図5を参照)が、逓倍パルス周期TN−1よりも短くなる場合がある。その場合、カウンタ制御部14は、逓倍パルス出力用カウンタ13を介して、今回の入力パルスに基づいた逓倍パルスの出力期間の開始時刻を制御する。つまり、カウンタ制御部14は、逓倍パルス出力の間隔が短過ぎることがないように、今回の入力パルスに基づいて出力される逓倍パルスの出力期間の開始を遅らせる。
Also, the time Ta (see FIGS. 4 and 5) from the completion of the output of the last multiplied pulse based on the previous input pulse to the start of the output period of the multiplied pulse based on the current input pulse is multiplied. It may be shorter than the pulse period TN-1 . In that case, the
この出力期間の開始を遅らせる時間Tdは、
Td=TN−1−Ta
により算出する。
そして、出力期間の開始が時間Tdだけ遅れることにより、今回の入力パルスに基づいて出力される逓倍パルスの出力期間(入力パルス周期Tkに相当する)は、出力期間Teに変更される。この出力期間Teは、次式により算出される。
Te=Tk−Td
=Tk+Ta−TN−1
The time Td for delaying the start of the output period is
Td = TN-1− Ta
Calculated by
By the start of the output period is delayed by the time Td, the output period of the multiplied pulse is output based on the present input pulse (corresponding to the input pulse period T k) is changed to the output period Te. This output period Te is calculated by the following equation.
Te = T k −Td
= Tk + Ta- TN-1
今回の入力パルスに基づいて出力される逓倍パルスの出力期間が出力期間Teに変更されると、カウンタ制御部14は、出力期間Teに基づいて今回の入力パルスに基づいて出力される逓倍パルスの逓倍パルス周期TNを決定する。
When the output period of the multiplied pulse output based on the current input pulse is changed to the output period Te, the
[実施の形態の効果]
上述した実施の形態の周波数変換器1によれば、まず、逓倍器2を用いて入力パルス列信号を逓倍して逓倍パルス列信号に変換する。そして、逓倍パルス列信号を分周器3で分周することにより、入力パルス列信号の周波数と所定の関係を保ちながら異なった周波数を持つ出力パルス列信号を得る。そのため、特別な切替え操作等を必要とせずに、逓倍数N及び分周数mを変更するだけで小数点を含んだ周波数変換計数Rを設定することができる。
[Effect of the embodiment]
According to the
上述した実施の形態の周波数変換器1によれば、入力周期測定用カウンタ12による入力パルス周期の測定及び逓倍パルス出力用カウンタ13による逓倍パルス周期の測定を、同一の基準クロックを用いてカウントする。そのため、逓倍パルス周期TNは、基準クロックの周波数f0の値に関係なく算出することができ、高価で高精度の基準クロック発振器や複雑な回路を用いずに高精度な周波数変換を行うことができる。
According to the
上述した実施の形態の周波数変換器1によれば、前回の入力パルス周期Tk−1に対して今回の入力パルス周期Tkが変化すると、前回の入力パルスに基づいて出力する逓倍パルス数及び今回の入力パルスに基づいて出力する逓倍パルス数を変更する。そして、今回の入力パルスに基づいて出力する逓倍パルスの逓倍パルス周期TNを変更する。そのため、入力パルス列信号の入力パルス周期が変化しても、その変化に対して出力パルス列信号を迅速且つ滑らかに応答させることができる。
According to the
上述した実施の形態の周波数変換器1によれば、分周器3によって逓倍パルス列信号を分周数mで分周するとき、逓倍パルスをm/2個カウントする毎に出力を反転させる。その結果、入力パルス周期が一定であれば、出力パルス列の波形をDuty比50%にすることができる。
According to the
[実施の形態の変形例]
本発明は、前述しかつ図面に示した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々の変形実施が可能である。前記実施の形態では、逓倍数Nと分周数mの設定を設定部4によって個別に設定する構成としたが、設定部4によって周波数変換計数Rを設定する構成としてもよい。その場合、CPU(カウンタ制御部14)が、周波数変換計数Rから逓倍数Nと分周数mを決定し、それらの値を逓倍パルス出力用カウンタ13と分周器3に設定する。
[Modification of Embodiment]
The present invention is not limited to the embodiment described above and shown in the drawings, and various modifications can be made without departing from the scope of the invention. In the above-described embodiment, the setting of the multiplication number N and the frequency division number m is individually set by the setting unit 4. However, the frequency conversion count R may be set by the setting unit 4. In this case, the CPU (counter control unit 14) determines the multiplication number N and the frequency division number m from the frequency conversion count R, and sets these values in the multiplication
また、本実施の形態では、ハードウェアとしての設定部を設ける構成としたが、CPU(カウンタ制御部14)の通信機能を利用し、内蔵する不揮発性メモリの値を書き換える構成としてもよい。 In the present embodiment, the setting unit is provided as hardware. However, the value of the built-in nonvolatile memory may be rewritten using the communication function of the CPU (counter control unit 14).
また、本実施の形態では、分周器を独立したハードウェアとして構成したが、CPU(カウンタ制御部14)に内蔵されたカウンタやソフトウェアによって逓倍パルス列信号の逓倍パルス数をカウントして出力パルス列信号を生成してもよい。 In this embodiment, the frequency divider is configured as independent hardware. However, the output pulse train signal is obtained by counting the number of multiplied pulses of the multiplied pulse train signal with a counter or software built in the CPU (counter control unit 14). May be generated.
1…周波数変換装置、 2…逓倍器、 3…分周器、 4…設定部、 11…基準クロック発振器、 12…入力周期測定用カウンタ、 13…逓倍パルス出力用カウンタ、 14…カウンタ制御部
DESCRIPTION OF
Claims (6)
前記逓倍器により変換された逓倍パルス列信号を任意の分周数で分周して出力パルス列信号に変換する分周器と、を備え、
前記逓倍器は、
所定の周波数の基準クロックを出力する基準クロック発振器と、
前記基準クロックをカウントすることにより、前記入力パルス列信号の入力パルス周期を測定する入力周期測定用カウンタと、
前記入力周期測定用カウンタによって測定した入力パルス周期を、前記逓倍数で除算して逓倍パルス周期を算出するカウンタ制御部と、
前記基準クロックを前記逓倍パルス周期に対応する値だけカウントする毎に逓倍パルスを発生させて逓倍パルス列信号を出力する逓倍パルス出力用カウンタと、を有し、
前記逓倍パルス出力用カウンタは、前記入力パルス列信号が前回、今回、次回と順次続く場合に、前回の入力パルス列信号の周期と今回の入力パルス列信号の周期の変動を考慮して、次回の入力パルス列信号の周期に対応する期間、前記入力パルス列信号の周期の変動に基づいた逓倍パルス信号を出力する
ことを特徴とする周波数変換器。 A multiplier that multiplies the input pulse train signal by an arbitrary multiplication number including a positive integer and a decimal and converts the input pulse train signal into a multiplied pulse train signal;
A frequency divider that divides the multiplied pulse train signal converted by the multiplier by an arbitrary frequency division number and converts it to an output pulse train signal, and
The multiplier is
A reference clock oscillator that outputs a reference clock having a predetermined frequency; and
By counting the reference clock, an input period measuring counter that measures the input pulse period of the input pulse train signal;
A counter control unit that calculates the multiplied pulse period by dividing the input pulse period measured by the input period measuring counter by the multiplication number;
A multiplied pulse output counter for generating a multiplied pulse and outputting a multiplied pulse train signal each time the reference clock is counted by a value corresponding to the multiplied pulse period;
When the input pulse train signal continues sequentially from the previous time, current time, and next time, the multiplied pulse output counter takes into account fluctuations in the cycle of the previous input pulse train signal and the cycle of the current input pulse train signal. A frequency converter that outputs a multiplied pulse signal based on fluctuations in the cycle of the input pulse train signal for a period corresponding to the cycle of the signal .
該差し引いた値を前記逓倍数に加算して逓倍パルス変更数を算出し、前記今回の入力パルス列信号に基づいた逓倍パルスの出力期間に、前記逓倍パルス変更数だけ逓倍パルスが発生するように逓倍パルス周期を変更する
ことを特徴とする請求項1に記載の周波数変換器。 Wherein when the previous cycle of the input pulse train signal wherein the current input pulse train signal from the period of shorter, the counter control unit, the output period of the multiplied pulse based on the period of this input pulse train signal is started Until it is done, the number of multiplied pulses output based on the previous input pulse train signal is subtracted from the multiplied number,
The subtracted value to calculate the number of changes multiplied pulse is added to the multiplication factor, the output period of the current multiplied pulse based on the input pulse train signal, as multiplied pulses only number changing the multiplied pulse is generated The frequency converter according to claim 1 , wherein the multiplied pulse period is changed.
前記出力した逓倍パルス数を前記逓倍数から差し引いて逓倍パルス変更数を算出し、
前記今回の入力パルス列信号に基づいた逓倍パルスの出力期間に前記逓倍パルス変更数だけ逓倍パルスが発生するように逓倍パルス周期を変更する
ことを特徴とする請求項1又は請求項2に記載の周波数変換器。 Wherein when the period of the previous input pulse train signal cycle from the time of the input pulse train signal longer, the counter control unit, from the output of the multiplied pulse based on the previous input pulse train signal is completed wherein before the output period of the multiplied pulse based on the input pulse train signal of the current is started to output a multiplied pulse multiplied pulse cycle based on the previous input pulse train signal,
Subtracting the output multiplied pulse number from the multiplied number to calculate a multiplied pulse change number,
According to claim 1 or claim 2, characterized in that for changing the multiplication pulse period as the multiplied pulse changes the number only multiplied pulse output period of the multiplied pulse is generated based on the current input pulse train signal Frequency converter.
ことを特徴とする請求項3記載の周波数変換器。 Even if the multiplication pulse of the multiplication number is output in the multiplication pulse cycle based on the previous input pulse train signal after the output of the multiplication pulse based on the previous input pulse train signal is completed, it is based on the current input pulse. If the output period of the multiplied pulse is not started, the counter control unit determines that the input pulse train signal is in a stopped state, and controls the multiplied pulse output counter to stop the generation of the multiplied pulse of the multiplied pulse train signal. The frequency converter according to claim 3.
ことを特徴とする請求項2又は請求項3に記載の周波数変換器。 If the current input Palace column signal cycle relative to input Palace column signal period of previous time changes, the counter control unit, current input from the output of the last multiplied pulse based on the previous input pulse train signal is completed the time for the output period of the multiplied pulse based on the pulse train signal is started, so that the multiplied pulse cycles or more calculated on the basis of the previous input pulse train signal, based on the current input pulse train signal The frequency converter according to claim 2 or 3, wherein a start time of an output period of the multiplied pulse is controlled.
ことを特徴とする請求項1〜請求項5のいずれか1項に記載の周波数変換器。 The frequency divider inverts the output every time the number of multiplied pulses of the multiplied pulse train signal reaches a value obtained by dividing the frequency divided by 2. 6. The frequency converter described in 1.
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