JP5294718B2 - 周波数変換器 - Google Patents

Description

本発明は、センサからの出力信号を計測し、その結果に応じて対象物の制御を行なうような計測や制御の分野において、パルス列信号の周波数を一定の関係を保った別の周波数に変換する周波数変換器に関するものである。

機器の入出力信号形式がパルス列の信号であり、その信号のパルス数や周期が重要な意味を持っている場合がある。このようなパルス列信号を他の機器で利用するには、パルス列信号の周波数を一定の関係を保った別の周波数に変換する必要が生じる。

従来から、上記の用途には、パルスを一定の数だけカウントする毎に出力を反転させる分周器が提案されている（例えば、特許文献１参照）。また、個々のパルスの立上りエッジと立下りエッジを検出し、その各々のタイミング毎にパルスを発生して２逓倍のパルス列信号を得る２逓倍器が提案されている（例えば、特許文献２参照）。
特開２００４−２２８８１２号公報 特開２００１−１１１３４７号公報

特許文献１に記載されたような分周器では、入力パルス列信号を整数倍に分周することは可能であるが、入力パルス列と出力パルス列との関係が小数を含むような変換関係にすることはできない。

特許文献２に記載されたような２逓倍器は、複数組み合わせることで入力パルス数の偶数倍のパルス数を得ることができるが、入力パルス列と出力パルス列との関係が小数を含むような変換関係にすることはできない。

また、特許文献２に記載されたような２逓倍器を複数組み合わせると、出力パルスの周期や波形が不連続なものとなるため、例えば、Duty比が５０％となるような出力パルス列信号を得ることは困難である。

また、ＤＤＳ（ダイレクトデジタルシンセサイザー）やＰＬＬ（フェーズロックループ）等の特殊な技術を用いた周波数逓倍器も実用化されている。ところが、このような周波数逓倍器は、高価で高精度の基準クロック発振素子や複雑な回路構成が必要となり、高速な入力変化に対する応答には適さない。

本発明の目的は、小数点を含んだ自由な変換関係を選択することができる周波数変換器を提供することにある。

上記の課題を解決し、本発明の目的を達成するため、本発明の周波数変換器は、入力パルス列信号を、正の整数と小数を含む任意の逓倍数で逓倍して逓倍パルス列信号に変換する逓倍器と、この逓倍器により変換された逓倍パルス列信号を任意の分周数で分周して出力パルス列信号に変換する分周器と、を備える。
そして、逓倍器は、所定の周波数の基準クロックを出力する基準クロック発振器と、基準クロックをカウントすることにより、入力パルス列信号の入力パルス周期を測定する入力周期測定用カウンタと、入力周期測定用カウンタによって測定した入力パルス周期を、逓倍数で除算して逓倍パルス周期を算出するカウンタ制御部と、を備える。

更に、基準クロックを逓倍パルス周期に対応する値だけカウントする毎に逓倍パルスを発生させて逓倍パルス列信号を出力する逓倍パルス出力用カウンタと、を有し、この逓倍パルス出力用カウンタは、入力パルス列信号が前回、今回、次回と順次続く場合に、前回の入力パルス列信号の周期と今回の入力パルス列信号の周期の変動を考慮して、次回の入力パルス列信号の周期に対応する期間、入力パルス列信号の周期の変動に基づいた逓倍パルス信号を出力することを特徴とする。

本発明の周波数変換器によれば、逓倍数と分周数を個別に選択することで、入力パルス列信号の周波数と出力パルス列信号の周波数との関係を示す周波数変換係数を、小数点を含んだ値にすることができる。

以下、本発明の周波数変換器を実施するための最良の形態について、図面を参照して説明するが、本発明は以下の形態に限定されるものではない。

［変換器の構成例］
図１は、本発明の周波数変換器の第１の実施の形態の構成を示すブロック図である。
この周波数変換器１は、入力パルス列信号を任意の逓倍数で逓倍して逓倍パルス列信号に変換する逓倍器２と、この逓倍器２から出力された逓倍パルス列信号を任意の分周数で分周して出力パルス列信号に変換する分周器３と、逓倍数及び分周数の設定を行うための設定部４とを備えている。

逓倍器２は、基準クロック発振器１１と、入力周期測定用カウンタ１２と、逓倍パルス出力用カウンタ１３と、カウンタ制御部１４と、を備えている。

基準クロック発振器１１は、入力周期測定用カウンタ１２と逓倍パルス出力用カウンタ１３に、入力周波数ｆ０の基準クロックを発信する。入力周期測定用カウンタ１２には、入力パルス列信号が入力される。この入力周期測定用カウンタ１２は、基準クロック発振器１１から発信された基準クロックをカウントすることにより、入力パルス列信号の入力パルス周期を測定する。

カウンタ制御部１４は、ＣＰＵ（Central Processing Unit）で構成されている。このカウンタ制御部１４は、入力周期測定用カウンタ１２によって測定した入力パルス周期を任意の逓倍数で除算して逓倍パルス周期を算出し、逓倍パルス出力用カウンタ１３の出力周期として設定する。逓倍パルス出力用カウンタ１３は、基準クロックを逓倍パルス周期に対応する値だけカウントする毎に逓倍パルスを発生させて逓倍パルス列信号を生成する。そして、逓倍パルス出力用カウンタ１３は、生成した逓倍パルス列信号を分周器３に出力する。

分周器３は、逓倍パルス出力用カウンタ１３から出力された逓倍パルス列信号を任意の分周数で分周し、出力パルス信号として出力する。設定部４は、カウンタ制御部１４及び分周器３に接続されている。この設定部４を操作することにより、逓倍器２の逓倍数及び分周器３の分周数を任意の値に設定することができる。

周波数変換器１では、逓倍器２を用いて入力パルス列信号を逓倍パルス列信号に変換する。逓倍パルス列信号は、入力パルス列信号の周波数よりも大きな周波数を有する。そして、分周器３によって逓倍パルス列信号を分周することにより、入力パルス列信号の周波数に対して小数を含んだ自由な変換関係を持った周波数となる出力パルス列信号に変換する。

逓倍器２の逓倍数をＮとし、分周器３の分周数をｍとすると、入力パルス列信号の周波数から出力パルス列信号の周波数への変換関係を示す周波数変換係数Ｒは、
Ｒ＝Ｎ／ｍ
により算出される。
そして、入力パルス列信号の周波数をＦｉとし、出力パルス列信号の周波数をＦｏとすると、Ｆｉ及びＦｏは次の関係を満たす。
Ｆｏ＝Ｒ×Ｆｉ

周波数変換係数Ｒを決定する逓倍数Ｎと分周数ｍの値は、設定部４によって自由に選択することが可能である。そのため、周波数変換器１では、周波数変換係数Ｒを、小数を含む値にすることができる。例えば、逓倍数Ｎとして５を選択し、分周数ｍとして２を選択すると、周波数変換係数Ｒが２．５になる。

［周波数変換の説明］
図２は、周波数変換器１により行われる入力パルス列信号から出力パルス列信号への変換を説明する説明図である。

上述したように、周波数変換係数Ｒは、逓倍器２に設定する逓倍数Ｎと、分周器３に設定する分周数ｍの組合せで決定される。入力パルス列信号は、逓倍器２によってＮ逓倍され、逓倍パルス列信号に変換される。そして、逓倍パルス列信号は、分周器３でｍ分周されることにより、出力パルス列信号に変換される。

逓倍器２の入力周期測定用カウンタ１２は、入力パルス列信号が入力されると、基準クロック発振器１１から発信された基準クロックをカウントして入力パルス列信号の周期（以下、「入力パルス周期」という）を測定する。このとき、基準クロックの周波数をｆ０とし、入力パルス周期をＴ_ｋとすると、入力周期測定用カウンタ１２のカウント数Ｃ_ｋは、
Ｃ_ｋ＝ｆ０×Ｔ_ｋ
となる。

カウンタ制御部１４は、入力周期測定用カウンタ１２のカウント数Ｃ_ｋを逓倍数Ｎで除算して、逓倍パルス周期に対応する基準クロック数を算出し、逓倍パルス出力用カウンタ１３の出力周期として設定する。つまり、逓倍パルス周期に対応する基準クロック数を逓倍用カウント数Ｃ_Ｂとすると、逓倍用カウント数Ｃ_Ｂ及び入力周期測定用カウンタ１２のカウント数Ｃ_ｋは、次の関係を満たす。
Ｃ_Ｂ＝Ｃ_ｋ／Ｎ

逓倍パルス出力用カウンタ１３は、基準クロックを逓倍用カウント数Ｃ_Ｂだけカウントする毎に、逓倍パルスを出力させて逓倍パルス列信号を生成する。このようにして逓倍パルス列信号を得る場合、逓倍パルス周期Ｔ_Ｎは、次のような関係を満たす。
Ｔ_Ｎ＝Ｃ_Ｂ／ｆ０
＝（Ｃ_ｋ／Ｎ）／ｆ０
＝（ｆ０×Ｔ_ｋ／Ｎ）／ｆ０
＝Ｔ_ｋ／Ｎ

このように、カウント数Ｃ_ｋ及び逓倍用カウント数Ｃ_Ｂは、同一の基準クロックを用いてカウントされるため、逓倍パルス周期Ｔ_Ｎは、基準クロックの周波数ｆ０の値に関係なく算出することができる。その結果、周波数変換器１では、高精度の高価な基準クロック発振器を用いなくても、逓倍パルス周期Ｔ_Ｎを測定することができる。

分周器３は、逓倍パルス列信号を分周数ｍで分周して出力パルス列信号に変換する。このとき、分周器３は、逓倍パルス列信号の逓倍パルスをｍ／２個カウントする毎に出力を反転させる（出力パルス列信号の１周期は、逓倍パルスｍカウントに相当する）これにより、入力パルス周期が一定であれば、出力パルス列の波形をDuty比５０％にすることができる。

ここで、逓倍数Ｎと分周数ｍについて説明する。
本発明に係る逓倍数Ｎは、正の整数だけでなく小数を含む値としてもよい。つまり、逓倍数Ｎは有理数とする。なぜなら、逓倍数Ｎは、入力パルス列信号と一定の関係を持った逓倍パルス列信号の周期（以下、「逓倍パルス周期」という）を決めるために使用されるものであり、入力パルス周期から逓倍パルス周期が演算できればよいからである。
また、本発明に係る分周数ｍは、正の整数とする。なぜなら、分周数ｍは、逓倍パルスの数をカウントするために使用されるものであり、カウンタでは１個より小さい個数をカウントすることはできないからである。

周波数変換器１において、逓倍パルスが出力される期間は入力パルス周期に対応する。つまり、今回の入力パルスに基づいた逓倍パルスは、次回の入力パルス周期に対応する出力期間に出力される。したがって、入力パルス周期が一定で安定していれば逓倍パルスが出力される期間も一定で安定し、問題が生じることはない。

しかしながら、入力パルス列信号の周期が変化する場合には、以下の問題が発生する。

（１）今回の入力パルス周期が前回の入力パルス周期より短くなった場合
今回の入力パルス周期が前回の入力パルス周期より短くなると、前回の入力パルスに基づいた逓倍パルスの出力が完了するまでに新たな入力パルスが検出される。このとき、前回の入力パルスに基づいた逓倍パルスの出力が完了するまで、今回の入力パルスに基づいた逓倍パルスの出力を待つと、今回の入力パルスに基づいた逓倍パルスの出力が完了する時刻がずれてしまう。その結果、逓倍パルスの出力を開始する時刻をそれぞれ記憶する必要が生じるため、出力制御の負荷が増大すると共に出力パルス列信号の応答性が悪くなってしまう。

（２）今回の入力パルス周期が前回の入力パルス周期より長くなった場合
今回の入力パルス周期が前回の入力パルス周期より長くなると、前回の入力パルスに基づいた逓倍パルスの出力が完了しても、今回の入力パルスに基づいた逓倍パルスの出力の出力期間が決まらない。そのため、逓倍パルス及び出力パルスが連続して出力されなくなり、応答性が悪くなってしまう。

そこで、周波数変換器１では、入力パルスを検出する毎に、今回の入力パルスに基づいた逓倍パルスのパルス数とその逓倍パルス周期を見直し、入力パルス周期の変動による影響が長期に残らないような逓倍パルス列信号を得る。

図３は、入力パルス列信号の入力パルス周期が一定の場合の入力パルスと逓倍パルスとの出力関係を示した説明図である。

周波数変換器１の逓倍器２では、今回の入力パルスを検出した時刻ｔ_ｋと、次回の入力パルスを検出した時刻ｔ_ｋ＋１から今回の入力パルス周期Ｔ_ｋを算出する。そして、今回の入力パルス周期Ｔ_ｋと前回の入力パルス周期Ｔ_ｋ−１とを比較した結果に応じて逓倍パルス周期Ｔ_Ｎを決定し、迅速な応答特性を実現している。

逓倍器２のカウンタ制御部１４は、まず、前回の入力パルスに基づいて出力される逓倍パルスの逓倍パルス周期Ｔ_Ｎ−１を算出する。逓倍パルス周期Ｔ_Ｎ−１は、
Ｔ_Ｎ−１＝（Ｔ_ｋ−１）／Ｎ
により算出される。

次に、カウンタ制御部１４は、次回の入力パルスを検出し、今回の入力パルス周期Ｔ_ｋを算出する。このとき、前回の入力パルス周期Ｔ_ｋ−１と今回の入力パルス周期Ｔ_ｋが等しければ、今回の入力パルス周期Ｔ_ｋに対応する出力期間に、前回の入力パルスに基づいた逓倍パルスが、逓倍パルス周期Ｔ_Ｎ−１で逓倍数Ｎ（本例では４つ）だけ出力される。

図４は、入力パルス列信号の入力パルス周期が短くなるように変化した場合の入力パルスと逓倍パルスとの出力関係を示した説明図である。

図４に示すように、前回の入力パルスに基づいた逓倍パルスの出力を完了する前に、次回の入力パルスが検出されると、今回の入力パルス周期Ｔ_ｋが前回の入力パルス周期Ｔ_ｋ−１よりも短くなる。その場合、カウンタ制御部１４は、まず、今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまでに、前回の入力パルスに基づいて出力された逓倍パルス数を検出する。つまり、カウンタ制御部１４は、次回の入力パルスを検出するまでに、前回の入力パルスに基づいて出力された逓倍パルス数を検出する。

次に、カウンタ制御部１４は、検出した逓倍パルス数を逓倍数Ｎから差し引き、その値を逓倍数Ｎに加算して逓倍パルス変更数を算出する。つまり、入力パルス周期が短くなるように変化した場合の逓倍パルス変更数は、前回の入力パルスに基づいて出力すべきパルス数から既に出力したパルス数を差し引いて、その値を今回の入力パルスに基づいて出力すべきパルス数に加算したものである。

次に、カウンタ制御部１４は、今回の入力パルスに基づいた逓倍パルスの出力期間に、逓倍パルス変更数の逓倍パルスが出力されるように逓倍パルス周期Ｔ_Ｎを変更する。今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまでに出力された前回の入力パルスに基づく逓倍パルスのパルス数をｂとすると、変更する逓倍パルス周期Ｔ_Ｎは、
Ｔ_Ｎ＝Ｔ_ｋ／（２Ｎ−ｂ）
により算出される。

図４に示すように、逓倍数Ｎが４であり、既に出力したパルス数ｂが３である場合、逓倍パルス変更数が５となり、今回の入力パルスに基づいた逓倍パルスの出力期間に、５つの逓倍パルスが出力される。そして、このときの逓倍パルス周期Ｔ_ＮがＴ_ｋ／５となる。

このように、周波数変換器１では、今回の入力パルス周期Ｔ_ｋが前回の入力パルス周期Ｔ_ｋ−１よりも短くなった場合、今回の入力パルスに基づいた逓倍パルスの出力期間における逓倍パル数及び逓倍パルス周期Ｔ_Ｎを変更する。これにより、入力パルス列信号の入力パルスに対して逓倍パルス列信号の逓倍パルスが遅れてしまうことを防止ことができる。その結果、逓倍パルス列信号から変換される出力パルス列信号を、入力パルス周期の変動による影響が長期に残らないものにすることができる。

図５は、入力パルス列信号の入力パルス周期が長くなるように変化した場合の入力パルスと逓倍パルスとの出力関係を示した説明図である。

図５に示すように、今回の入力パルス周期Ｔ_ｋが前回の入力パルス周期Ｔ_ｋ−１よりも長くなると、前回の入力パルスに基づいた逓倍パルスの出力を完了しても、次回の入力パルスが検出されない。そのため、逓倍パルスが連続して出力されなくなり、入力パルス列信号に対する出力パルス列信号の応答性が悪くなってしまう。

そこで、カウンタ制御部１４は、前回の入力パルスに基づいた逓倍パルスの出力が完了してから今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまで、前回の入力パルスに基づいた逓倍パルス周期Ｔ_Ｎ−１で逓倍パルスを出力させる。つまり、カウンタ制御部１４は、逓倍パルス出力用カウンタ１３を制御し、次回の入力パルスが検出されるまで、逓倍パルス周期Ｔ_Ｎ−１で逓倍パルスを出力させる。

その後、次回の入力パルスが検出されると、今回の入力パルスに基づいた逓倍パルスの出力期間が開始される。このとき、カウンタ制御部１４は、前回の入力パルスに基づいた逓倍パルスの出力が完了してから今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまでに出力された逓倍パルス数を検出する。

次に、カウンタ制御部１４は、検出した逓倍パルス数を逓倍数Ｎから差し引いて逓倍パルス変更数を算出する。つまり、入力パルス周期が長くなるように変化した場合の逓倍パルス変更数は、今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまでに出力された余分な逓倍パルス数を今回の入力パルスに基づいて出力すべき逓倍パルス数から差し引いたものである。

次に、カウンタ制御部１４は、今回の入力パルスに基づいた逓倍パルスの出力期間に、逓倍パルス変更数の逓倍パルスが出力されるように逓倍パルス周期Ｔ_Ｎを変更する。前回の入力パルスに基づいた逓倍パルスの出力が完了してから今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまでに出力された逓倍パルス数をｃとすると、変更する逓倍パルス周期Ｔ_Ｎは、
Ｔ_Ｎ＝Ｔ_ｋ／（Ｎ−ｃ）
により算出される。

図５に示すように、逓倍数Ｎが４であり、今回の入力パルスに基づいた逓倍パルスの出力期間が開始されるまでに出力された逓倍パルス数ｃが１である場合、逓倍パルス変更数が３となり、今回の入力パルスに基づいた逓倍パルスの出力期間に、３つの逓倍パルスが出力される。そして、このときの逓倍パルス周期Ｔ_ＮがＴ_ｋ／３となる。

このように、周波数変換器１では、今回の入力パルス周期Ｔ_ｋが前回の入力パルス周期Ｔ_ｋ−１よりも長くなった場合、今回の入力パルスに基づいた逓倍パルスの出力期間における逓倍パル数及び逓倍パルス周期Ｔ_Ｎを変更する。これにより、逓倍パルス列信号の逓倍パルスを連続して出力させることができ、入力パルス列信号に対して出力パルス列信号を迅速に応答させることができる。

例えば、前回の入力パルスに基づいた逓倍パルスの出力が完了してから逓倍パルス周期Ｔ_Ｎ−１で逓倍数Ｎの逓倍パルスを出力しても、次回の入力パルスが検出されない、つまり、今回の入力パルスに基づいた逓倍パルスの出力期間が開始されないこともある。その場合、カウンタ制御部１４は、入力パルス列信号の入力パルスが停止状態であると判定し、逓倍パルス出力用カウンタ１３を制御して逓倍パルス列信号の逓倍パルスの発生を停止させる。その後、入力パルスが検出されると、カウンタ制御部１４は、逓倍パルス出力用カウンタ１３を制御して、逓倍パルス列信号の逓倍パルスの発生を再び開始させる。

また、前回の入力パルスに基づく最後の逓倍パルスの出力が完了してから今回の入力パルスに基づく逓倍パルスの出力期間が開始されるまでの時間Ｔａ（図４及び図５を参照）が、逓倍パルス周期Ｔ_Ｎ−１よりも短くなる場合がある。その場合、カウンタ制御部１４は、逓倍パルス出力用カウンタ１３を介して、今回の入力パルスに基づいた逓倍パルスの出力期間の開始時刻を制御する。つまり、カウンタ制御部１４は、逓倍パルス出力の間隔が短過ぎることがないように、今回の入力パルスに基づいて出力される逓倍パルスの出力期間の開始を遅らせる。

この出力期間の開始を遅らせる時間Ｔｄは、
Ｔｄ＝Ｔ_Ｎ−１−Ｔａ
により算出する。
そして、出力期間の開始が時間Ｔｄだけ遅れることにより、今回の入力パルスに基づいて出力される逓倍パルスの出力期間（入力パルス周期Ｔ_ｋに相当する）は、出力期間Ｔｅに変更される。この出力期間Ｔｅは、次式により算出される。
Ｔｅ＝Ｔ_ｋ−Ｔｄ
＝Ｔ_ｋ＋Ｔａ−Ｔ_Ｎ−１

今回の入力パルスに基づいて出力される逓倍パルスの出力期間が出力期間Ｔｅに変更されると、カウンタ制御部１４は、出力期間Ｔｅに基づいて今回の入力パルスに基づいて出力される逓倍パルスの逓倍パルス周期Ｔ_Ｎを決定する。

［実施の形態の効果］
上述した実施の形態の周波数変換器１によれば、まず、逓倍器２を用いて入力パルス列信号を逓倍して逓倍パルス列信号に変換する。そして、逓倍パルス列信号を分周器３で分周することにより、入力パルス列信号の周波数と所定の関係を保ちながら異なった周波数を持つ出力パルス列信号を得る。そのため、特別な切替え操作等を必要とせずに、逓倍数Ｎ及び分周数ｍを変更するだけで小数点を含んだ周波数変換計数Ｒを設定することができる。

上述した実施の形態の周波数変換器１によれば、入力周期測定用カウンタ１２による入力パルス周期の測定及び逓倍パルス出力用カウンタ１３による逓倍パルス周期の測定を、同一の基準クロックを用いてカウントする。そのため、逓倍パルス周期Ｔ_Ｎは、基準クロックの周波数ｆ０の値に関係なく算出することができ、高価で高精度の基準クロック発振器や複雑な回路を用いずに高精度な周波数変換を行うことができる。

上述した実施の形態の周波数変換器１によれば、前回の入力パルス周期Ｔ_ｋ−１に対して今回の入力パルス周期Ｔ_ｋが変化すると、前回の入力パルスに基づいて出力する逓倍パルス数及び今回の入力パルスに基づいて出力する逓倍パルス数を変更する。そして、今回の入力パルスに基づいて出力する逓倍パルスの逓倍パルス周期Ｔ_Ｎを変更する。そのため、入力パルス列信号の入力パルス周期が変化しても、その変化に対して出力パルス列信号を迅速且つ滑らかに応答させることができる。

上述した実施の形態の周波数変換器１によれば、分周器３によって逓倍パルス列信号を分周数ｍで分周するとき、逓倍パルスをｍ／２個カウントする毎に出力を反転させる。その結果、入力パルス周期が一定であれば、出力パルス列の波形をDuty比５０％にすることができる。

［実施の形態の変形例］
本発明は、前述しかつ図面に示した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲内で種々の変形実施が可能である。前記実施の形態では、逓倍数Ｎと分周数ｍの設定を設定部４によって個別に設定する構成としたが、設定部４によって周波数変換計数Ｒを設定する構成としてもよい。その場合、ＣＰＵ（カウンタ制御部１４）が、周波数変換計数Ｒから逓倍数Ｎと分周数ｍを決定し、それらの値を逓倍パルス出力用カウンタ１３と分周器３に設定する。

また、本実施の形態では、ハードウェアとしての設定部を設ける構成としたが、ＣＰＵ（カウンタ制御部１４）の通信機能を利用し、内蔵する不揮発性メモリの値を書き換える構成としてもよい。

また、本実施の形態では、分周器を独立したハードウェアとして構成したが、ＣＰＵ（カウンタ制御部１４）に内蔵されたカウンタやソフトウェアによって逓倍パルス列信号の逓倍パルス数をカウントして出力パルス列信号を生成してもよい。

本発明の周波数変換器の第１の実施の形態の構成を示すブロック図である。 本発明の周波数変換器の第１の実施の形態により行われる入力パルス列信号から出力パルス列信号への変換を説明する説明図である。 本発明の周波数変換器の第１の実施の形態に係る入力パルスの周期が一定の場合の入力パルスと逓倍パルスの出力関係を示す説明図である。 本発明の周波数変換器の第１の実施の形態に係る入力パルスの周期が短くなった場合の入力パルスと逓倍パルスの出力関係を示す説明図である。 本発明の周波数変換器の第１の実施の形態に係る入力パルスの周期が長くなった場合の入力パルスと逓倍パルスの出力関係を示す説明図である。

符号の説明

１…周波数変換装置、 ２…逓倍器、 ３…分周器、 ４…設定部、 １１…基準クロック発振器、 １２…入力周期測定用カウンタ、 １３…逓倍パルス出力用カウンタ、 １４…カウンタ制御部

Claims (6)

1. 入力パルス列信号を、正の整数と小数を含む任意の逓倍数で逓倍して逓倍パルス列信号に変換する逓倍器と、
   前記逓倍器により変換された逓倍パルス列信号を任意の分周数で分周して出力パルス列信号に変換する分周器と、を備え、
   前記逓倍器は、
   所定の周波数の基準クロックを出力する基準クロック発振器と、
   前記基準クロックをカウントすることにより、前記入力パルス列信号の入力パルス周期を測定する入力周期測定用カウンタと、
   前記入力周期測定用カウンタによって測定した入力パルス周期を、前記逓倍数で除算して逓倍パルス周期を算出するカウンタ制御部と、
   前記基準クロックを前記逓倍パルス周期に対応する値だけカウントする毎に逓倍パルスを発生させて逓倍パルス列信号を出力する逓倍パルス出力用カウンタと、を有し、
   前記逓倍パルス出力用カウンタは、前記入力パルス列信号が前回、今回、次回と順次続く場合に、前回の入力パルス列信号の周期と今回の入力パルス列信号の周期の変動を考慮して、次回の入力パルス列信号の周期に対応する期間、前記入力パルス列信号の周期の変動に基づいた逓倍パルス信号を出力する
   ことを特徴とする周波数変換器。
2. 前記前回の入力パルス列信号の周期より前記今回の入力パルス列信号の周期が短くなった場合、前記カウンタ制御部は、前記今回の入力パルス列信号の周期に基づいた逓倍パルスの出力期間が開始されるまでに、前回の入力パルス列信号に基づいて出力した逓倍パルス数を前記逓倍数から差し引き、
   該差し引いた値を前記逓倍数に加算して逓倍パルス変更数を算出し、前記今回の入力パルス列信号に基づいた逓倍パルスの出力期間に、前記逓倍パルス変更数だけ逓倍パルスが発生するように逓倍パルス周期を変更する
   ことを特徴とする請求項１に記載の周波数変換器。
3. 前記前回の入力パルス列信号の周期より前記今回の入力パルス列信号の周期が長くなった場合、前記カウンタ制御部は、前記前回の入力パルス列信号に基づいた逓倍パルスの出力が完了してから前記今回の入力パルス列信号に基づいた逓倍パルスの出力期間が開始されるまでに、前回の入力パルス列信号に基づいた逓倍パルス周期で逓倍パルスを出力し、
   前記出力した逓倍パルス数を前記逓倍数から差し引いて逓倍パルス変更数を算出し、
   前記今回の入力パルス列信号に基づいた逓倍パルスの出力期間に前記逓倍パルス変更数だけ逓倍パルスが発生するように逓倍パルス周期を変更する
   ことを特徴とする請求項１又は請求項２に記載の周波数変換器。
4. 前回の入力パルス列信号に基づいた逓倍パルスの出力が終了してから前回の入力パルス列信号に基づいた逓倍パルス周期で前記逓倍数の逓倍パルスを出力しても、今回の入力パルスに基づいた逓倍パルスの出力期間が開始されないと、前記カウンタ制御部は、入力パルス列信号が停止状態であると判定し、前記逓倍パルス出力用カウンタを制御して逓倍パルス列信号の逓倍パルスの発生を停止させる
   ことを特徴とする請求項３記載の周波数変換器。
5. 前回の入力パレス列信号周期に対して今回の入力パレス列信号周期が変化した場合、前記カウンタ制御部は、前回の入力パルス列信号に基づく最後の逓倍パルスの出力が完了してから今回の入力パルス列信号に基づいた逓倍パルスの出力期間が開始されるまでの時間が、前回の入力パルス列信号に基づいて算出された逓倍パルス周期以上となるように、今回の入力パルス列信号に基づいた逓倍パルスの出力期間の開始時刻を制御する
   ことを特徴とする請求項２又は請求項３に記載の周波数変換器。
6. 前記分周器は、逓倍パルス列信号の逓倍パルス数が前記分周数を２で除算した値に到達する毎に出力を反転させる
   ことを特徴とする請求項１〜請求項５のいずれか１項に記載の周波数変換器。

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