JP5292437B2 - 表示制御回路及び表示駆動回路 - Google Patents
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Description
また、特許文献2には、マトリックス状に配列された画素部の水平方向をM(Mは整数)分割し、M分割された画素部のそれぞれに水平ライン毎の表示データを印加するM個の多階調駆動回路を有し、水平方向に配列されたM個の多階調駆動回路が各々順次にM分割された画素部の表示データをN(Nは整数)分割して、1/(M×N)水平ライン分の対応するデジタル表示データを順次取り込み一時記憶するラッチ回路と、1/(M×N)水平ライン分の対応するデジタル表示データを取り込む毎に対応するアナログ表示データに変換するD/Aコンバータと、アナログ表示データを1/M水平ライン分取り込むサンプルホールド回路を有し、M個の多階調駆動回路がすべてアナログ表示データを1/M水平ライン分取り込んだ後、1水平ライン分のアナログ表示データを表示画素部に同時に印加する液晶表示装置が開示されている。
上記従来技術では、1つの多階調駆動回路(列ドライバ)が表示画素部へ同時に印加するアナログ表示データの容量よりも少ない容量のD/Aコンバータを有するため、即ちD/Aコンバータの数が少ないため、多階調駆動回路(列ドライバ)を小型化することができる。
である。当然に、2つの順序変更を組み合わせてもよい。
・N番目のデータ線駆動回路116−NへD(6N−5)の順序で出力してもよい。ここで、D1〜D6は、データ線駆動回路116−1が、1水平期間中に液晶表示パネル101へ出力する表示データ群、即ち液晶表示パネル101へ同時に(まとめて)出力する表示データ群である。
次に表示データがD2、D5、D8、D11と転送されてくるが、各回路が時系列に動作することによって、タイミング制御回路118の内部カウンタに基づきデータの取り込みが行われ、D1、D4とD7、D10と同様にD2、D5とD8、D11が各々データ線駆動回路116−1、116−2に取りこまれる。即ち、データ線駆動回路116−1の内部カウンタの計数値が1、2のときに表示データD1、D2の取り込みを行うとした場合、次に計数値が5、6となったとき、夫々表示データD2、D5を取り込み、DA変換回路308−1、308−2を介して出力電圧309−1、309−2を生成する。これに対してデータ線駆動回路は入力イネーブル信号117−2に基づき、D8、D11を取り込み、出力電圧へと変換する。
次に転送されてくる表示データD3、D6、D9、D12も同様である。従って、データ線駆動回路116−1における出力電圧309−1は1水平走査期間においてD1、D2、D3に基づく電圧となり、出力電圧309−2はD4、D5、D6に基づく電圧となる。更にデータ線駆動回路116−2における出力電圧309−1は1水平走査期間においてD7、D8、D9に基づく電圧となり、出力電圧309−2はD10、D11、D12に基づく電圧となる。以下、Dx(x=1〜12)に基づき決定した図6に示すように電圧レベルをVxと記す。
このようにして生成された出力電圧Vxは各々サンプルホールド回路310−jにおいて電圧レベルの保持動作が行われる。この動作について次に説明する。各サンプルホールド回路310−jに入力される出力電圧Vxは図4に示すサンプリング信号402−1若しくはサンプリング信号402−2に基づきスイッチ回路403−1、403−2を介して保持容量404−1若しくは404−2の何れか一方に書き込まれる。書きこまれる電圧は図6に示すように2行分の水平走査期間を1周期とし、保持容量404−1と404−2に対して1水平走査期間毎に交互に書きこまれる。例えば図6において(3)で示した部分に相当する走査期間においては、データ線駆動回路116−1内において、最初にアナログ電圧に変換される出力電圧V1(3)とV4(3)が各々サンプルホールド回路310−1と310−4の保持容量404−1に書きこまれる。次に出力電圧309−1、309−2の電圧レベルがV1(3)、V4(3)からV2(3)、V5(3)に変化する前のタイミングでスイッチ回路403−1を開状態とし、書き込み動作を保持動作とする。電圧レベルがV2(3)、V5(3)に変化するとサンプルホールド回路310−2と310−5におけるスイッチ回路403−1を開状態から閉状態とすることで、各々に対応した保持容量404−1に書きこまれる。電圧レベルがV2(3)、V5(3)からV3(3)、V6(3)に変化する場合も同様の動作を行う。以上の動作によってサンプルホールド回路310−2〜310−6内の保持容量404−1に対して出力電圧V1(3)〜V6(3)の書き込み・保持動作が行われる。次の水平走査期間においては、サンプルホールド回路310−2〜310−6内の保持容量404−2に対しては、出力電圧V1(4)〜V6(4)の書き込み・保持動作が行われる。
1行分全ての表示データが転送されることによってデータ線駆動回路116−1、116−2全ての保持容量404−1に対して書き込みが行われると、スイッチ回路403−1は開いた状態でサンプルホールド回路310−j全てのスイッチ回路406−1を同時に開くことで、保持された電圧レベルの読み出しを行い、これを出力バッファ407を介して電流増幅を行った後、出力信号111に基づき決定される制御信号314によって出力スイッチ群の開閉を行うことで、V1(3)〜V6(3)の電圧レベルを液晶表示パネル101に出力する。液晶表示パネル101は各走査期間においてデータ線駆動回路116−1、116−2から出力される電圧に基づき階調表示をおこなうことで表示を実現する。
以上で示したように本実施形態によれば、従来のデータ線駆動回路においては出力端子毎に必要であった、即ち本実施例に従えば12回路ずつ必要であった、第一のラッチ回路、第二のラッチ回路、及びDA変換回路が2回路ですみ、回路規模を大幅に削減することができる。それに代わり出力端子数分のサンプルホールド回路が必要であるものの、増加する回路はアナログデータを保持する回路であるため、表示データのビット数が増加した場合、総合的なチップサイズを削減することが可能となる。
更に本実施例では複数のデータ線駆動回路を1つの回路の如くみなし、データ線駆動回路単位ではなく変換ブロック単位での表示データ転送を行う。即ち、変換ブロック121−1にD1を入力し、その後、変換ブロック121−2にD4を入力し、その後、変換ブロック121−1にD2を入力し、その後、変換ブロック121−2にD5を入力し、その後。変換ブロック121−1にD3を入力し、その後、変換ブロック121−2にD6を入力する。これによって、データ線駆動回路に係るバス構成を従来と同等のマルチドロップ形式とすることができるため、データ線駆動回路を基板設計に従来の資産を生かすことが可能となる。更に表示データバスと同期クロックバスを同一のバス形式で設計できるため、チップ毎の表示データと同期クロックの遅延の影響を無視することができるため、より高速な表示データの転送を実現できる。
ここで、1個のデータ線駆動回路内における変換ブロックの個数はサンプルホールド回路が出力電圧をサンプリング
する期間によって規定され、1回のサンプリングに有する期間を長く確保できればDA変換回路を含む変換ブロック121の個数を削減できる。本実施に示すように、従来の如くチップ単位では無く変換ブロック121単位でのデータ転送を行うことによって、サンプルホールド期間を十分長く確保可能となり、これによってデータ線駆動回路の小チップ化を実現することが可能となる。サンプリング期間は1マイクロ秒程度確保できれば十分であり、これを実際の液晶表示パネル101に当てはめると、例えばワイド表示のTV用液晶ディスプレイに適した1366×RGB×768の解像度を有する液晶表示パネルに414出力のデータ線駆動回路を10個適用し、この表示データバス及び同期クロックバスを左右で分けたマルチドロップ形式のデータバス構成1水平走査期間20マイクロ秒とし、データ線駆動回路1個当たりの変換ブロックを36個とすれば、変換ブロック1個に対応した出力端子数は、11若しくは12出力となるため、サンプリング期間に20÷12=1.6マイクロ秒を確保できる。同様に1280×RGB×768の解像度を有する液晶表示パネルに384出力のデータ線駆動回路を10個適用し、これを左右で分けたデータバス構成とした場合、データ線駆動回路1個当たりの変換ブロックを32個とした場合も、サンプルホールド期間は1.6マイクロ秒となり、いずれにしても十分なサンプルホールド期間を確保することが可能となる。
図7(A)は実施形態2の構成を示す図であり、図1と比較して、701〜703が異なる。又、表示データは実施形態1と同じく1画素10ビット、液晶表示パネル101はRGB3画素で1ドットを構成するものとし、列電極Y1、Y4、Y7、Y10は表示色Rに対応し、Y2、Y5、Y8、Y11は表示色Gに対応し、Y3、Y6、Y9、Y12は表示色Bに対応するものとする。701はタイミングコントロール回路、702は階調基準電圧生成回路制御信号、703は階調基準電圧生成回路であり、704は階調基準電圧である。
図7(B)は表示データ102と108の転送順を示したものであり、結果的には図1と同様であるが、本実施例では1水平走査期間のうち表示色Rに対応したデータを初めに転送し、次に表示色Gに対応したデータを転送し、最後に表示色Bに対応したデータを転送している。
図8は階調基準電圧生成回路703の構成を示す図であり、801−R、801−G、801−Bは各々R、G、Bの表示色に対応した階調基準電圧を生成するための分圧回路、802−R、802−G、802−Bは各々分圧回路で分圧されたR、G、Bの各表示色に対応した階調基準電圧、803は階調基準電圧生成回路制御信号702に基づき、802−R、802−G、802−Bのうち一つの階調基準電圧を選択する選択回路であり、804は選択された階調基準電圧、805は階調基準電圧を電流増幅するアンプ回路、806は各々R、G、Bの表示色ごとにγ特性、つまり、階調番号に対する電圧値を設定するためのレジスタである。
図9は階調基準生成電圧生成回路703の動作を示すタイミング図である。
以上の図面に基づき、実施形態2の動作について説明する。
本実施形態におけるタイミングコントロール回路701は、図7(A)で示すように実施形態1で示した信号の他、制御信号103に基づき階調基準電圧生成回路制御信号702を生成する。
階調基準電圧生成回路制御信号702は図9に示すように階調基準電圧生成回路703における階調基準電圧802−R、802−G、802−Bの切替に用いる2ビットからなる信号である。この階調基準電圧生成回路703の論理について説明する前に、階調基準電圧生成回路703の動作について説明する。
階調基準電圧生成回路703は図8に示す回路からなる。分圧回路801−R、801−G、801−Bは、それぞれ基準電圧112を分圧することによって各々18レベルの電圧値からなる階調基準電圧802−R、802−G、802−Bを生成する。階調基準電圧802−R、802−G、802−Bはそれぞれ液晶表示パネル101の表示色R、表示色G、表示色Bのγ特性に対応した階調基準電圧であり、各電圧値は定電圧である。
ここで、802−Rの電圧値をVR17>VR16>…>VR0、802−Gの電圧値をVG17>VG16>…>VG0、802−Bの電圧値をVB17>VB16>…>VB0とする。生成された階調基準電圧802−R、802−G、802−Bは選択回路803において階調基準電圧生成回路制御信号702に基づき階調基準電圧804として選択される。この選択方法は、図6に示すように2ビットからなる階調基準電圧生成回路制御信号702が’’00’’の場合は、VR17、VG17、VB17からVR17を選択し、VR16、VG16、VB16からVR16を選択し、…、VR0、VG0、VB0からVR0を選択し、’’01’’の場合は、VR17、VG17、VB17からVG17を選択し、VR16、VG16、VB16からVG16を選択し、…、VR0、VG0、VB0からVG0を選択し、’’10’’の場合は、VR17、VG17、VB17からVB17を選択し、VR16、VG16、VB16からVB16を選択し、…、VR0、VG0、VB0からVB0を選択する。このように選択された階調基準電圧804はアンプ回路805で増幅された後、階調基準電圧704としてデータ線駆動回路116−1、116−2に供給される。ここで、図1(B)で示すように、本実施形態では1水平走査期間に対し、データ線駆動回路におけるDA変換回路308−1、308−2において、初めに液晶表示パネル101の表示色Rに対応したアナログ変換を行い、次に表示色Gに対応した変換を行い、最後に表示色Bに対応したアナログ変換をおこなう。従って、1水平走査期間では初めに表示色Rに対応したD1、D4、D7、D10に対応した出力電圧をデータ線駆動回路116−1、116−2のサンプルホールド回路311−1と311−4に書きこんでいる期間では階調基準電圧703を表示色Rに対応した階調基準電圧802−Rとし、計4個のサンプルホールド回路への書き込みが完了した後に階調基準電圧703を802−Rから表示色Gに対応した階調基準電圧802−Gとする。次に表示色GであるD2、D5、D8、D11に対応した出力電圧をデータ線駆動回路116−1、116−2のサンプルホールド回路311−2と311−5への書き込みが完了するまで階調基準電圧703を表示色Gに対応した階調基準電圧802−Gとし、書き込みが完了した後に階調基準電圧703を802−Gから表示色Bに対応した階調基準電圧802−Bとする。次に表示色BであるD3、D6、D9、D12に対応した出力電圧をデータ線駆動回路116−1、116−2のサンプルホールド回路311−3と311−6への書き込みが完了するまで階調基準電圧703を階調基準電圧802−Bとし、書き込みが完了した後に後に階調基準電圧703を802−Bか
ら表示色Rに対応した階調基準電圧802−Rとする。階調基準電圧生成回路制御信号702はこのような切替が行われるようタイミングコントロール回路701で生成すればよく、これは入力される制御信号103に基づき容易に実現できる。
以上で示すように本実施形態に従えば、データ線駆動回路116−1,116−2に対して、表示色毎の階調基準電圧入力端子を設けたり、表示色毎の分圧回路をデータ線駆動回路内に設けたりする必要がないため、データ線駆動回路のチップサイズを増加させることなく、各表示色(RGB)毎のγ補正を階調基準電圧に基づき設定することが可能となる。
図10は本実施形態の構成を示す図である。本実施形態においては液晶表示パネル101の横方向の解像度を1280×3画素とし、その列電極は図中左側からY1、Y2、・・・、Y3840と数えるものとする。又、データ線駆動回路1個当たりの出力端子数を384出力とする。従って、データ線駆動回路は116−1〜116−10で示す10個を用いており、転送速度の速い表示データバス及び同期クロックバスは左右5個ずつペアとしたマルチドロップ構成、それと比較して転送速度の遅い交流化信号及び出力信号を左右共通バス形式としたマルチドロップでの転送とする。
1001−1は図面左側5個のデータ線駆動回路116−1〜116−5(第1グループ)に対する表示データ及び同期クロックのデータバスであり、1001−2は図面右側5個のデータ線駆動回路116−6〜116−10(第2のグループ)に対する表示データ及び同期クロックのデータバスである。1002は交流化信号及び出力信号のデータバスである。
図11は384出力の出力端子を有するデータ線駆動回路116−1〜116−10における出力回路122の構成を示す図であり、図3に示したデータ線駆動回路と同等の機能を有するブロックには同一の符号で記している。
図12は図11と異なる出力回路122の構成を示す図であり、図10と同じく図3に示したデータ線駆動回路と同等の機能を有するブロックには同一の符号で記している。
図13(A)は図11に示す出力回路を有する場合の表示データ1001−1と1001−2の転送順を示すタイミング図であり、図13(B)は図12に示す出力回路を有する場合の表示データ1001−1と1001−2の転送順を示すタイミング図である。
以上の図面に基づき本実施形態の動作について説明する。
図11で示した出力回路121は、308−1〜308−32で示した32個のDA変換回路と、310−1〜310−384で示した384個のサンプルホールド回路で構成され、各サンプルホールド回路からスイッチ回路313を介して液晶パネルに接続する。この出力端子はサンプルホールド回路310−1の出力端子がY1に、310−2の出力端子がY2に、・・・、310−384の出力端子がY384に接続している。DA変換回路は32個で構成されているため、図説しない第一のラッチ回路及び第二のラッチ回路も又32個で構成されているものとする。
DA変換回路308−1〜308−32とサンプルホールド回路310−1〜310−384間の接続形式は、DA変換回路308−1の出力端子がサンプルホールド回路310−1〜310−12に接続し、308−2の出力端子がサンプルホールド回路310−13〜310−24に接続し、・・・、308−32の出力端子が310−373〜310−384に接続している。
又、サンプルホールド回路の制御信号群311−1はサンプルホールド回路310−1、310−13、310−25、・・・310−361、310−373と対応し、311−2は310−2、310−14、310−26、・・・310−362、310−374と対応し、・・・、311−12は310−12、310−24、310−36、・・・310−372、310−384と添字が12毎となる回路と対応し、それぞれ対応したサンプルホールド回路は同時に動作することとなる。
この構成における表示データの転送順は図13(A)に示すように、データ線駆動回路116−1〜116−5を有する図面左側の表示データバスに対しては1水平走査期間において、D1、D13、D25、・・・、D1909と、D1から12画素毎の表示データを転送する。データ線駆動回路5個分のDA変換回路の個数は5ラ32=160であるため、160画素分の表示データを転送すると、再度データ線駆動回路116−1に対応した表示データへと戻り、D2,D14、・・・、D1910と再び12画素毎に160画素分の表示データを転送する。これを12回繰り返すことで160×12=1920画素分の表示データが転送され、データ線駆動回路116−1〜116−5の全ての列電極に対応した表示データの転送は完了することとなる。
同様に図面右側の表示データバスに対しては、D1921から12画素毎の表示データを160画素分転送し、次にD1922から12画素毎の表示データを160画素分転送し、・・・、これを12階繰り返すことでデータ線駆動回路116−6〜116−10の全ての列電極に対応した表示データの転送は完了することとなる。
又、図12で示した出力回路121は、308−1〜308−32で示した32個のDA変換回路と、310−1〜31
0−384で示した384個のサンプルホールド回路で構成され、各サンプルホールド回路のからスイッチ回路313を介して液晶パネルに接続する出力端子はサンプルホールド回路310−1の出力端子がY1に、310−2の出力端子がY2に、・・・、310−384の出力端子がY384に接続している。
DA変換回路308−1〜308−32とサンプルホールド回路310−1〜310−384間の接続形式は、DA変換回路308−1の出力端子が12個のサンプルホールド回路310−1、310−33、310−65、・・・、310−353に接続し、308−2の出力端子が310−2、310−34、310−66、・・・、310−354に接続し、・・・、308−32の出力端子が310−32、310−64、310−96、・・・、310−384に接続している。
又、サンプルホールド回路の制御信号群311−1はサンプルホールド回路310−1〜310−32と対応し、311−2は310−33〜310−64と対応し、・・・、311−12は310−353〜310−384と対応し、それぞれ対応したサンプルホールド回路は同時に動作することとなる。
この構成における表示データの転送順は図13(B)に示すように、データ線駆動回路116−1〜116−5を有する図面左側の表示データバスに対しては1水平走査期間において、データ線駆動回路116−1のY1〜Y32に対応した32画素分の表示データD1〜D32を転送し、次に116−2のY1〜Y32に対応したD385〜D416を転送し、次に116−3のY1〜Y32に対応したD769〜D800を転送し、・・・、次に116−5のY1〜Y32に対応したD1537〜D1568を転送する。このようにしてデータ線駆動回路116−1〜116−5に対応した160画素分の表示データを転送すると、再度データ線駆動回路116−1のY33〜Y64に対応した表示データD33〜D64を転送し、次に116−2のY33〜Y64に対応した表示データD417〜D448を転送し、・・・、これを繰り返すことで1920画素分の表示データを転送する。同様に図面右側の表示データバスに対しても図面左側の転送順番と1920画素分ずれた表示データを同様に転送する。
以上のようにデータ線駆動回路内におけるDA変換回路、サンプルホールド回路、サンプルホールド回路制御信号の接続関係に応じたパターンで表示データを転送することで、サンプルホールド回路を用いたデータ線駆動回路においてマルチドロップ形式の表示データバスを実現することが可能となる。
本発明の実施形態によれば、表示データをデータ線駆動回路内部の変換ブロックを単位とした転送を行うことで、ビット数が多い場合でもチップ面積が小さいデータ線駆動回路を用いたマルチドロップ形式の表示データバスを実現することが可能となる。更に、各データ線駆動回路への1ライン分の表示データを各色毎に転送可能することによって、各色毎の纉チ性をアナログ電圧を用いて替えることが可能となる。
Claims (14)
- 表示データに応じた階調電圧を表示パネルの画素へ印加する複数の表示駆動回路へ前記表示データを出力するための表示制御回路であって、
前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを受信する入力回路と、
前記表示データの順序を、各表示駆動回路が担当するM画素分(1<M<1ライン分の画素数、Mは整数)の表示データのうちN画素分(1≦N<M、Nは整数)の表示データごとの順序に変更する制御回路と、
変更後の順序に従って前記表示データを前記複数の表示駆動回路へ出力する出力回路と、を備え、
前記複数の表示駆動回路は各々N個の階調電圧D/A変換ブロックとM個のサンプルホールド回路を有し、
前記階調電圧D/A変換ブロックは各々1個のD/A変換回路を有し、
前記D/A変換回路からの出力は前記サンプルホールド回路に送られて保持され、
前記サンプルホールド回路は1個の前記D/A変換回路に対してM/N個存在し、
前記変更後の順序は、前記N画素分の表示データごとに前記N個の階調電圧D/A変換ブロックが担当する表示データになる順序である、
表示制御回路。 - 前記表示パネルの画素の1又は複数ライン分の表示データを記憶するメモリを備え、
前記制御回路は、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを前記メモリに書き込み、前記変更後の順序で前記表示データを前記メモリから読み出す請求項1に記載の表示制御回路。 - 前記入力回路からの前記表示データのビット数を変換し、変換後の前記表示データを前記メモリへ出力する変換回路を備えた請求項2に記載の表示制御回路。
- 前記表示パネルの画素は、Rを表示する画素、Bを表示する画素、Gを表示する画素を備え、
前記N画素分の表示データは、Rごと又はGごと又はBごとの表示データである請求項1に記載の表示制御回路。 - 前記出力回路は、複数の表示駆動回路に共通のバスを介して、前記表示データを前記複数の表示駆動回路へ出力する請求項1に記載の表示制御回路。
- 前記複数の表示駆動回路は、複数のグループに分割されており、
前記制御回路は、前記グループごとに前記表示データの順序を変更し、
前記出力回路は、前記グループごとに共通のバスを介して、前記グループ間で併行して前記表示データを前記グループごとの表示駆動回路に出力する請求項1に記載の表示制御回路。 - 前記制御回路は、前記表示パネルの画素の1ラインごとに、前記表示データの順序を変更する請求項1に記載の表示制御回路。
- 表示データに応じた階調電圧を表示パネルの画素に印加する表示駆動回路であって、
表示制御回路から前記表示データを入力する入力回路と、
デジタルの前記表示データをアナログの前記階調電圧へ変換するN個の変換回路と、
M個のサンプルホールド回路と、
前記階調電圧を、前記画素へ印加する出力回路と、を備え、
前記表示制御回路は、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを受信し、前記表示データの順序を、複数の表示駆動回路の各々が担当するM画素分(1<M<1ライン分の画素数、Mは整数)の表示データのうちN画素分(1≦N<M、Nは整数)の表示データごとの順序に変更し、変更後の順序に従って前記表示データを前記複数の表示駆動回路へ出力し、
前記変更後の順序は、前記N画素分の表示データごとに前記N個の変換回路が担当する表示データになる順序であり、
前記変換回路からの出力は前記サンプルホールド回路に送られて保持され、
前記サンプルホールド回路は1個の前記変換回路に対してM/N個存在する、
表示駆動回路。 - 前記変換回路を複数個備え、
前記入力回路は、前記N画素分の表示データを前記複数の変換回路へ順に出力する請求項8に記載の表示駆動回路。 - 表示データに応じた階調電圧を表示パネルの画素にライン単位で印加する複数の表示駆動回路と、前記表示駆動回路へ前記表示データを出力する表示制御回路とを備え、
前記複数の表示駆動回路は各々N個の階調電圧D/A変換ブロックとM個のサンプルホールド回路を有し、
前記階調電圧D/A変換ブロックは各々1個のD/A変換回路を有し、
前記D/A変換回路からの出力は前記サンプルホールド回路に送られて保持され、
前記サンプルホールド回路は1個の前記D/A変換回路に対してM/N個存在し、
前記表示制御回路は、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを受信し、前記表示データの順序を、各表示駆動回路が担当するM画素分(1<M<1ライン分の画素数、Mは整数)の表示データのうちN画素分(1≦N<M、Nは整数)の表示データごとの順序に変更し、変更後の順序に従って前記表示データを前記各表示駆動回路へ出力し、
前記変更後の順序は、前記N画素分の表示データごとにN個の階調電圧D/A変換ブロックが担当する表示データになる順序である、
表示回路。 - 前記表示駆動回路は、前記N画素分の表示データを入力した場合に、他の表示駆動回路が表示データの入力を開始するためのイネーブル信号を前記他の表示駆動回路へ出力する請求項10に記載の表示回路。
- 前記N画素分の表示データは、Rごと又はGごと又はBごとの表示データであり、
前記表示駆動回路は、前記N画素分の表示データごとに、デジタルの前記表示データをアナログの前記階調電圧へ変換する請求項10に記載の表示回路。 - 前記表示駆動回路が複数の階調電圧を生成するための基準となる基準電圧をRごと又はGごと又はBごとに生成する基準電圧生成回路を備えた請求項12に記載の表示回路。
- 前記基準電圧生成回路に対し、Rごと又はGごと又はBごとにγ特性を設定するためのレジスタを備えた請求項13に記載の表示回路。
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