JP2005055616A - 表示装置及びその駆動制御方法 - Google Patents

Abstract

【課題】 表示パネルと周辺回路との接続工数の増加や高い接続精度を必要とすることなく、比較的安価な製造コストで実装面積を縮小することができるとともに、動作特性の向上を図ることができる表示装置及びその駆動制御方法を提供する。
【解決手段】 液晶表示装置１００は、少なくとも、複数の表示画素Ｐｘが２次元配列された液晶表示パネル１１０（画素エリアＰＸＡ）と、各走査ラインＳＬに走査信号を順次印加するゲートドライバ１２０と、各データラインＤＬに表示データに基づく表示信号電圧を印加するためのソースドライバ１３０と、液晶表示パネル１１０とソースドライバ１３０との間に、ソースドライバ１３０から出力されるシリアルデータからなる表示信号電圧を、液晶表示パネル１１０に配設された各データラインＤＬに分配して印加するトランスファスイッチ回路１４０と、を備えた構成を有している。
【選択図】 図１

Description

本発明は、表示装置及びその駆動制御方法に関し、特に、アクティブマトリクス型の駆動方式に対応した表示パネルを備えた表示装置及びその駆動制御方法に関する。

近年、普及が著しいデジタルビデオカメラやデジタルスチルカメラ等の撮像機器や、携帯電話や携帯情報端末（ＰＤＡ）等の携帯機器において、画像や文字情報等を表示するための表示装置（ディスプレイ）として、また、コンピュータ等の情報端末やテレビジョン等の映像機器のモニタやディスプレイとしても、薄型軽量で、低消費電力化が可能であり、表示画質にも優れた液晶表示装置（Liquid Crystal Display；ＬＣＤ）が多用されている。

以下、従来技術における液晶表示装置について、簡単に説明する。
図１３は、従来技術における薄膜トランジスタ（ＴＦＴ）型の表示画素を備えた液晶表示装置の概略構成を示すブロック図であり、図１４は、従来技術における液晶表示パネルの要部構成の一例を示す等価回路図である。
図１３、図１４に示すように、従来技術における液晶表示装置１００Ｐは、概略、表示画素Ｐｘが、２次元配列（例えば、ｎ行×ｍ列に配列）された液晶表示パネル（表示パネル）１１０Ｐと、該液晶表示パネル１１０Ｐの各行の表示画素Ｐｘ群を順次走査して選択状態に設定するゲートドライバ（走査ドライバ）１２０Ｐと、選択状態に設定された行の表示画素Ｐｘ群に、映像信号に基づく表示信号電圧を一括して出力するソースドライバ（データドライバ）１３０Ｐと、ゲートドライバ１２０Ｐ及びソースドライバ１３０Ｐにおける動作タイミングを制御するための制御信号（水平制御信号、垂直制御信号等）を生成、出力するＬＣＤコントローラ１５０Ｐと、映像信号から各種タイミング信号（水平同期信号、垂直同期信号、コンポジット同期信号等）を抽出してＬＣＤコントローラ１５０Ｐに出力するとともに、輝度信号からなる表示データを生成してデータドライバ１３０Ｐに出力する表示信号生成回路１６０Ｐと、ＬＣＤコントローラ１５０Ｐにより生成される極性反転信号ＦＲＰに基づいて、液晶表示パネル１１０Ｐの各表示画素Ｐｘに共通に設けられた共通電極（対向電極）に対して、所定の電圧極性を有するコモン信号電圧Ｖcomを印加するコモン信号駆動アンプ（駆動アンプ）１７０Ｐと、を有して構成されている。

ここで、液晶表示パネル１１０Ｐは、対向する透明基板間に、例えば、図１４に示すように、行列方向に互いに直交するように配設された複数の走査ラインＳＬ及び複数のデータラインＤＬと、該走査ラインＳＬ及びデータラインＤＬの各交点近傍に配置された複数の表示画素（液晶表示画素）Ｐｘと、を備えて構成されている。また、各表示画素Ｐｘは、画素電極とデータラインＤＬ間にソース−ドレイン（電流路）が接続され、走査ラインＳＬにゲート（制御端子）が接続された薄膜トランジスタからなる画素トランジスタＴＦＴと、画素電極に対向し、全表示画素Ｐｘに共通に設けられた上記共通電極と画素電極との間に充填、保持された液晶分子からなる画素容量（液晶容量）Ｃlcと、画素容量Ｃlcに並列に構成され、該画素容量Ｃlcに印加された信号電圧を保持するための補助容量（蓄積容量）Ｃｓと、を備えた構成を有している。

なお、液晶表示パネル１１０Ｐに配設された走査ラインＳＬ及びデータラインＤＬは、各々、接続端子ＴＭｇ、ＴＭｓを介して、液晶表示パネル１１０Ｐとは別個に設けられたゲートドライバ１２０Ｐ及びソースドライバ１３０Ｐに接続されるように構成されている。また、補助容量Ｃｓの他端側の電極（補助電極）は、共通の接続ラインＣＬを介して所定の電圧Ｖcs（例えば、コモン信号電圧Ｖcom）が印加されるように構成されている。

このような構成を有する液晶表示装置において、表示信号生成回路１６０Ｐから供給される、液晶表示パネル１１０Ｐの１行分の表示画素に対応した表示データが、ＬＣＤコントローラ１５０Ｐから供給される水平制御信号に基づいて、ソースドライバ１３０Ｐにより順次取り込み保持される。一方、ＬＣＤコントローラ１５０Ｐから供給される垂直制御信号に基づいて、ゲートドライバ１２０Ｐにより液晶表示パネル１１０Ｐに配設された各走査ラインＳＬに走査信号が順次印加され、各行の表示画素Ｐｘ群が選択状態に設定される。そして、ソースドライバ１３０Ｐは、各行の表示画素Ｐｘ群の選択タイミングに同期して、上記保持した表示データに基づく表示信号電圧を、各データラインＤＬを介して各表示画素Ｐｘに一斉に供給する。このような一連の動作を、１画面分の各行に対して繰り返し実行することにより、映像信号に基づく所望の画像情報が液晶表示パネル１１０Ｐに表示される。

なお、液晶表示装置の実装構造としては、図１３、図１４に示したように、液晶表示パネル１１０Ｐを構成する（表示画素Ｐｘが形成される）ガラス基板等の絶縁性基板とは別個に、周辺回路であるゲートドライバ１２０Ｐ及びソースドライバ１３０Ｐを設け、接続端子ＴＭｇ、ＴＭｓを介して、液晶表示パネル１１０Ｐと周辺回路とを電気的に接続する構成のほか、上記絶縁性基板上に、例えば、ゲートドライバ１２０Ｐやソースドライバ１３０Ｐを、ポリシリコントランジスタを適用して、表示画素Ｐｘと一体的に形成した構成も知られている。このような液晶表示装置の概略構成や実装構造等については、例えば、特許文献１等に示されている。

特開２０００−２６７５９０号公報 （第３頁、図１）

しかしながら、上述したような液晶表示装置においては、以下に示すような問題を有していた。
すなわち、図１３、図１４に示したように、液晶表示パネル１１０Ｐと周辺回路であるゲートドライバ１２０Ｐ及びソースドライバ１３０Ｐを別個に設けた構成においては、表示画質の向上のために液晶表示パネル１１０Ｐを高精細化した場合、データライン数の増加を招き、これにより、液晶表示パネル１１０Ｐとゲートドライバ１２０Ｐ又はソースドライバ１３０Ｐを接続するための接続端子数が増加するとともに、当該接続端子間のピッチが狭くなるため、液晶表示パネル１１０Ｐに周辺回路を接続するための接続工程における工数が増加するとともに、高い接続精度を必要とすることになり、製造コストが上昇するとともに、ゲートドライバやソースドライバの実装面積が増大するという問題を有していた。

このような液晶表示パネルと周辺回路との接続に係る工数や接続精度の問題、さらには、実装面積の問題を解決する技術としては、上述した特許文献１等にも示されているように、単一の絶縁性基板上に液晶表示パネルとゲートドライバやソースドライバを、ポリシリコントランジスタを適用して一体的に形成した構成が知られている。ここで、周知のように、ポリシリコントランジスタは、既に製造技術が確立され、良好な素子特性（動作特性）が得られるアモルファスシリコントランジスタに比較して、製造プロセスが煩雑で製造コストも高価であり、また、動作特性も不十分であるため、液晶表示装置の製品コストの上昇を招くとともに、安定した表示特性を得ることが難しいという問題を有していた。

そこで、本発明は、上述した課題に鑑み、表示パネルと周辺回路との接続工数の増加や高い接続精度を必要とすることなく、比較的安価な製造コストで実装面積（装置規模）を縮小することができるとともに、動作特性（表示特性）の向上を図ることができる表示装置及びその駆動制御方法を提供することを目的とする。

請求項１記載の発明は、複数の信号ライン及び複数の走査ラインが相互に直交するように配設され、該信号ライン及び走査ラインの交点近傍に複数の表示画素が２次元配列された表示パネルに、表示データに基づく所望の画像情報を表示する表示装置において、少なくとも、各行の前記走査ラインに所定のタイミングで走査信号を順次印加して、該行の前記表示画素を選択状態に設定する走査駆動手段と、外部から供給される前記表示データを取り込み、並列的に保持するデータ保持部と、該記データ保持部に並列的に保持された前記表示データを、所定の数の前記表示データごとに時分割的に配列された画素データに変換するデータ変換部と、を有する信号駆動手段と、前記表示パネルと前記信号駆動手段との間に介在し、前記所定の数の前記信号ラインごとに共通に設けられた接続端子を介して、前記信号駆動手段から供給される前記画素データに基づく前記表示信号電圧を、前記所定の数の前記信号ラインに順次印加する複数のスイッチを有し、前記選択状態に設定された行の前記複数の表示画素に前記表示データに基づく表示信号電圧を個別に印加するデータ分配手段と、を具備することを特徴とする。

請求項２記載の発明は、請求項１記載の表示装置において、前記データ保持部は、複数系統の前記表示データを一括して並列的に取り込み、並列的に保持することを特徴とする。
請求項３記載の発明は、請求項１記載の表示装置において、前記データ保持部は、一系統の前記表示データを順次取り込み、並列的に保持することを特徴とする。
請求項４記載の発明は、請求項１乃至３のいずれかに記載の表示装置において、前記複数のスイッチは、前記信号ラインごとに個別に設けられ、前記データ変換部における前記表示データの変換に用いる時分割タイミングに同期して、選択的に導通状態に設定されることを特徴とする。

請求項５記載の発明は、請求項１乃至４のいずれかに記載の表示装置において、前記表示装置は、所定のタイミング信号に基づいて、前記データ分配手段における前記複数のスイッチの導通状態を制御するためのスイッチ切換信号を生成するスイッチ駆動制御手段を、さらに具備することを特徴とする。
請求項６記載の発明は、請求項５記載の表示装置において、前記スイッチ駆動制御手段は、前記走査駆動手段と一体的に構成されていることを特徴とする。

請求項７記載の発明は、請求項５又は６記載の表示装置において、前記表示装置は、前記走査駆動手段に供給される垂直制御信号及び前記信号駆動手段に供給される水平制御信号に基づいて、前記タイミング信号を生成する制御信号生成手段を、さらに具備することを特徴とする。
請求項８記載の発明は、請求項１乃至７のいずれかに記載の表示装置において、前記データ分配手段は、前記信号駆動手段と一体的に構成されていることを特徴とする。
請求項９記載の発明は、請求項１乃至７のいずれかに記載の表示装置において、少なくとも、前記表示パネル、前記走査駆動手段及び前記データ分配手段は、単一の絶縁性基板上に一体的に構成されていることを特徴とする。

請求項１０記載の発明は、請求項１乃至９のいずれかに記載の表示装置において、前記複数の表示画素は、各々、前記走査ラインにゲート電極が接続され、前記信号ラインにドレイン電極が接続され、ソース電極が画素電極に接続された画素トランジスタと、前記画素電極及び該画素電極に対向して共通に設けられた共通電極間に液晶分子を充填してなる画素容量と、前記画素容量に並列に接続された補助容量と、を備えて構成され、前記表示データに応じた前記表示信号電圧を印加することにより、前記表示画素に充填された前記液晶分子の配向状態が制御されることを特徴とする。

請求項１１記載の発明は、複数の信号ライン及び複数の走査ラインが相互に直交するように配設され、該信号ライン及び走査ラインの交点近傍に複数の表示画素が２次元配列された表示パネルに、表示データに基づく所望の画像情報を表示する表示装置の駆動制御方法において、少なくとも、前記表示データを取り込み、並列的に保持するステップと、該並列的に保持された前記表示データを、所定の数の前記表示データごとに時分割的に配列された画素データに変換するステップと、前記画素データを、前記所定の数の前記信号ラインごとに共通に設けられた接続端子を介して供給するステップと、前記画素データに基づく前記表示信号電圧を、前記表示データの変換に用いる時分割タイミングに同期して、前記所定の数の前記信号ラインに選択的に順次印加し、選択状態に設定された行の前記複数の表示画素に前記表示信号電圧を個別に印加するステップと、を含むことを特徴とする。

請求項１２記載の発明は、請求項１１記載の表示装置の駆動制御方法において、前記表示データを取り込み保持するステップは、複数系統の前記表示データを一括して並列的に取り込み、並列的に保持することを特徴とする。
請求項１３記載の発明は、請求項１１記載の表示装置の駆動制御方法において、前記表示データを取り込み保持するステップは、一系統の前記表示データを順次取り込み、並列的に保持することを特徴とする。

請求項１４記載の発明は、請求項１１乃至１３のいずれかに記載の表示装置の駆動制御方法において、前記表示データを画素データに変換するステップ、及び、前記表示信号電圧を前記所定の数の前記信号ラインに選択的に順次印加するステップは、前記各行の表示画素を順次選択状態に設定するタイミングを規定する垂直制御信号及び前記表示データを取り込み保持するタイミングを規定する水平制御信号に基づいて実行されることを特徴とする。

すなわち、本発明に係る表示装置及びその駆動制御方法は、相互に直交する複数の走査ライン及び複数の信号ライン（データライン）の各交点近傍に、表示画素をマトリクス状に配列してなる表示パネルを備えた表示装置において、各行の表示画素に所定のタイミングで走査信号を順次印加して、当該行の表示画素を選択状態に設定する走査駆動手段（ゲートドライバ）と、表示データを所定の数の表示データごとに時分割的に配列された画素データに変換する手段を備える信号駆動手段（ソースドライバ）と、表示パネルと信号駆動手段との間に介在し、複数の信号ラインに直接接続され、選択状態に設定された表示画素に表示データに基づく表示信号電圧を印加するデータ分配手段（トランスファスイッチ回路）と、を備えた構成を有している。ここで、少なくとも、上記表示パネルと走査駆動手段、データ分配手段は同一の絶縁性基板上に一体的に形成された構成を有している。

そして、上記信号駆動手段において、データ保持部（ラッチ回路）により、外部から供給される表示データを取り込み、並列的に保持し、データ変換部により、該並列的に保持された表示データ（赤、緑、青の各色成分データ；パラメータデータ）を、時分割的に直列に配列された画素データ（シリアルデータ）に変換して、所定数（３本又は２本）の信号ラインごとに共通に設けられた接続端子を介してデータ分配手段に供給する。そして、データ分配手段において、上記表示データの時分割処理に用いられた処理タイミング（時分割タイミング）に基づいて、各信号ラインごとに設けられたスイッチを選択的に導通制御することにより、上記画素データが各信号ラインごとに分配されて、表示信号電圧として各表示画素に供給される。

このように、本発明に係る表示装置及びその駆動制御方法によれば、表示パネルを構成する各信号ラインに接続された表示画素に供給する表示信号電圧を、信号駆動手段の内部で複数本の信号ラインを一組として所定の時分割タイミングでシリアルデータ（画素データ）に変換して、上記組数に応じた接続端子を介してデータ分配手段に出力し、該データ分配手段により各組のシリアルデータを、上記時分割タイミングに応じて各組の信号ラインに順次分配しつつ供給することができるので、絶縁性基板に設けられたデータ分配手段と、絶縁性基板外部に設けられた信号駆動手段とを、上記信号ライン数よりも少ない接続端子により接続することができる。

したがって、表示パネル（画素エリア）と信号駆動手段間の接続端子の数を大幅に削減して、当該接続端子間のピッチを比較的広く設計することができるので、当該接続工程における工数を削減することができるとともに、比較的低い接続精度であっても良好に接続することができ、製造コストの削減及び周辺回路（ドライバＩＣ）の実装面積の縮小を図ることができる。

また、本発明に係る表示装置においては、信号駆動手段において表示データをシリアルデータからなる画素データに変換した後、該画素データをアナログ化して所定の信号レベルに増幅する処理を行うことができるので、出力回路（Ｄ／Ａコンバータや出力アンプ等）の構成を大幅に削減することができるので、信号駆動手段（ドライバＩＣ）の回路規模を縮小することができるとともに、上記出力回路において消費する電力を削減することができる。

さらに、本発明に係る表示装置においては、少なくとも、表示パネル（画素エリア）を構成する複数の表示画素と、走査駆動手段及びデータ分配手段が、同一の絶縁性基板上に一体的に形成された構成を有しているので、表示画素を構成する画素トランジスタ（薄膜トランジスタ）、及び、走査駆動手段及びデータ分配手段を構成する各機能素子を、例えば、アモルファスシリコンを適用して同一の製造プロセスで形成することができる。これにより、すでに技術的に確立されたアモルファスシリコン製造プロセスを適用して、安価に表示装置を製造することができるとともに、動作特性の安定した機能素子を実現することができるので、表示装置の表示特性を向上させることができる。

また、本発明に係る表示装置においては、信号駆動手段において表示データをシリアルデータ（画素データ）に変換する処理、及び、データ分配手段においてシリアルデータを各信号ラインごとに分配して、表示信号電圧として供給する処理を実行するタイミングを、走査駆動手段及び信号駆動手段に供給される既存の垂直制御信号及び水平制御信号に基づいて設定するように構成することができる。これにより、絶縁性基板外から供給する制御信号の数及び種類を減らして接続端子数をさらに削減しつつ、良好な表示駆動動作を実現することができる。

以下、本発明に係る表示装置及びその駆動制御方法について、図面を参照しながら説明する。
＜第１の実施形態＞
（液晶表示装置）
図１は、本発明に係る表示装置の全体構成を示す概略ブロック図であり、図２は、本発明に係る表示装置の第１の実施形態を示す要部構成図である。ここで、上述した従来技術（図１３及び図１４）と同等の構成については、同等又は同一の符号を付して説明を簡略化する。

図１、図２に示すように、本実施形態に係る液晶表示装置１００は、概略、上述した従来技術（図１３参照）と同様に、複数の走査ラインＳＬ及び複数のデータラインＤＬの交点近傍に複数の表示画素Ｐｘが２次元（ｎ行×ｍ列）配列された液晶表示パネル１１０（表示パネル：又は、図２に示すような絶縁性基板ＳＵＢ上の所定の領域に設けられた画素エリアＰＸＡ）と、各走査ラインＳＬに所定のタイミングで走査信号を順次印加するゲートドライバ（走査信号手段）１２０と、各データラインＤＬに表示データに基づく表示信号電圧を印加するためのソースドライバ（信号駆動手段）１３０と、少なくとも、ゲートドライバ１２０及びソースドライバ１３０、後述するトランスファスイッチ回路１４０の動作状態を制御するための制御信号（垂直制御信号、水平制御信号、トランスファスイッチ制御信号）を生成して出力するＬＣＤコントローラ１５０と、映像信号に基づいてソースドライバ１３０に供給する表示データを生成するとともに、ＬＣＤコントローラ１５０に供給するタイミング信号を生成する表示信号生成回路１６０と、全表示画素Ｐｘに共通に設けられた共通電極に対して、所定の電圧極性を有するコモン信号電圧Ｖcomを印加するコモン電圧駆動アンプ１７０と、を備え、さらに、本実施形態特有の構成として、液晶表示パネル１１０とソースドライバ１３０との間に、ソースドライバ１３０から出力されるシリアルデータからなる表示信号電圧を、液晶表示パネル１１０に配設された各データラインＤＬに分配して印加するトランスファスイッチ回路（データ分配手段）１４０を設けた構成を有している。

ここで、本実施形態においては、図２に示すように、少なくとも、液晶表示パネル１１０を構成する複数の表示画素Ｐｘが２次元配列される画素エリアＰＸＡと、ゲートドライバ１２０及びトランスファスイッチ回路１４０が、ガラス基板等の絶縁性基板ＳＵＢ上に一体的に形成された構成を有している。この場合、表示画素Ｐｘを構成する画素トランジスタ（図１４に示した画素トランジスタＴＦＴに相当する）、及び、後述するゲートドライバ１２０及びトランスファスイッチ回路１４０を構成する各機能素子（薄膜トランジスタ等）を、例えば、アモルファスシリコンを適用して同一の製造プロセスで形成することができる。これにより、すでに技術的に確立されたアモルファスシリコン製造プロセスを適用して、安価に液晶表示装置を製造することができるとともに、動作特性の安定した機能素子を実現することができるので、液晶表示装置の表示特性を向上させることができる。
なお、上述した液晶表示パネル１１０（画素エリアＰＸＡ）は、従来技術に示した構成（図１４に示した液晶表示パネル１１０Ｐ）と同等の構成を有しているので、その詳細な説明を省略する。

以下、各構成について具体的に説明する。
図３は、本実施形態に係る液晶表示装置に適用されるゲートドライバ及びスイッチ駆動部の一構成例を示す概略構成図であり、図４は、本実施形態に係る液晶表示装置に適用されるソースドライバ及びトランスファスイッチ回路の一構成例を示す概略構成図である。ここでは、上述した図１、図２に示した構成を適宜参照しながら説明する。

ゲートドライバ１２０は、図３に示すように、ＬＣＤコントローラ１５０から供給されるゲートスタート信号ＧＳＲＴ及びゲートクロック信号ＧＰＣＫ（垂直制御信号）に基づいて、所定のタイミングでシフト信号を順次出力するシフトレジスタ１２１と、該シフトレジスタ１２１から出力されるシフト信号を一方の入力とし、ＬＣＤコントローラ１５０から供給されるゲートリセット信号ＧＲＥＳ（垂直制御信号）を他方の入力とする２入力論理積演算回路（以下、「ＡＮＤ回路」と略記する）１２２と、該ＡＮＤ回路１２２からの出力信号を所定の信号レベルに設定（昇圧）する複数段（２段）のレベルシフタ１２３、１２４及び出力アンプ（アンプ）１２５と、を備えた構成を有している。ここで、レベルシフタ１２３、１２４及び出力アンプ１２５は、主にシフトレジスタ１２１を低電圧で駆動させるためのものであり、走査ラインＳＬ（表示画素Ｐｘ）に印加する走査信号の信号レベルに応じて、ゲートドライバ１２０の出力段に適宜設けられる。

このような構成を有するゲートドライバ１２０においては、ＬＣＤコントローラ１５０から垂直制御信号としてゲートスタート信号ＧＳＲＴ、ゲートクロック信号ＧＰＣＫが供給されると、シフトレジスタ１２１によりゲートクロック信号ＧＰＣＫに基づいて、ゲートスタート信号ＧＳＲＴを順次シフトしつつ、各走査ラインに対応して設けられた複数のＡＮＤ回路１２２の一方の入力接点に該シフト信号が入力される。

ここで、ゲートリセット信号ＧＲＥＳをハイレベル（“１”）に設定した状態（ゲートドライバの駆動状態）では、ＡＮＤ回路１２２の他方の入力接点に常時“１”レベルが入力されるので、上記ゲートスタート信号ＧＳＲＴ、ゲートクロック信号ＧＰＣＫに基づいて、シフトレジスタ１２１からシフト信号が出力されるタイミングで、ＡＮＤ回路１２２からハイレベル（“１”）の信号が出力され、レベルシフタ１２３、１２４及び出力アンプ１２５を介して、所定のハイレベルを有する走査信号Ｇ１、Ｇ２、Ｇ３、・・・が生成され、各走査ラインＳＬ１、ＳＬ２、ＳＬ３、・・・に順次印加される。これにより、走査信号Ｇ１、Ｇ２、Ｇ３、・・・が印加された各行の走査ラインＳＬ１、ＳＬ２、ＳＬ３、・・・に接続された表示画素Ｐｘが一括して選択状態に設定される。

一方、ゲートリセット信号ＧＲＥＳをローレベル（“０”）に設定した状態（ゲートドライバのリセット状態）では、ＡＮＤ回路１２２の他方の入力接点に常時“０”レベルが入力されるので、シフトレジスタ１２１からのシフト信号の出力の有無にかかわらず、ＡＮＤ１２２からローレベル（“０”）の信号が常時出力されることにより、所定のローレベルを有する走査信号Ｇ１、Ｇ２、Ｇ３、・・・が生成され、各行の走査ラインＳＬ１、ＳＬ２、ＳＬ３、・・・に接続された表示画素Ｐｘが非選択状態に設定される。

また、本実施形態においては、図２、図３に示すように、ゲートドライバ１２０内に、後述するトランスファスイッチ回路１４０を駆動制御するスイッチ駆動部（スイッチ駆動制御手段）ＳＷＤが一体的に形成された構成を有している。ここで、スイッチ駆動部ＳＷＤは、図３に示すように、ＬＣＤコントローラ１５０から供給されるトランスファスイッチ制御信号（タイミング信号：マルチプレクサコントロール信号ＣＮmx0、ＣＮmx1及びスイッチリセット信号ＳＤＲＥＳ）に基づいて、所定のタイミングでデコード信号を順次出力するデコーダ１２６と、上述したＡＮＤ回路１２２と同様に、デコーダ１２６から出力されるデコード信号を一方の入力とし、ＬＣＤコントローラ１５０から供給されるゲートリセット信号ＧＲＥＳを他方の入力とするＡＮＤ回路１２７と、該ＡＮＤ回路１２７からの出力信号を所定の信号レベルに設定する複数段のレベルシフタ（上述したゲートドライバ１２０に示したレベルシフタ１２３、１２４と同一の構成）及び出力アンプ１２８と、を備えた構成を有している。

このような構成を有するスイッチ駆動部ＳＷＤにおいては、ＬＣＤコントローラ１５０からトランスファスイッチ制御信号として供給されるマルチプレクサ制御信号ＣＮmx0、ＣＮmx1及びスイッチリセット信号ＳＤＲＥＳに基づいて、デコーダ１２６により生成されるデコード信号が、後述するトランスファスイッチ回路１４０の各トランスファゲート（スイッチ）に対応して設けられた複数（３個）のＡＮＤ回路１２７の一方の入力接点に入力される。

ここで、スイッチ駆動部ＳＷＤにおいては、上述したゲートリセット信号ＧＲＥＳをハイレベル（“１”）に設定した状態（ゲートドライバの駆動状態）において、表１に示す信号論理のように、ＬＣＤコントローラ１５０からローレベル（“０”）のスイッチリセット信号ＳＤＲＥＳを供給した場合には、マルチプレクサ制御信号ＣＮmx0、ＣＮmx1の信号レベルに関わらず、ローレベル（“０”）のデコード信号がＡＮＤ回路１２７の一方の入力接点に常時入力されることにより、トランスファスイッチ回路１４０にはローレベル（“０”）のスイッチ切換信号ＳＤ１〜ＳＤ３が供給されて、後述するソースドライバ１３０により生成された表示信号電圧の各列のデータラインＤＬへの供給が遮断される。

また、ＬＣＤコントローラ１５０からハイレベル（“１”）のスイッチリセット信号ＳＤＲＥＳを供給した場合には、表１に示すように、マルチプレクサ制御信号ＣＮmx0、ＣＮmx1の信号レベルに基づいて、マルチプレクサ制御信号ＣＮmx0、ＣＮmx1が共にローレベルのとき、スイッチ切換信号ＳＤ１のみがハイレベルとなり、マルチプレクサ制御信号ＣＮmx1がハイレベルのとき、スイッチ切換信号ＳＤ２のみがハイレベルとなり、マルチプレクサ制御信号ＣＮmx0がハイレベルのとき、スイッチ切換信号ＳＤ３のみがハイレベルとなり、マルチプレクサ制御信号ＣＮmx0、ＣＮmx1が共にハイレベルのとき、スイッチ切換信号ＳＤ１〜ＳＤ３がいずれもローレベルとなるように設定されるとともに、上記ゲートドライバ１２０と共通に設けられたレベルシフタ１２３、１２４及び出力アンプ１２８を介して、該スイッチ切換信号ＳＤ１〜ＳＤ３の信号レベルが昇圧されて、個別の信号線を介して、相互に時間的に重ならないように順次トランスファスイッチ回路１４０に印加される。これにより、ハイレベルのスイッチ切換信号ＳＤ１〜ＳＤ３が印加されたトランスファゲートが順次（時系列的に）オン動作して、後述するソースドライバ１３０により生成された表示信号電圧が各列のデータラインＤＬに供給される（信号供給状態）。

一方、ゲートリセット信号ＧＲＥＳをローレベル（“０”）に設定した状態（ゲートドライバ１２０のリセット状態）においては、ＡＮＤ回路１２７の他方の入力接点に常時“０”レベルが入力されるため、デコーダ１２６から出力されるデコード信号の信号レベルに関わらず、ＡＮＤ回路１２７からローレベル（“０”）の信号が常時出力され、トランスファスイッチ回路１４０の各トランスファゲートはオフ動作して、各列のデータラインへの表示信号電圧の供給が遮断される（信号遮断状態）。

ソースドライバ１３０は、図４に示すように、水平シフトクロック信号ＳＣＫ、水平期間スタート信号ＳＴＨに基づいて、所定のタイミングでシフト信号を順次出力するシフトレジスタ１３１と、該シフトレジスタ１３１から出力されるシフト信号に応じて、表示信号生成回路１６０から並列的に供給される複数系統の表示データ、例えば、画像情報を構成する赤色成分（Ｒ）、緑色成分（Ｇ）、青色成分（Ｂ）からなる３系統の表示データＲdata、Ｇdata、Ｂdataを順次取り込むとともに、前の水平期間に取り込まれた表示データを制御信号ＳＴＢに応じて一斉に出力するラッチ回路（データ保持部）１３２と、マルチプレクサコントロール信号ＣＮmx0、ＣＮmx1に基づいて、ラッチ回路１３２に取り込み保持された各表示データＲdata、Ｇdata、Ｂdata（すなわち、パラレルデータ）を、時分割的に配列された１系統のシリアルデータ（画素データ）に変換する３入力マルチプレクサ（データ変換部）１３３Ａと、該３入力マルチプレクサ１３３Ａから出力される画素データ（Ｒ、Ｇ、Ｂ）をデジタル−アナログ変換し、極性制御信号ＰＯＬに基づいて所定の信号極性のアナログ信号に変換するデジタル−アナログ変換器（以下、「Ｄ／Ａコンバータ」と略記する）１３４と、出力イネーブル信号ＯＥに基づいて、アナログ変換された画素データ（Ｒ、Ｇ、Ｂ）を所定の信号レベルに増幅して、接続端子ＴＭｓを介してトランスファスイッチ回路１４０に、表示信号電圧Ｖrgbとして出力する出力アンプ１３５と、を備えた構成を有している。ここで、上述した各構成に供給される水平シフトクロック信号ＳＣＫ、水平期間スタート信号ＳＴＨ、制御信号ＳＴＢ、マルチプレクサコントロール信号ＣＮmx0、ＣＮmx1、極性制御信号ＰＯＬ、出力イネーブル信号ＯＥは、いずれもＬＣＤコントローラ１５０から供給される水平制御信号である。

また、トランスファスイッチ回路１４０は、図４に示すように、上述したソースドライバ１３０から、時分割的に構成された表示信号電圧Ｖrgbが出力される接続端子ＴＭｓに対して並列的に接続され、ＲＧＢの各色に対応した表示画素Ｐｘに接続された（３本単位の）各データラインＤＬ１〜ＤＬ３、ＤＬ４〜ＤＬ６、・・・に対して、各々トランスファゲート（スイッチ）ＴＧ１〜ＴＧ３を備えた構成を有し、上述したゲートドライバ１２０内に設けられたスイッチ駆動部ＳＷＤにより個別に生成、供給されるスイッチ切換信号ＳＤ１〜ＳＤ３により各トランスファゲートＴＧ１〜ＴＧ３のオン状態を選択的に設定するように制御される。

このような構成を有するソースドライバ１３０及びトランスファスイッチ回路１４０においては、表示信号生成回路１６０から１行分のＲＧＢの各色の表示画素Ｐｘに対応した表示データＲdata、Ｇdata、Ｂdataが並列的かつ順次供給され、ラッチ回路により１組のＲＧＢの各色の表示画素に対応した表示データＲdata、Ｇdata、Ｂdataが順次取り込み保持された後、３入力マルチプレクサ１３３Ａにより時分割シリアルデータに変換されて、Ｄ／Ａコンバータ１３４、出力アンプ１３５を介して単一の接続端子ＴＭｓを介してトランスファスイッチ回路１４０に出力される。

このとき、データドライバ１２０内に設けられたスイッチ駆動部ＳＷＤから、上記３入力マルチプレクサ１３３Ａにおけるシリアル変換処理を制御するマルチプレクサ制御信号ＣＮmx0、ＣＮmx1に基づいて生成されるスイッチ切換信号ＳＤ１〜ＳＤ３により、上記時分割シリアルデータからなる表示信号電圧Ｖrgbの時分割タイミングに同期して、各データラインＤＬ１〜ＤＬ３、ＤＬ４〜ＤＬ６、・・・に設けられたトランスファゲートＴＧ１〜ＴＧ３を、時間的に重ならないように選択的にオン動作させる。

これにより、時分割シリアルデータのうち、表示データの赤色成分Ｒdataに基づく表示信号電圧ＶｒがデータラインＤＬ１、ＤＬ４、ＤＬ７、・・・ＤＬ(k+1)に供給され、緑色成分Ｇdataに基づく表示信号電圧ＶｇがデータラインＤＬ２、ＤＬ５、ＤＬ８、・・・ＤＬ(k+2)に供給され、青色成分Ｂdataに基づく表示信号電圧ＶｂがデータラインＤＬ３、ＤＬ６、ＤＬ９、・・・ＤＬ(k+3)に供給される。ここで、データラインＤＬの列番号を表すｋは、ｋ＝０、１、２、３、・・・である。

表示信号生成回路１６０は、例えば、液晶表示装置１００の外部から供給される映像信号（コンポジットビデオ信号等）から水平同期信号、垂直同期信号及びコンポジット同期信号を抽出し、タイミング信号としてＬＣＤコントローラ１５０に供給するとともに、所定の表示信号生成処理（ペデスタルクランプ、クロマ処理等）を実行して、映像信号に含まれるＲ、Ｇ、Ｂ各色の輝度信号（表示データ）を抽出し、アナログ信号又はデジタル信号としてソースドライバ１３０に出力する。

ＬＣＤコントローラ１５０は、上記表示信号生成回路１６０から供給される水平同期信号、垂直同期信号及びシステムクロック等の各種タイミング信号に基づいて、水平制御信号及び垂直制御信号を生成して、各々、ゲートドライバ１２０及びソースドライバ１３０に供給するとともに、本実施形態特有の機能として、上記トランスファスイッチ回路１４０の動作状態を制御するトランスファスイッチ制御信号を生成して、ゲートドライバ１２０のスイッチ駆動部ＳＷＤ及びソースドライバ１３０に供給し、ソースドライバ１３０からの時分割シリアルデータからなる表示信号電圧Ｖrgbの供給タイミングに同期して、トランスファスイッチ回路１４０に設けられた各トランスファゲートＴＧ１〜ＴＧ３を選択的にオン動作させて、上記表示信号電圧Ｖrgbを各データライン（表示画素）に分配するように制御する。

（液晶表示装置の駆動制御方法）
次いで、本実施形態に係る液晶表示装置における駆動制御動作について、図面を参照して説明する。
図５は、本実施形態に係る液晶表示装置の駆動制御動作を示すタイミングチャートである。

上述したような構成を有する液晶表示装置における駆動制御動作は、図５のタイミングチャートに示すように、１水平期間（１Ｈ）を１サイクルとして、ゲートドライバ１２０からｉ行目の走査ラインＳＬｉ（１≦ｉ≦ｎ）に走査信号Ｇｉを印加して、当該行の表示画素Ｐｘ群を選択状態に設定し、該選択期間にソースドライバ１３０及びトランスファスイッチ回路１４０を介して、各々３本のデータラインＤＬ１〜ＤＬ３、ＤＬ４〜ＤＬ６、・・・を１組として、スイッチ切換信号ＳＤ１〜ＳＤ３の印加タイミング（トランスファゲートＴＧ１〜ＴＧ３の導通タイミング）で、各データラインＤＬ１〜ＤＬ３、ＤＬ４〜ＤＬ６、・・・に接続された表示画素Ｐｘに対応する表示データに応じた表示信号電圧Ｖrgbを分配して、個別の表示信号電圧Ｖｒ、Ｖｇ、Ｖｂとして順次印加することにより、当該行の各表示画素Ｐｘに表示データを書き込む動作を実行する。

そして、このような書込み動作を、１垂直期間（１Ｖ＝（ｎ＋１）×Ｈ）に、液晶表示パネル１１０を構成する各走査ラインＳＬ１、ＳＬ２、・・・ＳＬｎ（本実施形態では、液晶表示パネル１１０が３２０本の走査ラインＳＬを備えるものとする。ｎ＝３２０）に対して、順次走査信号Ｇ１、Ｇ２、Ｇ３、・・・Ｇｎを印加することにより、液晶表示パネル１画面分の表示データを各表示画素Ｐｘに書き込む。これにより、各表示画素Ｐｘが表示データに応じた階調状態に設定されるので、液晶表示パネル１１０に所望の画像情報が表示される。

したがって、本実施形態に係る液晶表示装置及びその駆動制御方法によれば、液晶表示パネル１１０（画素エリアＰＸＡ）を構成する各データラインＤＬに接続された表示画素Ｐｘに供給する表示信号電圧を、ソースドライバ１３０内部で複数本のデータラインＤＬを一組として時分割シリアルデータに変換して、絶縁性基板ＳＵＢ上に画素エリアＰＸＡとともに一体的に形成されたトランスファスイッチ回路１４０に出力し、該トランスファスイッチ回路１４０により各組の時分割シリアルデータを、時分割タイミングに応じて分配して各組のデータラインＤＬに順次供給することにより、絶縁性基板ＳＵＢに設けられたトランスファスイッチ回路１４０と、該絶縁性基板１４０とは別個に設けられたソースドライバ１３０との間を、上記データラインＤＬの組数分の接続端子ＴＭｓにより接続することができる。

これにより、液晶表示パネル１１０とソースドライバ１３０間の接続端子の数を数分の１（各組に含まれるデータラインの本数分の１）に削減して、当該接続端子間のピッチを比較的広く設計することができるので、当該接続工程における工数を削減することができるとともに、比較的低い接続精度であっても良好に接続することができ、製造コストの削減及びソースドライバの実装面積の縮小を図ることができる。

また、従来技術に示したような液晶表示パネルに配設された各データラインに対応して、表示信号電圧を並列的に供給する構成においては、デジタル信号として供給される表示データ（画素データ）をアナログ化するためのＤ／Ａコンバータや、アナログ化された画素データを所定の信号レベルまで増幅する出力アンプ等を、各データラインごとに設ける必要があるが、本実施形態においては、これらの構成を数分の１に削減することができるので、ソースドライバの回路規模を縮小することができるとともに、上記出力段（Ｄ／Ａコンバータ、出力アンプ等）で消費する電力を削減することができる。

なお、本実施形態においては、トランスファスイッチ回路１４０に設けられた各トランスファゲートＴＧ１〜ＴＧ３の導通状態を制御するスイッチ切換信号ＳＤ１〜ＳＤ３を生成するスイッチ駆動部ＳＷＤを、ゲートドライバ１２０の内部に設けた回路構成を示したが、本発明はこれに限定されるものではなく、ゲートドライバ１２０の外部に設けた構成を適用するものであってもよい。ここで、スイッチ駆動部は、上述したように、ゲートドライバに設けられたＡＮＤ回路やレベルシフタ、出力アンプと同等の構成を備え、また、ゲートドライバの動作状態を制御するゲートリセット信号ＧＲＥＳに基づいて制御されるので、本実施形態（図３）に示したように、ゲートドライバと一体的に形成した構成を適用した方が、回路規模の縮小や接続端子数の削減を図ることができる利点を有している。

また、本実施形態においては、複数系統（ｊは任意の正の整数；上述したようにＲＧＢの各色成分に対応させた場合には、３系統（ｊ＝３））のパラレルデータとして供給された表示データを、３入力マルチプレクサ１３３Ａによりシリアルデータに変換処理してソースドライバ１３０から出力し、液晶表示パネル１１０（画素エリアＰＸＡ）に付設されたトランスファスイッチ回路１４０において、各トランスファゲートＴＧ１〜ＴＧ３を時分割タイミングに基づいてオン動作することにより、複数（ｊ本）のデータラインＤＬに分配する構成を有しているので、単に、表示データを取り込み保持して、表示信号電圧に変換して出力する従来のソースドライバに比較して、ソースドライバ１３０及びトランスファスイッチ回路１４０は、ｊ倍の動作速度（ｊ倍のクロック周波数）で信号処理を行うように設定される。

＜第２の実施形態＞
次に、本発明に係る表示装置の第２の実施形態について、図面を参照しながら説明する。
図６は、第２の実施形態に係る液晶表示装置に適用されるゲートドライバ及びスイッチ駆動部の一構成例を示す概略構成図であり、図７は、本実施形態に係る液晶表示装置に適用されるソースドライバ及びトランスファスイッチ回路の一構成例を示す概略構成図である。また、図８は、本実施形態に係る液晶表示装置の駆動制御動作を示すタイミングチャートである。さらに、図９は、本実施形態に係る液晶表示装置に適用されるソースドライバ及びトランスファスイッチ回路の他の構成例を示す概略構成図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。

本実施形態に係る液晶表示装置は、概略、上述した第１の実施形態と同等の構成（図１、図２参照）を有し、特に、ゲートドライバ１２０及びソースドライバ１３０、トランスファスイッチ回路１４０が次に示すように、２本のデータラインＤＬを１組として、該データラインＤＬに接続された２個の表示画素Ｐｘに対応して並列的に供給された表示データを、時分割シリアルデータに変換してトランスファスイッチ回路１４０に出力した後、時分割タイミングで各組のデータラインに分配するように構成されている。

すなわち、本実施形態に係る液晶表示装置に適用されるゲートドライバ１２０は、図６に示すように、上述した第１の実施形態と同様に、内部にスイッチ駆動部ＳＷＤを備えた構成を有し、該スイッチ駆動部ＳＷＤは、ＬＣＤコントローラ１５０から供給されるマルチプレクサコントロール信号ＣＮmx及びスイッチリセット信号ＳＤＲＥＳに基づいて、デコーダ１２６から出力されるデコード信号と、ＬＣＤコントローラ１５０からゲートドライバ１２０に供給されるゲートリセット信号ＧＲＥＳを入力とするＡＮＤ回路１２７から出力される信号に基づいて、トランスファスイッチ回路１４０へ供給する個別の２種類（２系統）のスイッチ切換信号ＳＤ１、ＳＤ２を生成するように構成されている。ここで、本実施形態に係るゲートドライバ１２０（スイッチ駆動部ＳＷＤを除く構成）は、上述した第１の実施形態に示したゲートドライバと同等の構成を有しているので、その説明を省略する。

このような構成を有するスイッチ駆動部ＳＷＤにおいて、上述したゲートリセット信号ＧＲＥＳをハイレベル（“１”）に設定した状態（ゲートドライバ１２０の駆動状態）においては、表２に示す信号論理のように、ＬＣＤコントローラ１５０からローレベル（“０”）のスイッチリセット信号ＳＤＲＥＳを供給した場合には、マルチプレクサ制御信号ＣＮmxの信号レベルに関わらず、トランスファスイッチ回路１４０にはローレベル（“０”）のスイッチ切換信号ＳＤ１、ＳＤ２が供給されて、後述するソースドライバ１３０により生成された表示信号電圧の各列のデータラインＤＬへの供給が遮断される。

また、ＬＣＤコントローラ１５０からハイレベル（“１”）のスイッチリセット信号ＳＤＲＥＳを供給した場合には、表２に示すように、マルチプレクサ制御信号ＣＮmxの信号レベルに基づいて、マルチプレクサ制御信号ＣＮmxがローレベルのとき、スイッチ切換信号ＳＤ１のみがハイレベルとなり、マルチプレクサ制御信号ＣＮmxがハイレベルのとき、スイッチ切換信号ＳＤ２のみがハイレベルとなるように設定される。これにより、スイッチ切換信号ＳＤ１、ＳＤ２が印加されたトランスファゲートが順次（時系列的に）オン動作して、後述するソースドライバ１３０により生成された表示信号電圧が各列のデータラインＤＬに供給される。

一方、ゲートリセット信号ＧＲＥＳをローレベル（“０”）に設定した状態（ゲートドライバ１２０のリセット状態）においては、ＡＮＤ回路１２７の他方の入力接点に常時“０”レベルが入力されるため、デコーダ１２６から出力されるデコード信号の信号レベル（すなわち、マルチプレクサ制御信号ＣＮmx及びスイッチリセット信号ＳＤＲＥＳの信号レベル）に関わらず、トランスファスイッチ回路１４０にはローレベル（“０”）のスイッチ切換信号ＳＤ１、ＳＤ２が供給されて、後述するソースドライバ１３０により生成された表示信号電圧の各列のデータラインＤＬへの供給が遮断される。

ソースドライバ１３０は、図７に示すように、第１の実施形態に示した構成と同様に、シフトレジスタ回路１３１と、ラッチ回路１３２と、Ｄ／Ａコンバータ１３４と、出力アンプ１３５と、を備え、さらに、本実施形態特有の構成として、ラッチ回路１３２に順次取り込み保持された複数系統（３系統）の表示データＲdata、Ｇdata、Ｂdataのうち、２系統の表示データ（ＲdataとＧdata、ＢdataとＲdata、又は、ＧdataとＢdataのいずれかの組み合わせのパラレルデータ）を、１系統の時分割的に配列されたシリアルデータ（画素データ）に変換する２入力マルチプレクサ１３３Ｂを備えた構成を有している。

また、トランスファスイッチ回路１４０は、図７に示すように、上述したソースドライバ１３０から、時分割シリアルデータとして表示信号電圧Ｖrg、Ｖbr、Ｖgbが出力される接続端子ＴＭｓに対して並列的に接続され、上述した３系統の表示データのうち、各２系統の表示データに対応した表示画素に接続された各データラインＤＬに対して、個別にトランスファゲートＴＧ１、ＴＧ２を備えた構成を有し、上述したゲートドライバ１２０内に設けられたスイッチ駆動部ＳＷＤから個別に供給されるスイッチ切換信号ＳＤ１、ＳＤ２により各トランスファゲートＴＧ１、ＴＧ２のオン状態を選択的に設定するように制御される。

このような構成を有するソースドライバ１３０及びトランスファスイッチ回路１４０においては、上述した第１の実施形態と同様に、表示信号生成回路１６０から１行分のＲＧＢの各色の表示画素に対応した３系統の表示データＲdata、Ｇdata、Ｂdataがパラレルデータとして順次供給され、シフトレジスタ１３１から出力されるシフト信号に応じて、複数のラッチ回路１３２により順次取り込み保持されるとともに、取り込まれた表示データを制御信号ＳＴＢに応じて一斉に出力し、画素エリアＰＸＡにおける配列が隣接する表示画素Ｐｘに対応する２系統の表示データ（ＲdataとＧdata、ＢdataとＲdata、又は、ＧdataとＢdata）ごとに、ＬＣＤコントローラ１５０から供給される単一のマルチプレクサコントロール信号ＣＮmxに基づいて、２入力マルチプレクサ１３３Ｂにより時分割シリアルデータに変換してＤ／Ａコンバータ１３４、出力アンプ１３５、接続端子ＴＭｓを介して、表示信号電圧Ｖrgbとしてトランスファスイッチ回路１４０に出力される。

このとき、データドライバ１２０内に設けられたスイッチ駆動部ＳＷＤから、上記マルチプレクサ１３３Ｂにおけるシリアル変換処理を制御するマルチプレクサ制御信号ＣＮmxに基づいて生成されるスイッチ切換信号ＳＤ１、ＳＤ２により、上記画素データ（表示信号電圧）の時分割タイミングに同期して、各データラインＤＬ１、ＤＬ３、・・・及びＤＬ２、ＤＬ４・・・に設けられた各トランスファゲートＴＧ１、ＴＧ２を、時間的に重ならないように選択的にオン動作させる。

これにより、スイッチ切換信号ＳＤ１又はＳＤ２が供給される所定のタイミング（すなわち、マルチプレクサコントロール信号ＣＮmxに基づいて変換される表示データＲdata、Ｇdata、Ｂdataの時分割タイミング）で、時分割シリアルデータからなる表示信号電圧Ｖrgのうち、表示データの赤色成分Ｒdataに基づく表示信号電圧ＶｒがデータラインＤＬ１、ＤＬ４、ＤＬ７、・・・ＤＬ(k+1)に供給され、緑色成分Ｇdataに基づく表示信号電圧ＶｇがデータラインＤＬ２、ＤＬ５、ＤＬ８、・・・ＤＬ(k+2)に供給され、青色成分Ｂdataに基づく表示信号電圧ＶｂがデータラインＤＬ３、ＤＬ６、ＤＬ９、・・・ＤＬ(k+3)に供給される。

そして、本実施形態に係る液晶表示装置における駆動制御動作は、上述した第１の実施形態に示した場合と同様に、１水平期間（１Ｈ）を１サイクルとして、ゲートドライバ１２０から走査ラインＳＬｉ（１≦ｉ≦ｎ）に走査信号Ｇｉを印加して、当該行の表示画素Ｐｘを選択状態に設定するとともに、図８のタイミングチャートに示すように、該選択期間にソースドライバ１３０及びトランスファスイッチ回路１４０を介して、相互に隣り合う２本のデータラインＤＬを１組として、スイッチ切換信号ＳＤ１、ＳＤ２の印加タイミング（トランスファゲートＴＧ１、ＴＧ２の導通タイミング）で、各表示画素Ｐｘに対応する表示データに応じた表示信号電圧Ｖｒ、Ｖｇ、Ｖｂを順次印加することにより、当該行の各表示画素Ｐｘに所定の表示データを書き込む動作を実行する。

このような書込み動作を、液晶表示パネル１１０を構成する各走査ラインＳＬ１、ＳＬ２、・・・ＳＬｎ（本実施形態では、ｎ＝３２０）に対して、順次走査信号Ｇ１、Ｇ２、Ｇ３、・・・Ｇｎを印加することにより、液晶表示パネル１画面分の表示データを各表示画素Ｐｘに書き込む。これにより、各表示画素Ｐｘが表示データに応じた階調状態に設定されるので、液晶表示パネル１１０に所望の画像情報が表示される。

なお、本実施形態においては、表示信号生成回路１６０から並列的に（パラレルデータとして）供給されるＲＧＢ各色の色成分の表示データ（３系統の表示データ）Ｒdata、Ｇdata、Ｂdataを、シフトレジスタ１３１からのシフト信号の出力タイミングに基づいて、タッチ回路１３２に一括して取り込んで保持する構成について説明したが、本発明はこれに限定されるものではなく、例えば、図９に示すように、表示信号生成回路１６０から時分割的に（シリアルデータとして）供給されるＲＧＢ各色の色成分の表示データＲdata、Ｇdata、Ｂdataを、シフト信号の出力タイミングに基づいて、個別のラッチ回路（ＬＣＴ）１３２に順次取り込み保持し、後段の２入力マルチプレクサ１３３Ｂ（あるいは、第１の実施形態に示したように３入力マルチプレクサ１３３Ａ）により時分割シリアルデータに変換するようにした構成を有するものであってもよい。

＜第３の実施形態＞
次に、本発明に係る表示装置の第３の実施形態について、図面を参照しながら説明する。
図１０は、第３の実施形態に係る液晶表示装置を示す要部構成図であり、図１１は、本実施形態に係る液晶表示装置に適用される制御信号生成部の一例を示す概略構成図である。また、図１２は、本実施形態に係る制御信号生成部における信号生成動作を示すタイミングチャートである。ここで、上述した第１又は第２の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。

本実施形態に係る液晶表示装置は、概略、上述した第１の実施形態と同等の構成（図１、図２参照）を有し、特に、ソースドライバ１３０に設けられるマルチプレクサ及びトランスファスイッチ回路１４０の動作状態を制御するマルチプレクサコントロール信号ＣＮmx0、ＣＮmx1及びスイッチリセット信号ＳＤＲＥＳを、ゲートドライバ１２０及びソースドライバ１３０に供給される、既存の垂直制御信号及び水平制御信号に基づいて生成するように構成されている。

すなわち、本実施形態に係る液晶表示装置の要部構成は、図１０に示すように、上述した第１の実施形態と同様に、液晶表示パネル１１０（画素エリアＰＸＡ）に配設された複数の走査ラインＳＬに対して順次走査信号を印加するゲートドライバ１２０と、複数のデータラインＤＬに対して、表示データに基づく表示信号電圧を一斉に印加するソースドライバ１３０と、ソースドライバ１３０と液晶表示パネル１１０間に設けられ、複数のデータラインＤＬに直接接続されたトランスファスイッチ回路１４０と、ゲートドライバ１２０の内部に設けられ、上記トランスファスイッチ回路１４０における動作状態を制御するスイッチ切換信号ＳＤ１〜ＳＤ３を生成するスイッチ駆動部ＳＷＤと、を有し、さらに、本実施形態特有の構成として、ＬＣＤコントローラ１５０から供給される垂直制御信号及び水平制御信号に基づいて、スイッチ駆動部ＳＷＤにおけるスイッチ切換信号ＳＤ１〜ＳＤ３の生成処理、及び、ソースドライバ１３０における表示データのシリアル変換処理に適用される、マルチプレクサコントロール信号ＣＮmx0、ＣＮmx1及びスイッチリセット信号ＳＤＲＥＳを生成する制御信号生成部（制御信号生成手段）ＣＳＧを備えるとともに、上記トランスファスイッチ回路１４０がソースドライバ１３０内に一体的に設けられた構成を有している。

ここで、本実施形態においては、少なくとも、図１０に示す各構成（液晶表示パネル１１０（画素エリアＰＸＡ）、ゲートドライバ１２０、ソースドライバ１３０、制御信号生成部ＣＳＧ）が同一の絶縁性基板ＳＵＢ上に一体的に形成された構成を有している。なお、本実施形態に係るゲートドライバ１２０（スイッチ駆動部ＳＷＤを含む構成）、及び、ソースドライバ１３０（トランスファスイッチ回路１４０を含む構成）は、上述した第１の実施形態（図３、図４）と同等の構成を有しているので、その具体的な説明を省略する。

本実施形態に適用される制御信号生成部ＣＳＧは、図１１に示すように、概略、ＬＣＤコントローラ１５０からゲートドライバ１２０に供給される既存の垂直制御信号（ゲートスタート信号ＧＳＲＴ、ゲートクロック信号ＧＰＣＫ）に基づいて、ゲートクロック信号ＧＰＣＫのクロック数を計数する垂直カウンタ１４１と、ＬＣＤコントローラ１５０からソースドライバ１３０に供給される既存の水平制御信号（水平期間スタート信号ＳＴＨ、水平シフトクロック信号ＳＣＫ）に基づいて、水平シフトクロック信号ＳＣＫを計数する水平カウンタ１４２と、これらのカウンタ１４１、１４２からのカウント値及び水平シフトクロック信号ＳＣＫに基づいて、スイッチ駆動部ＳＷＤ及びトランスファスイッチ回路１４０に供給されるマルチプレクサコントロール信号ＣＮmx0、ＣＮmx1及びスイッチリセット信号ＳＤＲＥＳを生成するデコーダ１４３と、を備えた構成を有している。

これにより、垂直カウンタ１４１は、図１２（ａ）に示すように、１垂直期間（１Ｖ＝３２１Ｈ）を１サイクルとして、該１垂直期間内に計数されるゲートクロック信号ＧＰＣＫのカウント値Ｇ-countをデコーダ１４３に出力し、水平カウンタ１４２は、図１２（ｂ）に示すように、１水平期間（１Ｈ＝２４０ＳＣＫ）を１サイクルとして、該１水平期間内に計数される水平シフトクロック信号ＳＣＫのカウント値Ｓ-countをデコーダ１４３に出力する。ここで、図１２においては、上述した実施形態と同様に、液晶表示パネル１１０が３２０本の走査ラインＳＬ及び２４０本のデータラインを備える場合（すなわち、縦３２０×横２４０の画素数を有する場合）のタイミングチャートを示す。また、デコーダ１４３は、これらのカウント値Ｇ-count及びＳ-countに基づいて、図５に示したような所定のタイミングを有するマルチプレクサコントロール信号ＣＮmx0、ＣＮmx1及びスイッチリセット信号ＳＤＲＥＳを生成する。

なお、本実施形態においては、ソースドライバ１３０として、第１の実施形態に示したように、３入力マルチプレクサ（図４参照）を備えた構成を適用した場合について説明したが、本発明はこれに限定されるものではなく、第２の実施形態に示したように、３入力マルチプレクサ（図７参照）を備えた構成を適用するものであってもよい。この場合においては、制御信号生成部ＣＳＧにより図８に示したような所定のタイミングを有する単一のマルチプレクサコントロール信号ＣＮmx及びスイッチリセット信号ＳＤＲＥＳが生成されて、スイッチ駆動部ＳＷＤ及びソースドライバ１３０に供給される。

したがって、このような構成を有する液晶表示装置においては、ゲートドライバ１２０及びソースドライバ１３０に供給される既存の垂直制御信号及び水平制御信号のみを用いて、液晶表示パネル１１０（画素エリアＰＸＡ）が形成された絶縁性基板ＳＵＢ内でマルチプレクサコントロール信号ＣＮmx0、ＣＮmx1及びスイッチリセット信号ＳＤＲＥＳを生成して、ゲートドライバ１２０内に設けられたスイッチ駆動部ＳＷＤ、及び、ソースドライバ１３０内に設けられたトランスファスイッチ回路１４０に供給することができるので、絶縁性基板ＳＵＢ外から供給する制御信号の数を減らして接続端子数をさらに削減しつつ、従来技術における構成と同等の表示駆動動作を実現することができる。

また、液晶表示パネル１１０を構成する画素エリアＰＸＡが形成される絶縁性基板ＳＵＢ上に、ゲートドライバ（スイッチ駆動部ＳＷＤを含む）１２０に加え、ソースドライバ（トランスファスイッチ回路１４０を含む）１３０も一体的に形成した構成を有しているので、周辺回路（特に、ドライバＩＣ）の実装面積を大幅に縮小することができるとともに、上述したように端子数を削減することにより製造工程を簡略化して製品コストを低減することができる。

本発明に係る表示装置の全体構成を示す概略ブロック図である。 本発明に係る表示装置の第１の実施形態を示す要部構成図である。 本実施形態に係る液晶表示装置に適用されるゲートドライバ及びスイッチ駆動部の一構成例を示す概略構成図である。 本実施形態に係る液晶表示装置に適用されるソースドライバ及びトランスファスイッチ回路の一構成例を示す概略構成図である。 本実施形態に係る液晶表示装置の駆動制御動作を示すタイミングチャートである。 第２の実施形態に係る液晶表示装置に適用されるゲートドライバ及びスイッチ駆動部の一構成例を示す概略構成図である。 本実施形態に係る液晶表示装置に適用されるソースドライバ及びトランスファスイッチ回路の一構成例を示す概略構成図である。 本実施形態に係る液晶表示装置の駆動制動作を示すタイミングチャートである。 本実施形態に係る液晶表示装置に適用されるソースドライバ及びトランスファスイッチ回路の他の構成例を示す概略構成図である。 第３の実施形態に係る液晶表示装置を示す要部構成図である。 本実施形態に係る液晶表示装置に適用される制御信号生成部の一例を示す概略構成図である。 本実施形態に係る制御信号生成部における信号生成動作を示すタイミングチャートである。 従来技術における薄膜トランジスタ（ＴＦＴ）型の表示画素を備えた液晶表示装置の概略構成を示すブロック図である。 従来技術における液晶表示パネルの要部構成の一例を示す等価回路図である。

符号の説明

１００ 液晶表示装置
１１０ 液晶表示パネル
１２０ ゲートドライバ
１３０ ソースドライバ
１４０ トランスファスイッチ回路
１５０ ＬＣＤコントローラ
ＳＷＤ スイッチ駆動部
ＣＳＧ 制御信号生成部

Claims (14)

1. 複数の信号ライン及び複数の走査ラインが相互に直交するように配設され、該信号ライン及び走査ラインの交点近傍に複数の表示画素が２次元配列された表示パネルに、表示データに基づく所望の画像情報を表示する表示装置において、
   少なくとも、
   各行の前記走査ラインに所定のタイミングで走査信号を順次印加して、該行の前記表示画素を選択状態に設定する走査駆動手段と、
   外部から供給される前記表示データを取り込み、並列的に保持するデータ保持部と、該記データ保持部に並列的に保持された前記表示データを、所定の数の前記表示データごとに時分割的に配列された画素データに変換するデータ変換部と、を有する信号駆動手段と、
   前記表示パネルと前記信号駆動手段との間に介在し、前記複数の信号ラインに直接接続され、前記所定の数の前記信号ラインごとに共通に設けられた接続端子を介して、前記信号駆動手段から供給される前記画素データに基づく前記表示信号電圧を、前記所定の数の前記信号ラインに順次印加する複数のスイッチを有し、前記選択状態に設定された行の前記複数の表示画素に前記表示データに基づく表示信号電圧を個別に印加するデータ分配手段と、
   を具備することを特徴とする表示装置。
2. 前記データ保持部は、複数系統の前記表示データを一括して並列的に取り込み、並列的に保持することを特徴とする請求項１記載の表示装置。
3. 前記データ保持部は、一系統の前記表示データを順次取り込み、並列的に保持することを特徴とする請求項１記載の表示装置。
4. 前記複数のスイッチは、前記信号ラインごとに個別に設けられ、前記データ変換部における前記表示データの変換に用いる時分割タイミングに同期して、選択的に導通状態に設定されることを特徴とする請求項１乃至３のいずれかに記載の表示装置。
5. 前記表示装置は、所定のタイミング信号に基づいて、前記データ分配手段における前記複数のスイッチの導通状態を制御するためのスイッチ切換信号を生成するスイッチ駆動制御手段を、さらに具備することを特徴とする請求項１乃至４のいずれかに記載の表示装置。
6. 前記スイッチ駆動制御手段は、前記走査駆動手段と一体的に構成されていることを特徴とする請求項５記載の表示装置。
7. 前記表示装置は、前記走査駆動手段に供給される垂直制御信号及び前記信号駆動手段に供給される水平制御信号に基づいて、前記タイミング信号を生成する制御信号生成手段を、さらに具備することを特徴とする請求項５又は６記載の表示装置。
8. 前記データ分配手段は、前記信号駆動手段と一体的に構成されていることを特徴とする請求項１乃至７のいずれかに記載の表示装置。
9. 少なくとも、前記表示パネル、前記走査駆動手段及び前記データ分配手段は、単一の絶縁性基板上に一体的に構成されていることを特徴とする請求項１乃至７のいずれかに記載の表示装置。
10. 前記複数の表示画素は、各々、前記走査ラインにゲート電極が接続され、前記信号ラインにドレイン電極が接続され、ソース電極が画素電極に接続された画素トランジスタと、前記画素電極及び該画素電極に対向して共通に設けられた共通電極間に液晶分子を充填してなる画素容量と、前記画素容量に並列に接続された補助容量と、を備えて構成され、
    前記表示データに応じた前記表示信号電圧を印加することにより、前記表示画素に充填された前記液晶分子の配向状態が制御されることを特徴とする請求項１乃至９のいずれかに記載の表示装置。
11. 複数の信号ライン及び複数の走査ラインが相互に直交するように配設され、該信号ライン及び走査ラインの交点近傍に複数の表示画素が２次元配列された表示パネルに、表示データに基づく所望の画像情報を表示する表示装置の駆動制御方法において、
    少なくとも、
    前記表示データを取り込み、並列的に保持するステップと、
    該並列的に保持された前記表示データを、所定の数の前記表示データごとに時分割的に配列された画素データに変換するステップと、
    前記画素データを、前記所定の数の前記信号ラインごとに共通に設けられた接続端子を介して供給するステップと、
    前記画素データに基づく前記表示信号電圧を、前記表示データの変換に用いる時分割タイミングに同期して、前記所定の数の前記信号ラインに選択的に順次印加し、選択状態に設定された行の前記複数の表示画素に前記表示信号電圧を個別に印加するステップと、
    を含むことを特徴とする表示装置の駆動制御方法。
12. 前記表示データを取り込み保持するステップは、複数系統の前記表示データを一括して並列的に取り込み、並列的に保持することを特徴とする請求項１１記載の表示装置の駆動制御方法。
13. 前記表示データを取り込み保持するステップは、一系統の前記表示データを順次取り込み、並列的に保持することを特徴とする請求項１１記載の表示装置の駆動制御方法。
14. 前記表示データを画素データに変換するステップ、及び、前記表示信号電圧を前記所定の数の前記信号ラインに選択的に順次印加するステップは、前記各行の表示画素を順次選択状態に設定するタイミングを規定する垂直制御信号及び前記表示データを取り込み保持するタイミングを規定する水平制御信号に基づいて実行されることを特徴とする請求項１１乃至１３のいずれかに記載の表示装置の駆動制御方法。

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