JP2005309304A - データ線駆動回路、電気光学装置および電子機器 - Google Patents

Abstract

【課題】解像度の切り替えによって、低消費電力化を図る。
【解決手段】低解像度モード時において、データバスラッチ４２は、ｍ個のデータの一部を間引いて、ｉ（ｍ＞ｉ＞１）個の階調データをデータバスに出力する。Ｘシフトレジスタ４０は、ｉ個の階調データのそれぞれの取込タイミングを規定するｉ個のラッチ信号を生成する。第１の回路ユニット４１ａは、ｉ個のラッチ信号のいずれかによって規定される取込タイミングで、データバスに出力されたｉ個の階調データのいずれかを取り込み、これに応じた階調信号をデータ線Ｘに出力する。第２の回路ユニット４１ｂは、第１の回路ユニット４１ａにおいて取り込まれたｉ個の階調データのいずれかに応じた階調信号をデータ線Ｘに出力する。
【選択図】図６

Description

本発明は、データ線駆動回路、電気光学装置および電子機器に係り、特に、解像度の切替制御に関する。

例えば、特許文献１には、デジタル階調データの実質的な転送量を低減することにより、低消費電力化を図る画像表示装置について開示されている。具体的には、今回入力すべき階調データと、これよりも１水平ライン（１画素行）前の階調データとの比較を行う。両者が一致しない場合には、通常通り、今回の階調データがデータ線駆動回路に供給される。この場合、データ線駆動回路は、今回の階調データをＤ／Ａ変換して、アナログ的な階調信号をデータ線に出力する。これに対して、両者が一致する場合には、データバスの状態がホールドされて、今回の階調データの転送が停止する。この場合、データ線駆動回路は、１水平ライン前にラッチした階調データに基づいて、階調信号をデータ線に出力する。
特開２００３−４４０１７号公報

しかしながら、上述した従来技術において、消費電力をどの程度低減できるかは、表示すべき対象に依存するという問題がある。例えば自然画のように、画素行の各階調が等しい傾向が高い画像データの場合には、データ転送の停止頻度も高いので、有効な低消費電力化が期待できる。しかしながら、そうでない場合には、データ転送の停止頻度が低いので、低消費電力化をあまり期待することはできない。また、ラインメモリを追加する必要があるので、表示装置のコストアップを招くという問題もある。

本発明は、かかる事情に鑑みてなされたものであり、その目的は、解像度の切り替えによって、低消費電力化を図る新規な制御方法を提供することである。

かかる課題を解決するために、第１の発明は、保持回路と、シフトレジスタと、第１の回路ユニットと、第２の回路ユニットとを有するデータ線駆動回路を提供する。このデータ線駆動回路は、高解像度モード時と、これよりも解像度が低い低解像度モード時とで動作が異なる。高解像度モード時において、保持回路は、所定の期間において上位装置からシリアルに供給されたｍ（ｍ≧２）個の階調データをデータバスにそのまま出力する。シフトレジスタは、ｍ個の階調データのそれぞれの取込タイミングを規定するｍ個のラッチ信号を生成する。第１の回路ユニットは、ｍ個のラッチ信号のいずれかによって規定される取込タイミングで、データバスに出力されたｍ個の階調データのいずれかを取り込み、これに応じた階調信号をデータ線に出力する。第２の回路ユニットは、ｍ個のラッチ信号のいずれかによって規定される取込タイミングで、データバスに出力されたｍ個の階調データのいずれかを取り込み、これに応じた階調信号を第１の回路ユニットの出力先とは異なるデータ線に出力する。一方、低解像度モード時において、保持回路は、ｍ個のデータの一部を間引いて、ｉ（ｍ＞ｉ＞１）個の階調データをデータバスに出力する。シフトレジスタは、ｉ個の階調データのそれぞれの取込タイミングを規定するｉ個のラッチ信号を生成する。第１の回路ユニットは、ｉ個のラッチ信号のいずれかによって規定される取込タイミングで、データバスに出力されたｉ個の階調データのいずれかを取り込み、これに応じた階調信号をデータ線に出力する。第２の回路ユニットは、第１の回路ユニットにおいて取り込まれたｉ個の階調データのいずれかに応じた階調信号をデータ線に出力する。

ここで、第１の発明において、第１の回路ユニットは、データバスに自己の入力端が接続された第１のラッチ回路と、第１のラッチ回路の出力端に自己の入力端が接続された第２のラッチ回路と、第２のラッチ回路の出力端より出力された階調データに応じた階調信号をデータ線に出力する出力回路とを含んでいてもよい。この場合、第２の回路ユニットは、データバスに自己の入力端が接続された第１のラッチ回路と、第２の回路ユニットにおける第１のラッチ回路の出力端に自己の一方の入力端が接続され、第１の回路ユニットにおける第１のラッチ回路の出力端に自己の他方の入力端が接続されているとともに、一方の入力端または他方の入力端を選択的に自己の出力端に接続する第１のセレクタと、第１のセレクタの出力端に自己の入力端が接続された第２のラッチ回路と、第２のラッチ回路の出力端より出力された階調データに応じた階調信号をデータ線に出力する出力回路とを含むことが好ましい。

また、第１の発明において、第１の回路ユニットは、データバスに自己の入力端が接続された第１のラッチ回路と、第１のラッチ回路の出力端に自己の入力端が接続された第２のラッチ回路と、第２のラッチ回路の出力端より出力された階調データに応じた階調信号をデータ線に出力する出力回路とを含んでいてもよい。この場合、第２の回路ユニットは、データバスに自己の入力端が接続された第１のラッチ回路と、第１のラッチ回路の出力端に自己の入力端が接続された第２のラッチ回路と、第２の回路ユニットにおける第２のラッチ回路の出力端に自己の一方の入力端が接続され、第１の回路ユニットにおける第２のラッチ回路の出力端に自己の他方の入力端が接続されているとともに、一方の入力端または他方の入力端を選択的に自己の出力端に接続する第１のセレクタと、第１のセレクタの出力端より出力された階調データに応じた階調信号をデータ線に出力する出力回路とを含むことが好ましい。

第１の発明において、シフトレジスタは、ｍ段のシフトレジスタ構成の一部を形成するとともに、第１の回路ユニットに対するラッチ信号を生成する複数の第３のラッチ回路と、第３のラッチ回路と交互に設けることにより、ｍ段のシフトレジスタ構成の一部を形成するとともに、第２の回路ユニットに対するラッチ信号を生成する複数の第４のラッチ回路と、前段に位置する第４のラッチ回路の出力端に自己の一方の入力端が接続され、前々段に位置する第３のラッチ回路の出力端に自己の他方の入力端が接続され、後段に位置する第３のラッチ回路の入力端に自己の出力端が接続されているとともに、一方の入力端または他方の入力端を選択的に出力端に接続する第２のセレクタとを有することが好ましい。この場合、高解像度モード時には、第２のセレクタが、前段に位置する第４のラッチ回路の出力端と、後段に位置する第３のラッチ回路の入力端とを接続することによって、複数の第３のラッチ回路と複数の第４のラッチ回路とが協働して、ｍ個のラッチ信号を生成することが望ましい。また、低解像度モード時には、第２のセレクタが、前々段に位置する第３のラッチ回路の出力端と、後段に位置する第３のラッチ回路の入力端とを接続することによって、複数の第３のラッチ回路が動作して、ｉ個のラッチ信号を生成することが望ましい。

第１の発明において、第３のラッチ回路は、第１のクロック信号によって動作し、第４のラッチ回路は、第２のクロック信号によって動作することが好ましい。この場合、高解像度モード時には、第１のクロック信号および第２のクロック信号は、同一クロックに設定される。また、低解像度モード時には、第１のクロック信号は、高解像度モード時よりも長い周期に設定されるとともに、第２のクロック信号は、第４のラッチ回路を非動作状態に設定するレベルに維持される。

第２の発明は、複数の走査線と、複数のデータ線と、複数の走査線と複数のデータ線との交差に位置的に対応して複数の画素が配置された表示部と、複数の走査線を順次選択する走査線駆動回路と、走査線駆動回路と協働して、複数のデータ線に階調信号を出力するデータ線駆動回路とを有する電気光学装置を提供する。ここで、データ線駆動回路は、上述した第１の発明にかかるデータ線駆動回路である。

第２の発明において、高解像度モードと低解像度モードとの切り替えを指示するモード信号を生成するモード信号生成回路をさらに設けてもよい。このモード信号生成回路は、表示部において低解像度表示または高解像度表示を行う指定領域のアドレスを保持するレジスタと、水平方向のデータ数をカウントする水平カウンタと、垂直方向のデータ数をカウントする垂直カウンタと、水平カウンタによるカウント値および垂直カウンタによるカウント値をレジスタによって保持されたアドレスと比較することにより、モード信号を生成する比較回路とを有する。また、モード信号生成回路は、使用状況またはバッテリー残量の状況に応じて、モード信号を生してもよい。

第３の発明は、上述した第２の発明にかかる電気光学装置を実装した電子機器を提供する。

本発明では、高解像度の表示を行う場合と、低解像度の表示を行う場合とでデータ線駆動回路の動作を切り替える。低解像度の表示時には、保持回路による階調データの間引きを行うとともに、データ線駆動回路を動作させるのに必要なラッチ信号の個数も高解像度の表示時よりも少なくする。これにより、高解像度の表示を一律に行う場合と比較して、シフトレジスタやラッチ回路で消費される電力の低減を図ることが可能になる。

（第１の実施形態）
図１は、本実施形態にかかる電気光学装置のブロック構成図である。表示部１は、例えば、ＴＦＴ（薄膜トランジスタ）等のスイッチング素子によって液晶素子を駆動するアクティブマトリクス型の表示パネルである。この表示部１には、ｍ（ｍ≧２）ドット×ｎ（ｎ≧２）ライン分の画素２がマトリクス状（二次元平面的）に並んでいる。表示部１には、それぞれが行方向（Ｘ方向）に延在しているｎ本の走査線Ｙ1〜Ｙnと、それぞれが列方向（Ｙ方向）に延在しているｍ本のデータ線Ｘ1〜Ｘmとが設けられており、これらの交差に位置的に対応して複数の画素２が配置されている。なお、表示部１がモノクロパネルの場合、画像の最小表示単位である１画素は、同図に示した１つの画素２に相当する。これに対して、画像上の１画素が３つのサブ画素（ＲＧＢ）で構成されたカラーパネルの場合、１つのサブ画素が同図に示した１つの画素２相当する。

図２は、液晶を用いた画素の等価回路図である。１つの画素２は、スイッチング素子であるＴＦＴ２１、液晶容量２２および蓄積容量２３によって構成されている。ＴＦＴ２１のソースは１本のデータ線Ｘに接続され、そのゲートは１本の走査線Ｙに接続されている。同一列に並んだ画素２に関しては、それぞれのＴＦＴ２１のソースが同じデータ線Ｘに接続されている。また、同一行に並んだ画素２に関しては、それぞれのＴＦＴ２１のゲートが同じ走査線Ｙに接続されている。ＴＦＴ２１のドレインは、並列に設けられた液晶容量２２と蓄積容量２３とに共通接続されている。液晶容量２２は、画素電極２２ａと、電圧Ｖcomが印加された対向電極２２ｂと、これらの電極２２ａ，２２ｂ間に挟持された液晶層とによって構成されている。蓄積容量２３は、画素電極２２ａと、図示しない共通容量電極との間に形成されており、電圧Ｖcsが供給される。この蓄積容量２３によって、液晶に蓄積される電荷のリークの影響が抑制される。一方、画素電極２２ａ側には、ＴＦＴ２１を介して、データ電圧Ｖ等が印加され、この電圧レベルに応じて、液晶容量２２と蓄積容量２３とが充放電される。これにより、画素電極２２ａと対向電極２２ｂとの間の電位差（液晶の印加電圧）に応じて、液晶層の透過率が設定され、画素２の階調が設定される。

また、画素２の駆動は、液晶の長寿命化を図るべく、所定の期間毎に電圧極性を反転させる交流化駆動によって行われる。電圧極性は、液晶層に作用する電界の向き、換言すれば、液晶層の印加電圧の正逆に基づいて定義される。本実施形態では、交流化駆動の一方式であるコモンＤＣ駆動、すなわち、対向電極２２ｂに印加される電圧Ｖcomと、蓄積容量２３の一方の電極印加される電圧Ｖcsとを一定に維持し、画素電極２２ａ側の極性を反転させる駆動方式を採用している。

制御回路５は、図示しない上位装置より入力される垂直同期信号Ｖs、水平同期信号Ｈs、ドットクロック信号ＤＣＬＫ等の外部信号から各種の内部信号を生成し、これらの内部信号に基づいて、走査線駆動回路３およびデータ線駆動回路４を同期制御する。この同期制御の下、走査線駆動回路３およびデータ線駆動回路４は、互いに協働して表示部１の表示制御を行う。ここで、本実施形態との関係において重要な内部信号としては、データ線駆動系の信号ＤＸ，ＣＬＸ，ＬＰ，ＰＯＬ，ＭＯＤＥが挙げられる。スタートパルスＤＸは、１画素行分のデータの取り込みを開始するタイミングを規定している。クロック信号ＣＬＸは、画素へのデータ書込用のドットクロック信号である。なお、このクロック信号ＣＬＸをベースとして、後述するクロック信号ＣＬＸ1，ＣＬＸ2が生成される。ラッチパルスＬＰは、１Ｈの最初に出力されるパルス信号であって、クロック信号ＣＬＹのレベル遷移時、すなわち、立ち上がり時および立ち下がり時にパルス状に立ち上がる。極性指示信号ＰＯＬは、液晶の交流駆動を行う際の電圧極性を指示する信号である。モード信号ＭＯＤＥは、高解像度モードと低解像度モードとの切り替えを指示する信号であり、高解像度モードの場合にはＬレベル、これよりも低い解像度で表示を行う低解像度モードの場合にはＨレベルにそれぞれ設定される。表示解像度は、表示すべき対象の種類に応じて切り替えることが好ましい。例えば、自然画を表示する表示領域に対しては高解像度モードを適用し、文字等のテキストを表示する表示領域に対しては低解像度モードを適用するといった如くである。また、例えば、テキスト部に高精細フォントを表示する表示領域に対しては高解像度モードを適用するといった如くである。なお、表示解像度は、使用状況やバッテリの残量の状況に応じて、段階的に設定してもよい。例えば、バッテリーの残量が少なくなるにしたがって、低解像度モードを適用する領域を段階的に拡大するといった如くである。さらに、表示部１の表示領域全体に対して、同一の解像度モードを適用してもよいが、後述する第３の実施形態で述べる手法等を用いて、表示部１の部分領域毎に異なる解像度モードを適用してもよい。

走査線駆動回路３は、シフトレジスタや出力回路等を主体に構成されており、走査線Ｙ1〜Ｙnを所定の順序で順次選択する線順次走査を行う。具体的には、１画像の表示期間である１フレーム（１Ｆ）の最初に供給されるスタートパルスＤＹがクロック信号ＣＬＹにしたがって転送され、これにより、各走査線Ｙ1〜Ｙnに出力される走査信号の電圧レベルが設定される。走査信号は２値的なレベルをとり、データの書込対象となる画素行に対応する走査線Ｙは高電圧レベル（以下、「Ｈレベル」という）に設定され、これ以外の走査線Ｙは低電圧レベル（以下、「Ｌレベル」という）に設定される。１本の走査線ＹがＨレベルに維持される期間、すなわち、その走査線Ｙが選択される期間が１水平走査期間（１Ｈ）である。このような走査線Ｙ1〜Ｙnの順次選択に伴い、１Ｆにおいて、データの書込対象となる画素行が１Ｈ毎に順番に選択されていく。

図３は、階調データＤinを入力とするデータ線駆動回路４の構成図である。このデータ線駆動回路４は、ｍ段のシフトレジスタ構成を主体としたＸシフトレジスタ４０、データ線単位で設けられたｍ個の回路ユニット４１ａ，４１ｂ、および、データバス上に設けられたデータバスラッチ４２で構成されている。なお、同図における太線のラインは、階調データＤinのビット数分のラインの集合、すなわちバスを示している。したがって、太線のラインに接続された回路要素４５〜４８のそれぞれは、実際には、バスを構成するラインの本数分、換言すれば、階調データＤinのビット数分だけ並列に存在している点に留意されたい。

Ｘシフトレジスタ４０は、ｍ段のシフトレジスタ構成を形成すべく、交互に設けられた複数のラッチ回路４３ａ，４３ｂを主体とし、これに複数のセレクタ４４を付加した構成を有する。奇数段目に存在するラッチ回路４３ａは、第１のクロック信号ＣＬＸ1によって共通制御され、後述する第１の回路ユニット４１ａ用のラッチ信号Ｓ1，Ｓ3，Ｓ5，・・・を出力する。これらのラッチ回路４３ａは、第１の回路ユニット４１ａの個数に相当する分だけ存在し、各回路ユニット４１ａと位置的に対応して設けられている。また、偶数段目に存在するラッチ回路４３ｂは、第１のクロック信号ＣＬＸ1とは異なる第２のクロック信号ＣＬＸ2によって共通制御され、後述する第２の回路ユニット４１ｂ用のラッチ信号Ｓ2，Ｓ4，Ｓ6，・・・を出力する。これらのラッチ回路４３ｂは、第２の回路ユニット４１ｂの個数に相当する分だけ存在し、各回路ユニット４１ｂと位置的に対応して設けられている。

奇数段目（２ｋ＋１）に位置するラッチ回路４３ａは、１段目のそれを除いて、以下のような構成を有する。すなわち、自己の入力端（Ｄ端子）は、上位のセレクタ４４を介して、前段（２ｋ）のラッチ回路４３ｂの出力端（Ｑ端子）に接続されている。また、自己の出力端は、後段（２ｋ＋２）のラッチ回路４３ｂの入力端に直接接続されているとともに、下位のセレクタ４４を介して、後々段（２Ｋ＋３）のラッチ回路４３ａの入力端にも接続されている。自己の出力端より出力された信号は、Ｘシフトレジスタ４０内の回路要素４３ｂ，４４のみならず、ラッチ信号Ｓ2k+1として、データ線Ｘ2k+1に対応する第１の回路ユニット４１ａにも供給される。なお、１段目のラッチ回路４３ａの入力端には、ラッチ信号Ｓを生成する際のベースとなるスタートパルスＤＸが供給される。一方、偶数段目（２ｋ）に位置する他方のラッチ回路４３ｂは、以下のような構成を有する。すなわち、自己の入力端は、前段（２ｋ−１）のラッチ回路４３ａの出力端に直接接続されている。また、自己の出力端は、下位のセレクタ４４を介して、後段（２ｋ＋１）のラッチ回路４３ａの入力端に接続されている。自己の出力端より出力された信号は、Ｘシフトレジスタ４０内の回路要素４４のみならず、ラッチ信号Ｓ2kとして、データ線Ｘ2kに対応する第２の回路ユニット４１ｂにも供給される。

セレクタ４４は、偶数段目（２ｋ）のラッチ回路４３ｂの出力端と、奇数段目（２ｋ＋１）のラッチ回路４３ａの入力端との間に設けられており、２つの入力端と１つの出力端とを備えている。このセレクタ４４の一方の入力端は、その前段に位置するラッチ回路４３ｂの出力端に接続されているとともに、その他方の出力端は、その前々段に位置するラッチ回路４３ａの出力端に接続されている。また、セレクタ４４の出力端は、その後段のラッチ回路４３ａの入力端に直接接続されている。このセレクタ４４は、自己の一方の入力端または自己の他方の入力端を自己の出力端に選択的に接続する。Ｘシフトレジスタ４０に含まれるすべてのセレクタ４４は、モード信号ＭＯＤＥによって同様に導通制御される。モード信号ＭＯＤＥがＬレベルの場合、すなわち、高解像度モード時には、セレクタ４４の前段のラッチ回路４３ｂの出力端と、その後段のラッチ回路４３ａの入力端とが接続される。この場合、Ｘシフトレジスタ４０に含まれるすべてのラッチ回路４３ａ，４３ｂが協働して、ｍ個のラッチ信号Ｓ1〜Ｓmが生成される。これに対して、モード信号ＭＯＤＥがＨレベルの場合、すなわち、低解像度モード時には、セレクタ４４の前々段のラッチ回路４３ａの出力端と、その後段のラッチ回路４３ａとが接続される。この場合、ラッチ回路４３ｂが飛び越され、ラッチ回路４３ａのみが動作することで、ラッチ回路４３ａの個数に相当するｉ（ｍ＞ｉ＞１）個のラッチ信号Ｓ1，Ｓ3，Ｓ5，・・・が生成される。

ラッチ回路４３ａに対応する第１の回路ユニット４１ａは、３つの回路要素４５〜４７で構成されている。第１のラッチ回路４５は、ラッチ信号Ｓ1，Ｓ3，Ｓ5，・・・のいずれかによってラッチ制御されるとともに、その入力端には、データバスラッチ４２よりデータバスに出力された階調データＤin'が供給される。第１のラッチ回路４５の出力端は、第２のラッチ回路４６の入力端に接続されているとともに、隣接した回路ユニット４１ｂが備えるセレクタ４８にも接続されている。第２のラッチ回路４６は、ラッチパルスＬＰによってラッチ制御されるとともに、その出力端は、出力回路であるＤＡＣ４７の入力端に接続されている。ＤＡＣ４７は、第２のラッチ回路４６からの階調データＤin'をＤ／Ａ変換し、極性指示信号ＰＯＬによって指示された極性の階調信号をデータ線Ｘに出力する。

一方、ラッチ回路４３ｂに対応する第２の回路ユニット４１ｂは、回路要素４５〜４７を備える点では第１の回路ユニット４１ａと共通するが、２つの入力端と１つの出力端とを具備するセレクタ４８を更に有する。このセレクタ４８の一方の入力端は、同一の回路ユニット４１ｂにおける第１のラッチ回路４５の出力端に接続されているとともに、他方の入力端は、隣接した第１の回路ユニット４１ａにおける第１のラッチ回路４５の出力端に接続されている。また、セレクタ４８の出力端は、第２のラッチ回路４６の入力端に接続されている。セレクタ４８は、モード信号ＭＯＤＥによって導通制御され、自己の一方の入力端または自己の他方の入力端を自己の出力端に選択的に接続する。モード信号ＭＯＤＥがＬレベルの場合（高解像度モード時）、換言すれば、Ｘシフトレジスタ４０内のすべてのラッチ回路４３ａ，４３ｂが協働する場合、第２のラッチ回路４６の入力端には、同一の回路ユニット４１ｂにおける第１のラッチ回路４５からの出力信号が供給される。これに対して、モード信号ＭＯＤＥがＨレベルの場合（低解像度モード時）、換言すれば、ラッチ回路４３ａのみが動作する場合、第２のラッチ回路４６の入力端には、隣接した第１の回路ユニット４１ａにおける第１のラッチ回路４５からの出力信号が供給される。

また、データバスラッチ４２は、階調データＤinを保持する保持回路として機能し、第１のクロック信号ＣＬＸ1の制御の下、上位装置からの階調データＤinを入力として、階調データＤin'をデータバスに出力する。データバスラッチ４２は、クロック信号ＣＬＸ1がＨレベル時に取り込んだ階調データＤinをＬレベル時に階調データＤin'として出力し続ける。

図４は、データ線駆動系のタイミングチャートである。まず、高解像度モード（ＭＯＤＥ＝Ｌレベル）の動作について説明する。高解像度モード時には、クロック信号ＣＬＸ1，ＣＬＸ2が同一クロック（すなわち、同一の周期かつ同期したクロック波形）に設定される。それとともに、モード信号ＭＯＤＥにて制御されるセレクタ４４によって、隣接したラッチ回路４３ａ，４３ｂ同士が接続されるので、Ｘシフトレジスタ４０内のすべてのラッチ回路４３ａ，４３ｂが協働する。Ｘシフトレジスタ４０は、１Ｈの最初に供給されるスタートパルスＤＸを互いに同期したクロック信号ＣＬＸ1，ＣＬＸ2にしたがって順次転送し、ｍ個のラッチ信号Ｓ1〜Ｓmのレベルを順次排他的にＨレベルに設定する。一方、データバスラッチ４２は、階調データＤinとしてシリアルに入力したｄ1，ｄ2，ｄ3，ｄ4，・・・を階調データＤin'として、データバスにそのまま出力する。

高解像度モード時には、モード信号ＭＯＤＥにて制御されるセレクタ４８によって、同一の回路ユニット４１ｂにおける第１のラッチ回路４５の出力がそのまま第２のラッチ回路４６の入力となる。つまり、第２の回路ユニット４１ｂは、隣の第１の回路ユニット４１ａからデータを受け取ることなく、回路ユニット４１ａと同様に動作し、自己完結型で階調信号を生成する。ｍ個の回路ユニット４１ａ，４１ｂは、ある１Ｈでデータを書き込む画素行に対する階調信号の一斉出力と、次の１Ｈで書き込みを行う画素行に関する階調データＤin'の点順次的なラッチとを同時に行う。それぞれの回路ユニット４１ａ，４１ｂの動作は、ラッチ信号Ｓ1，Ｓ2，Ｓ3，・・・，Ｓmによって規定される階調データＤin'の取り込みタイミングが異なる点を除けば同様である。すなわち、データ線Ｘ1に対応する第１のラッチ回路４５は、シリアルに入力した階調データｄ1，ｄ2，ｄ3，ｄ4，・・・のうち、ラッチ信号Ｓ1によって規定される取込タイミングで階調データｄ1をラッチする。そして、次の１Ｈで新たな階調データｄ1が取り込まれるまで、Ｄout1＝ｄ1が出力され続ける。データ線Ｘ2に対応する第１のラッチ回路４５は、ラッチ信号Ｓ2によって規定される取込タイミングで階調データｄ2をラッチする。そして、次の１Ｈで新たな階調データｄ2が取り込まれるまで、Ｄout2＝ｄ2が出力され続ける。これ以降のデータ線Ｘ3，Ｘ4，・・・に対応する第１のラッチ回路４５についても同様であり、Ｄout3＝ｄ3，Ｄout4＝ｄ4，・・・が出力され続ける。

それぞれの回路ユニット４１ａ，４１ｂにおける第２のラッチ回路４６は、ラッチパルスＬＰによって規定される取込タイミングで、第１のラッチ回路４５の出力Ｄout1，Ｄout2，・・・を一斉に取り込んでラッチする。それとともに、第１のラッチ回路４５には、次の１Ｈにおける階調データｄ1，ｄ2，・・・が新たにラッチされる。それぞれの第２のラッチ回路４６より出力されたｄ1，ｄ2，ｄ3，ｄ4，・・・は、ＤＡＣ４７によるＤ／Ａ変換を経て、電圧レベルの階調信号として、対応するデータ線Ｘ1，Ｘ2，Ｘ3，Ｘ4，・・・に一斉に出力される。

つぎに、低解像度モード（ＭＯＤＥ＝Ｈレベル）の動作について説明する。低解像度モード時において、第１のクロック信号ＣＬＸ1は、高解像度モード時よりも長い周期（本実施形態では２倍の周期）に設定される。それとともに、第２のクロック信号ＣＬＸ2は、ラッチ回路４３ｂを非動作状態に設定するレベル、すなわちＬレベルに維持される。この場合、モード信号ＭＯＤＥにて制御されるセレクタ４４によって、ラッチ回路４３ｂが飛び越されて、ラッチ回路４３ａ同士が接続される。これにより、Ｘシフトレジスタ４０は、実質的に、高解像度モード時のｍ段よりも少ないｉ段のシフトレジスタ構成となる。Ｘシフトレジスタ４０は、１Ｈの最初に供給されるスタートパルスＤＸを長周期のクロック信号ＣＬＸ1にしたがって一つ飛びで転送し、ｉ個のラッチ信号Ｓ1，Ｓ3，Ｓ5，・・・のレベルを順次排他的にＨレベルに設定する。一方、データバスラッチ４２は、階調データＤinとしてシリアルに入力したｄ1，ｄ2，ｄ3，ｄ4，・・・を１つ飛びで間引いて、階調データＤin'としてｄ1，ｄ3，・・・をデータバスに出力する。

低解像度モード時には、高解像度モード時とは異なり、セレクタ４８の選択によって、隣の第１の回路ユニット４１ａにおける第１のラッチ回路４５の出力が第２のラッチ回路４６の入力となる。つまり、第２の回路ユニット４１ｂは、隣の第１の回路ユニット４１ａからデータを受け取り、これに基づいて階調信号を生成する。したがって、例えば、データ線Ｘ1，Ｘ2に対応する回路ユニット４１ａ，４１ｂに関しては、Ｄout1＝Ｄout2＝ｄ1となって、同一の階調信号がデータ線Ｘ1，Ｘ2に出力される。また、データ線Ｘ3，Ｘ4に対応する回路ユニット４１ａ，４１ｂに関しては、Ｄout3＝Ｄout4＝ｄ3となって、同一の階調信号がデータ線Ｘ3，Ｘ4に出力される。なお、それ以外の動作については、高解像度モード時と同様であるからここでの説明を省略する。

このように、本実施形態では、高解像度モード時と、低解像度モード時とでデータ線駆動回路４の動作を切り替える。低解像度モード時には、データバスラッチ４２による階調データＤinの間引きを行うとともに、第１のクロック信号ＣＬＸ1を間引き、第２のクロック信号ＣＬＸ2を停止させる。そして、高解像度モード時よりも少ないｉ個のラッチ信号Ｓ1，Ｓ3，Ｓ5，・・・を用いてデータ線駆動系を動作させる。これにより、高解像度モードを一律に適用する場合と比較して、シフトレジスタ４０や第１のラッチ回路４５で消費される電力の低減を図ることが可能になる。

また、本実施形態では、データ線駆動回路４側でクロックを間引くことによって、低解像度領域の表示制御を行っているので、これに入力信号を供給する上位回路のデータ転送タイミングを大きく変更する必要がなくなる。その結果、上位回路における構成の複雑化を招くことなく、低消費電力化を実現できる。

（第２の実施形態）
図５は、本実施形態にかかるデータ線駆動回路４の回路図である。このデータ線駆動回路４が図３に示した構成と相違する点は、第２の回路ユニット４１ｂにおける回路要素４５〜４８の接続関係である。すなわち、第１のラッチ回路４５の出力端は、第２のラッチ回路４６の入力端に接続されている。セレクタ４８は、２つの入力端と、１つの出力端とを備える。セレクタ４８の一方の入力端は、第２の回路ユニット４１ｂにおける第２のラッチ回路４６の出力端に接続されており、その他方の入力端は、隣の第１の回路ユニット４１ａにおける第２のラッチ回路４６の出力端に接続されている。セレクタ４８の出力端は、出力回路であるＤＡＣ４７の入力端に接続されている。ＤＡＣ４７は、セレクタ４８の出力端より出力された階調データに応じた階調信号をデータ線Ｘに出力する。なお、これ以外の構成については、図３に示した構成と同様であるから、同一の符号を付してここでの説明を省略する。また、図５に示したデータ線駆動回路４の動作については、図４に示したタイミングチャートと同様である。

本実施形態によれば、上述した第１の実施形態と同様の理由で、消費電力の低減を図ることができる。

（第３の実施形態）
高解像度モードと低解像度モードとの切り替えを指示するモード信号ＭＯＤＥは、上位回路であるＣＰＵやＬＣＤコントローラから直接供給してもよいが、電気光学装置の内部に設けられたモード生成回路６によってコマンドベースで生成してもよい。モード生成回路６に入力すべきコマンドは、図６に示すように、解像度を変更する指定領域（ハッチングで示した領域）を特定すべく、４つのアドレスＨＳ，ＨＥ，ＶＳ，ＶＥを含む。ここで、ＨＳは水平方向の開始アドレスであり、ＨＥは水平方向の終了アドレスである。また、ＶＳは垂直方向の開始アドレスであり、ＶＥは垂直方向の終了アドレスである。

図７は、モード生成回路６のブロック構成図である。このモード生成回路６は、レジスタ６０と、水平カウンタ６１と、垂直カウンタ６２と、比較回路６３とを有する。レジスタ６０は、表示部１において低解像度表示または高解像度表示を行う指定領域のアドレスＨＳ，ＨＥ，ＶＳ，ＶＥを保持する。水平カウンタ６１は、クロック信号ＣＬＸに基づいて、水平方向のデータ数をカウントする。水平カウンタ６１によってカウントされたカウント値は、スタートパルスＤＸの入力によってリセットされる。垂直カウンタ６２は、クロック信号ＣＬＹに基づいて、垂直方向のデータ数をカウントする。比較回路６３は、水平カウンタ６１によるカウント値および垂直カウンタ６２によるカウント値をレジスタ６０によって保持されたアドレスＨＳ，ＨＥ，ＶＳ，ＶＥと比較することにより、指定領域であるか否かを判断する。そして、指定領域内においては、モード信号ＭＯＤＥ信号を例えばＨレベル（低解像度モード）に設定する。

本実施形態によれば、上述した各実施形態と同様の理由で、消費電力の低減を図ることができる他、コマンドベースで解像度のモードを切り替えることができる。

なお、上述した各実施形態では、液晶素子を用いた場合を例に説明したが、本発明はこれに限定されるものではなく、有機ＥＬ素子、デジタルマイクロミラーデバイス（ＤＭＤ）、或いは、ＦＥＤ（Field Emission Display）やＳＥＤ（Surface-Conduction Electron-Emitter Display）等にも適用可能である。

また、上述した各実施形態にかかる電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。図８は、一例として、上述した各実施形態にかかる電気光学装置を実装した携帯電話１０の外観斜視図である。この携帯電話１０は、複数の操作ボタン１１のほか、受話口１２、送話口１３とともに、上述した表示部１を備えている。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。

電気光学装置のブロック構成図 液晶を用いた画素の等価回路図 第１の実施形態にかかるデータ線駆動回路の構成図 データ線駆動系のタイミングチャート 第２の実施形態にかかるデータ線駆動回路の構成図 表示領域の説明図 モード生成回路のブロック構成図 電気光学装置を実装した携帯電話の外観斜視図

符号の説明

１ 表示部
２ 画素
３ 走査線駆動回路
４ データ線駆動回路
５ 制御回路
６ モード生成回路
４０ Ｘシフトレジスタ
４１ａ 第１の回路ユニット
４１ｂ 第２の回路ユニット
４２ データバスラッチ
４３ａ，４３ｂ ラッチ回路
４４ セレクタ
４５ 第１のラッチ回路
４６ 第２のラッチ回路
４７ ＤＡＣ
４８ セレクタ

Claims (10)

1. データ線駆動回路において、
   高解像度モード時には、所定の期間において上位装置からシリアルに供給されたｍ（ｍ≧２）個の階調データをデータバスにそのまま出力するとともに、前記高解像度モードよりも解像度が低い低解像度モード時には、前記ｍ個のデータの一部を間引いて、ｉ（ｍ＞ｉ＞１）個の階調データを前記データバスに出力する保持回路と、
   前記高解像度モード時には、前記ｍ個の階調データのそれぞれの取込タイミングを規定するｍ個のラッチ信号を生成するとともに、前記低解像度モード時には、前記ｉ個の階調データのそれぞれの取込タイミングを規定するｉ個のラッチ信号を生成するシフトレジスタと、
   前記高解像度モード時には、前記ｍ個のラッチ信号のいずれかによって規定される取込タイミングで、前記データバスに出力された前記ｍ個の階調データのいずれかを取り込み、当該階調データに応じた階調信号をデータ線に出力するとともに、前記低解像度モード時には、前記ｉ個のラッチ信号のいずれかによって規定される取込タイミングで、前記データバスに出力された前記ｉ個の階調データのいずれかを取り込み、当該階調データに応じた階調信号を前記データ線に出力する第１の回路ユニットと、
   前記高解像度モード時には、前記ｍ個のラッチ信号のいずれかによって規定される取込タイミングで、前記データバスに出力された前記ｍ個の階調データのいずれかを取り込み、当該階調データに応じた階調信号を前記第１の回路ユニットの出力先とは異なるデータ線に出力するとともに、前記低解像度モード時には、前記第１の回路ユニットにおいて取り込まれた前記ｉ個の階調データのいずれかに応じた階調信号を前記データ線に出力する第２の回路ユニットと
   を有することを特徴とするデータ線駆動回路。
2. 前記第１の回路ユニットは、
   前記データバスに自己の入力端が接続された第１のラッチ回路と、
   前記第１のラッチ回路の出力端に自己の入力端が接続された第２のラッチ回路と、
   前記第２のラッチ回路の出力端より出力された前記階調データに応じた階調信号を前記データ線に出力する出力回路とを含み、
   前記第２の回路ユニットは、
   前記データバスに自己の入力端が接続された第１のラッチ回路と、
   前記第２の回路ユニットにおける前記第１のラッチ回路の出力端に自己の一方の入力端が接続され、前記第１の回路ユニットにおける前記第１のラッチ回路の出力端に自己の他方の入力端が接続されているとともに、前記一方の入力端または前記他方の入力端を選択的に自己の出力端に接続する第１のセレクタと、
   前記第１のセレクタの出力端に自己の入力端が接続された第２のラッチ回路と、
   前記第２のラッチ回路の出力端より出力された前記階調データに応じた階調信号を前記データ線に出力する出力回路とを含むことを特徴とする請求項１に記載されたデータ線駆動回路。
3. 前記第１の回路ユニットは、
   前記データバスに自己の入力端が接続された第１のラッチ回路と、
   前記第１のラッチ回路の出力端に自己の入力端が接続された第２のラッチ回路と、
   前記第２のラッチ回路の出力端より出力された前記階調データに応じた階調信号を前記データ線に出力する出力回路とを含み、
   前記第２の回路ユニットは、
   前記データバスに自己の入力端が接続された第１のラッチ回路と、
   前記第１のラッチ回路の出力端に自己の入力端が接続された第２のラッチ回路と、
   前記第２の回路ユニットにおける前記第２のラッチ回路の出力端に自己の一方の入力端が接続され、前記第１の回路ユニットにおける前記第２のラッチ回路の出力端に自己の他方の入力端が接続されているとともに、前記一方の入力端または前記他方の入力端を選択的に自己の出力端に接続する第１のセレクタと、
   前記第１のセレクタの出力端より出力された前記階調データに応じた階調信号を前記データ線に出力する出力回路とを含むことを特徴とする請求項１に記載されたデータ線駆動回路。
4. 前記シフトレジスタは、
   ｍ段のシフトレジスタ構成の一部を形成するとともに、前記第１の回路ユニットに対する前記ラッチ信号を生成する複数の第３のラッチ回路と、
   前記第３のラッチ回路と交互に設けることにより、前記ｍ段のシフトレジスタ構成の一部を形成するとともに、前記第２の回路ユニットに対する前記ラッチ信号を生成する複数の第４のラッチ回路と、
   前段に位置する前記第４のラッチ回路の出力端に自己の一方の入力端が接続され、前々段に位置する前記第３のラッチ回路の出力端に自己の他方の入力端が接続され、後段に位置する前記第３のラッチ回路の入力端に自己の出力端が接続されているとともに、前記一方の入力端または前記他方の入力端を選択的に前記出力端に接続する第２のセレクタと
   を有することを特徴とする請求項１から３のいずれかに記載されたデータ線駆動回路。
5. 前記高解像度モード時には、前記第２のセレクタが、前段に位置する前記第４のラッチ回路の出力端と、後段に位置する前記第３のラッチ回路の入力端とを接続することによって、複数の前記第３のラッチ回路と複数の前記第４のラッチ回路とが協働して、前記ｍ個のラッチ信号を生成し、
   前記低解像度モード時には、前記第２のセレクタが、前々段に位置する前記第３のラッチ回路の出力端と、後段に位置する前記第３のラッチ回路の入力端とを接続することによって、複数の前記第３のラッチ回路が動作して、前記ｉ個のラッチ信号を生成することを特徴とすることを特徴とする請求項４に記載されたデータ線駆動回路。
6. 前記第３のラッチ回路は、第１のクロック信号によって動作し、前記第４のラッチ回路は、第２のクロック信号によって動作し、
   前記高解像度モード時には、前記第１のクロック信号および前記第２のクロック信号は、同一クロックに設定され、
   前記低解像度モード時には、前記第１のクロック信号は、前記高解像度モード時よりも長い周期に設定されるとともに、前記第２のクロック信号は、前記第４のラッチ回路を非動作状態に設定するレベルに維持されることを特徴とする請求項５に記載されたデータ線駆動回路。
7. 電気光学装置において、
   複数の走査線と、
   複数のデータ線と、
   前記複数の走査線と前記複数のデータ線との交差に位置的に対応して複数の画素が配置された表示部と、
   前記複数の走査線を順次選択する走査線駆動回路と、
   前記走査線駆動回路と協働して、前記複数のデータ線に階調信号を出力するデータ線駆動回路とを有し、
   前記データ線駆動回路は、請求項１から６のいずれかに記載されたデータ線駆動回路であることを特徴とする電気光学装置。
8. 前記高解像度モードと前記低解像度モードとの切り替えを指示するモード信号を生成するモード信号生成回路をさらに有し、
   前記モード信号生成回路は、
   前記表示部において低解像度表示または高解像度表示を行う指定領域のアドレスを保持するレジスタと、
   水平方向のデータ数をカウントする水平カウンタと、
   垂直方向のデータ数をカウントする垂直カウンタと、
   前記水平カウンタによるカウント値および前記垂直カウンタによるカウント値を前記レジスタによって保持された前記アドレスと比較することにより、前記モード信号を生成する比較回路と
   を有することを特徴とする請求項７に記載された電気光学装置。
9. 前記モード信号生成回路は、使用状況またはバッテリー残量の状況に応じて、前記モード信号を生成することことを特徴とする請求項８に記載された電気光学装置。
10. 請求項７から９のいずれかに記載された電気光学装置を具備したことを特徴とする電子機器。

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