JP5281215B1 - Solid-state imaging device - Google Patents
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Abstract
固体撮像装置において、画素は、基板(1)上に形成された第1の島状半導体(P11)を有し、駆動出力回路は、基板上に第1の島状半導体(P11)と同じ高さで形成された第2の島状半導体(4a〜4c)を有する。第1の島状半導体(P11)は、その外周に形成された第1のゲート絶縁層(6b)と、第1のゲート絶縁層(6b)を囲む第1のゲート導体層(105a)とを有する。第2の島状半導体(4a〜4c)は、その外周に形成された第2のゲート絶縁層(6a)と、第2のゲート絶縁層(6a)を囲む第2のゲート導体層(7a)と、を有する。第1のゲート導体層(105a)及び第2のゲート導体層(7a)は、それぞれの底部が同じ面上に位置している。 In the solid-state imaging device, the pixel has a first island-shaped semiconductor (P11) formed on the substrate (1), and the drive output circuit has the same height as the first island-shaped semiconductor (P11) on the substrate. The second island-shaped semiconductors (4a to 4c) are formed. The first island-like semiconductor (P11) includes a first gate insulating layer (6b) formed on the outer periphery thereof and a first gate conductor layer (105a) surrounding the first gate insulating layer (6b). Have. The second island-shaped semiconductors (4a to 4c) include a second gate insulating layer (6a) formed on the outer periphery thereof and a second gate conductor layer (7a) surrounding the second gate insulating layer (6a). And having. The bottom portions of the first gate conductor layer (105a) and the second gate conductor layer (7a) are located on the same plane.
Description
本発明は、島状半導体構造を有する半導体内にチャネル領域が形成されているSGT(Surround Gate Transistor)を備える固体撮像装置に関し、画素と駆動出力回路を有する固体撮像装置に関する。 The present invention relates to a solid-state imaging device including an SGT (Surround Gate Transistor) in which a channel region is formed in a semiconductor having an island-shaped semiconductor structure, and to a solid-state imaging device having a pixel and a drive output circuit.
現在、CMOS固体撮像装置は、ビデオカメラ、スチールカメラなどに広く用いられている。これら固体撮像装置は、画素と、画素に繋がった駆動出力回路から構成されている。そして、固体撮像装置の高画素密度化、高解像度化、カラー撮像における低混色化、高感度化などの性能向上が常に求められている。これに対し、固体撮像装置の高解像度化を実現するために画素高密度化などによる技術革新が行われてきた。 Currently, CMOS solid-state imaging devices are widely used for video cameras, still cameras, and the like. These solid-state imaging devices are composed of a pixel and a drive output circuit connected to the pixel. Further, there is a constant demand for performance improvements such as higher pixel density, higher resolution, lower color mixing in color imaging, and higher sensitivity in solid-state imaging devices. On the other hand, technological innovations such as higher pixel density have been performed in order to achieve higher resolution of solid-state imaging devices.
図8A〜図8Dに従来例の固体撮像装置を示す。
図8Aに、従来例に係る、1個の島状半導体100に、1個の画素が構成されている固体撮像装置の断面構造図を示す(例えば、特許文献1を参照)。
図8Aに示すように、この画素を構成する島状半導体100においては、基板101上に、信号線N+領域102(以下、「N+領域」をドナー不純物が多く含まれた半導体領域とする。)が形成されている。この信号線N+領域102上にP領域103(以下、アクセプタ不純物が含まれた半導体領域を「P領域」とする。)が形成され、このP領域103の外周部に絶縁層104が形成され、この絶縁層104を介在させてゲート導体層105が形成されている。このゲート導体層105の上方部位におけるP領域103の外周部に、N領域(以下、ドナー不純物が含まれた半導体領域を「N領域」とする。)106が形成されている。このN領域106及びP領域103上において、島状半導体100の上部にP+領域(以下、アクセプタ不純物が多く含まれた半導体領域を「P+領域」とする。)107が形成されている。このP+領域107は、画素選択線導体層108に接続されている。上述した絶縁層104は、島状半導体100の外周部を囲んだ状態で互いに繋がっている。同様に、ゲート導体層105も、島状半導体100の外周部を囲んだ状態で互いに繋がっている。
8A to 8D show a conventional solid-state imaging device.
FIG. 8A shows a cross-sectional structure diagram of a solid-state imaging device in which one pixel is configured in one island-
As shown in FIG. 8A, in an island-
本固体撮像装置では、入射光が、島状半導体100の上面にあるP+領域107側から照射される。島状半導体100内において、P領域103とN領域106とからなるフォトダイオード領域が形成されており、この光照射によって、当該フォトダイオード領域における光電変換領域にて信号電荷(ここでは、自由電子)が発生する。そして、この信号電荷は、フォトダイオード領域のN領域106に蓄積される。また、島状半導体100内において、このN領域106をゲート、P+領域107をソースとし、信号線N+領域102近傍のP領域103をドレインとした接合トランジスタが構成されている。そして、接合トランジスタのドレイン・ソース間電流(出力信号)が、N領域106に蓄積された信号電荷量に対応して変化し、信号線N+領域102から外部に取り出され、読み出される。さらに、島状半導体100内には、フォトダイオード領域のN領域106をソース、ゲート導体層105をリセットゲート、信号線N+領域102をドレイン、N領域106と信号線N+領域102間のP領域103をチヤネルとしたリセットMOSトランジスタが形成されている(以後、このゲート導体層を「リセットゲート導体層」と称する。)。そして、このN領域106に蓄積された信号電荷は、リセットMOSトランジスタのリセットゲート導体層105にプラス・オン電圧が印加されることによって、信号線N+領域102に除去される。
In the solid-state imaging device, incident light is irradiated from the P + region 107 side on the upper surface of the island-
この固体撮像装置の撮像動作は、以下の動作から構成される。即ち、信号線N+領域102、リセットゲート導体層105、P+領域107にグランド電圧(0V)が印加された状態で、島状半導体100の上面から入射した光線の照射によって光電変換領域(フォトダイオード領域)に発生した信号電荷をN領域106に蓄積する信号電荷蓄積動作と、信号線N+領域102及びリセットゲート導体層105にグランド電圧が印加されるとともに、P+領域107にプラス電圧が印加された状態で、蓄積信号電荷量に応じて変化したN領域106の電位により変調された接合トランジスタのソース・ドレイン電流を信号電流として読み出す信号電荷読み出し動作と、この信号電荷読み出し動作の後に、P+領域107にグランド電圧が印加されるとともに、リセットゲート導体層105及び信号線N+領域102にプラス電圧が印加された状態で、N領域106に蓄積されている信号電荷を信号線N+領域102に除去するリセット動作と、から構成される。
The imaging operation of this solid-state imaging device includes the following operations. That is, in a state where the ground voltage (0 V) is applied to the signal line N + region 102, the reset
図8Bに、画素を構成する島状半導体P11〜P33(図8Aの島状半導体100に対応する。)が2次元状に配列された画素領域の周辺に駆動出力回路を有する固体撮像装置の模式平面図を示す(例えば、特許文献2を参照)。
図8Bに示すように、信号線N+領域102a,102b,102c(図8Aの102に対応する。)上に画素を構成する島状半導体P11〜P33が形成されている。画素島状半導体P11〜P33の水平列毎に画素選択線導体層108a,108b,108c(図8Aの108に対応する。)が繋がって形成され、画素領域の周辺に設けられた画素選択線垂直走査回路110に接続されている。同様に、画素を構成する島状半導体P11〜P33の水平列毎にリセットゲート導体層105a,105b,105c(図8Aに示すゲート導体層105に対応する。)が繋がって形成され、画素領域の周辺に設けられたリセット線垂直走査回路112に接続されている。このリセット線垂直走査回路112は、各リセットゲート導体層105a,105b,105cに繋がるSGTからなるCMOSインバータ回路113a,113b,113cと、このCMOSインバータ回路113a,113b,113cに繋がるシフトレジスタ114とからなる。そして、このCMOSインバータ回路113a,113b,113cは、例えば2個のPチャネルSGTと1個のNチャネルSGTを使用した構成になっている。CMOSインバータ回路113a,113b,113cの入力端子にシフトレジスタ114から低レベル電圧が印加されると、出力端子からリセット・オン電圧VRHがリセットゲート導体層105a,105b,105cに印加される一方で、高レベル電圧が印加されると、出力端子からリセット・オフ電圧VRLがリセットゲート導体層105a,105b,105cに印加される。各信号線N+領域102a,102b,102cの下方部位はスイッチSGT115a,115b,115cに接続され、各スイッチSGT115a,115b,115cのゲートは信号線水平走査回路116に接続されている。そして、各スイッチSGT115a,115b,115cのドレインは出力回路117に接続されている。信号電荷蓄積動作時にはグランド電圧(=0V)、信号電荷読出し動作時にはフローティング、信号電荷除去動作時にはリセット電圧VRDが印加されるスイッチ回路118a,118b,118cが、各信号線N+領域102a,102b,102cの上部に繋がるように形成されている。
ここで、SGT(Surrounding Gate Transistor)とは、シリコン柱の外周にゲート絶縁層を介してゲート導体層を形成した構造のトランジスタをいう。
FIG. 8B is a schematic diagram of a solid-state imaging device having a drive output circuit around a pixel region in which island-shaped semiconductors P11 to P33 (corresponding to the island-
As shown in FIG. 8B, island-shaped semiconductors P11 to P33 constituting pixels are formed on the signal line N + regions 102a, 102b, and 102c (corresponding to 102 in FIG. 8A). Pixel selection
Here, SGT (Surrounding Gate Transistor) refers to a transistor having a structure in which a gate conductor layer is formed on the outer periphery of a silicon pillar via a gate insulating layer.
信号電荷蓄積動作は、信号線N+領域102a,102b,102cが、スイッチSGT115a,115b,115cのゲートに信号線水平走査回路116からオフ電圧が印加され、かつ、スイッチ回路118a,118b,118cがグランド電圧側になることで、グランド電圧となった状態、リセットゲート導体層105a,105b,105cにリセット・オフ電圧VRLが印加された状態、画素選択線導体層108a,108b,108cにグランド電圧が印加されている状態、において行われる。
信号電荷読出し動作は、リセットゲート導体層105a,105b,105cにリセット・オフ電圧VRLが印加され、読み出す画素の画素選択線導体層108a,108b,108cに高レベル電圧が印加され、かつ、読み出す画素の信号線N+領域102a,102b,102cに繋がるスイッチSGT115a,115b,115cのゲートにオン電圧が印加され、スイッチ回路118a,118b,118cの出力端子がフローティング、出力回路117の入力端子が低レベル電圧の状態において、読み出す画素の接合トランジスタのソース・ドレイン電流が出力回路117に取り込まれることによって行われる。
信号電荷除去動作は、全画素選択線導体層108a,108b,108cがグランド電圧、全スイッチSGT115a,115b,115cがオフになっている状態において、蓄積信号電荷を除去する画素の島状半導体P11〜P33に繋がるリセットゲート導体層105a,105b,105cにリセット・オン電圧が印加され、スイッチ回路118a,118b,118cの出力端子がリセット電圧VRDになることによって行われる。
In the signal charge accumulation operation, the signal line N + regions 102a, 102b, and 102c are applied with an off voltage from the signal line
In the signal charge reading operation, a reset / off voltage VRL is applied to the reset
In the signal charge removal operation, the island-like semiconductors P11 to P11 of the pixel from which the accumulated signal charge is removed in a state where all the pixel selection
図8Cに、図8Bにおいて2点鎖線で囲まれた領域Aにおける模式平面図を示す。画素を構成する島状半導体P11は信号線N+領域102a上に形成され、CMOSインバータ回路113aのNチャネルSGTを構成する島状半導体119aは第1の半導体層120a上に形成され、PチャネルSGTを構成する島状半導体119b,119cは第2の半導体層120b上に形成されている。NチャネルSGTを構成する島状半導体119aの下方部位に繋がるように、第1の半導体層120aの上部にPウエル領域121aが形成されている(図面では重なっている)。そして、PチャネルSGTを構成する島状半導体119b、119cの下方部位に繋がるように、第2の半導体層120bの上部にNウエル領域121bが形成されている(図面では重なっている)。Pウエル領域121a内にあって、NチャネルSGTを構成する島状半導体119aの下方部位と、これに繋がるN+領域122aが形成されている。そして、Nウエル領域121b内にあって、PチャネルSGTを構成する島状半導体119b、119cの下方部位と、これに繋がったP+領域122bが形成されている。NチャネルSGTのドレインN+領域123aがNチャネルのための島状半導体119aの上部に形成され、このドレインN+領域123aがコンタクトホール124aを介して、リセット・オフ電圧VRLが印加された第1層目金属配線層125a(一点鎖線で記載)に接続されている。
FIG. 8C shows a schematic plan view of a region A surrounded by a two-dot chain line in FIG. 8B. The island-shaped semiconductor P11 constituting the pixel is formed on the signal line N + region 102a, the island-shaped semiconductor 119a constituting the N-channel SGT of the
そして、PチャネルSGTのドレインP+領域123b,123cがPチャネルのための島状半導体119b,119cの上部に形成され、このドレインP+領域123b,123cがコンタクトホール124b,124cを介して、リセット・オン電圧VRHが印加された第1層目金属配線層125b(一点鎖線で記載)に接続されている。NチャネルSGTとPチャネルSGTゲート導体層126が繋がるように形成され、このゲート導体層126がコンタクトホール127aを介してシフトレジスタ回路114に繋がる第1層目金属配線層125c(一点鎖線で記載)に接続されている。画素を構成する島状半導体P11のリセットゲート導体層105aとPチャネルSGTのドレインP+領域122bとは、コンタクトホール127e,127fを介して第1層目金属配線層125e(一点鎖線で記載)で接続されている。そして、PチャネルSGTのソースP+領域122bとNチャネルSGTのドレインN+領域122aとは、コンタクトホール127b,127dを介して、第1層目金属配線層125b(一点鎖線で記載)で接続されている。Pウエル領域121aは、コンタクトホール127cを介して、第1層目金属配線層125a,125b,125c,125d,125eの上部にある第2層目金属配線層128a(点線で記載)に接続されている。そして、Nウエル領域121bは、コンタクトホール127eを介して、第1層目金属配線層125a,125b,125c,125d,125eの上部にある第2層目金属配線層128b(点線で記載)に接続されている。
The drain P + regions 123b and 123c of the P channel SGT are formed on the island-shaped
図8Dに、図8CのB−B’線に沿った断面構造図を示す。画素を構成する島状半導体P11の断面構造は、図8Aに示したものと同じである。基板100(例えばSiO2層)上に、画素の信号線N+領域102aと、第1の半導体層120aと、第2の半導体層120bと、が形成されている。画素を構成する島状半導体P11が信号線N+領域102a上に形成され、NチャネルSGTを構成する島状半導体119aが第1の半導体層120a上に形成され、PチャネルSGTを構成する島状半導体119b、119cが第2の半導体層120b上に形成されている。第1の半導体層120aの上部にPウエル領域121aが形成され、第2の半導体層120bの上部にNウエル領域121bが形成されている。Pウエル領域121a上部であって、NチャネルSGTを構成する島状半導体119aの下方部位には、ソースN+領域122aが形成されている。そして、Nウエル領域121bの上部であって、PチャネルSGTを構成する島状半導体119b、119cの下方部位には、ソースP+領域122bが形成されている。NチャネルSGTを構成する島状半導体119aの上部にはドレインN+領域123aが形成されている。そして、PチャネルSGTを構成する島状半導体119b、119cの上部にはドレインP+領域123b、123cが形成されている。NチャネルSGTを構成する島状半導体119aのソース・ドレインN+領域122a,123aの間においては、NチャネルSGTのチャネルはP領域131aであり、PチャネルSGTを構成する島状半導体のソース・ドレインP+領域122bと123b,123cとの間においては、PチャネルSGTのチャネルはN領域131b,131cである。NチャネルSGTを構成する島状半導体119aの外周部に、NチャネルSGTゲート絶縁層129aが形成され、このNチャネルSGTゲート絶縁層129aに繋がるように第1の半導体層120a外周に絶縁層132aが形成されている。
FIG. 8D shows a cross-sectional structure diagram along the line BB ′ of FIG. 8C. The cross-sectional structure of the island-shaped semiconductor P11 constituting the pixel is the same as that shown in FIG. 8A. A pixel signal line N + region 102a, a
そして、PチャネルSGTを構成する島状半導体119a,119cの外周部に、PチャネルSGTゲート絶縁層129b,129cが形成され、このPチャネルSGTを構成するゲート絶縁層129b,129cに繋がった第2の半導体層120bの外周部に絶縁層132bが形成されている。画素を構成する島状半導体P11の外周部に繋がったリセットMOSトランジスタのリセットゲート導体層105aはコンタクトホール127fを介して第1層目金属配線層125eに接続され、この第1層目金属配線層125eはコンタクトホール127bを介して、PチャネルSGTを構成する島状半導体119b、119cの下方部位に繋がるソースP+領域122bに接続されている。NチャネルSGTとPチャネルSGTゲート導体層126が、NチャネルSGTを構成する島状半導体119aとPチャネルSGTを構成する島状半導体119b、119cとの間と、それらのゲート絶縁層129b,129cの外周に繋がり、コンタクトホール127aを介してシフトレジスタ回路に繋がる第1層目金属配線層125cに接続されている。
Then, P-channel SGT
ドレインN+領域123aがコンタクトホール124aを介して、リセット・オフ電圧VRLが印加された第1層目金属配線層125aに接続されている。そして、PチャネルSGTのドレインP+領域123b、123cがコンタクトホール124b、124cを介して、リセット・オン電圧VRHが印加された第1層目金属配線層125bに接続されている。第1の半導体層120a、第2の半導体層120b、信号線N+領域102a、NチャネルSGTを構成する島状半導体119a、PチャネルSGTを構成する島状半導体119b,119c、画素を構成する島状半導体P11の間に、基板100上に第1の層間絶縁層130a、第2の層間絶縁層130b、第3の層間絶縁層130c、第4の層間絶縁層130d、第5の層間絶縁層130eが形成されている。第1の層間絶縁層130a上に画素のリセットゲート導体層105aが配線され、第2の層間絶縁層130b上にPチャネル・NチャネルSGTゲート導体層126が配線され、第3の層間絶縁層130c上に画素選択線導体層108aが配線され、第4の層間絶縁層130d上に第1層目金属配線層125a,125b,125c,125eが形成され、第5の層間絶縁層130e上にPウエル領域121aに接続された第2層目金属配線層128aと、Nウエル領域121bに接続された第2層目金属配線層128bとが形成されている。
The drain N + region 123a is connected to the first
図8Dの断面構造図に示すように、画素を構成する島状半導体P11におけるリセットMOSトランジスタのリセットゲート導体層105aが、画素を構成する島状半導体P11の底部にあるのに対して、CMOSインバータ回路113aのSGTゲート導体層126は、第1・第2の半導体層120a,120b上のSGTを構成する島状半導体119a,119b,119cの底部にある。画素を構成する島状半導体P11のフォトダイオード領域は、画素を構成する島状半導体P11の上面より入射した光をこのフォトダイオード領域で効率良く吸収するために、2.5〜3μmの高さが必要である(非特許文献1を参照)。
これに対して、リセットゲート導体層105aとSGTゲート導体層126の高さは0.1μm程度、またはそれ以下であっても良い。通常、最初に信号線N+領域102aに画素を構成する島状半導体P11を加えた厚さと、同じ厚さの半導体層120a,120bを、CMOSインバータ回路113aを含む駆動出力回路領域に形成し、その後に画素を構成する島状半導体P11とSGTを構成する島状半導体119a,119bを形成する。このため、画素を構成する島状半導体P11のリセットゲート導体層105aと、SGTゲート導体層126の高さ方向の位置に、必然的に、ほぼ画素を構成する島状半導体P11の高さの違いが生じる。そして、リセットゲート導体層105aは第1の層間絶縁層130a上に形成されており、SGTゲート導体層126は第2の層間絶縁層130b上に形成されるため、リセットゲート導体層105aとSGTゲート導体層126は、必然的に、別々に形成しなければいけない。同様に、信号線N+領域102aとNチャネルSGTのソースN+領域122aは別々に形成しなければいけない。このため、この固体撮像装置の製造は、画素を構成する島状半導体P11の構造を形成する工程に加えて、駆動出力回路を構成するSGTを形成する工程が必要になる。これは、本固体撮像装置の歩留り低下、コスト増加に繋がる。
8D, the reset
On the other hand, the height of the reset
なお、図8C、図8Dでは、第1・第2の半導体層120a,120bの上部にPウエル領域121a、Nウエル領域121bを形成されている。Pウエル領域121aとNウエル領域121bの存在によって、例えば第1・第2の半導体層120a、120bに入射した漏洩光により発生する電流がNチャネルSGTのソースN+領域122a及びPチャネルSGTのソースP+領域122bに流入することを防止して、CMOSインバータ回路113aの誤動作が発生しづらくなっている。また、Pウエル領域121aとNウエル領域121bと、コンタクトホール127c,127eを介して接続された第2層目金属配線層128a、128bを、例えばグランド電圧に印加しておくことにより、NチャネルSGTのソースN+領域122a及びPチャネルSGTのソースP+領域122bを、電気的に浮遊している第1・第2の半導体層120a,120bから分離することにより、CMOSインバータ回路113aをより安定に動作させることができる。
8C and 8D, a
Nチャネル・PチャネルSGTは、このCMOSインバータ回路113a以外の駆動出力回路である、リセット線垂直走査回路112のシフトレジスタ114、画素選択走査回路110、水平走査回路116、出力回路117、スイッチSGT115a,115b,115c、スイッチ回路118a,118b,118cにも形成されるので、上述の本固体撮像装置の歩留り低下、コスト増加に繋がる問題を生じる。
The N channel / P channel SGT is a drive output circuit other than the
従来例の固体撮像装置においては、画素を構成する島状半導体P11におけるリセットMOSトランジスタのリセットゲート導体層105aが、画素を構成する島状半導体P11の底部にあるのに対して、駆動出力回路におけるSGTゲート導体層126が、画素を構成する島状半導体P11上面とほぼ同じ高さにある、第1・第2の半導体層120a,120b上のSGTを構成する島状半導体119a,119bにある。リセットMOSトランジスタのリセットゲート導体層105aと駆動出力回路におけるSGTゲート導体層126の高さの差は、画素を構成する島状半導体P11のフォトダイオード領域として必要な2.5〜3μmと大きい。そして、リセットMOSトランジスタのリセットゲート導体層105aと駆動出力回路におけるSGTゲート導体層126が異なる層間絶縁層130a,130b上に形成される。このため、必然的に、リセットMOSトランジスタのリセットゲート導体層105aと駆動出力回路におけるSGTゲート導体層126は、別々に形成しなければいけない。同様に、信号線N+領域102aとNチャネルSGTのソースN+領域122aも、別々に形成する必要がある。このため、固体撮像装置の製造において、画素を構成する島状半導体P11の構造を形成する工程に加えて、駆動出力回路におけるSGTを形成する工程が必要になる。これは、本固体撮像装置の歩留り低下、コスト増加に繋がる。これに対し、画素を構成する島状半導体P11と駆動出力回路を構成するSGTとを同一の基板100上に形成する固体撮像装置において、歩留まり低下、およびコスト増加を抑制しうる固体撮像装置が求められる。
本発明は、上記の事情を鑑みてなされたものであり、歩留まり低下、およびコスト増加を抑制しうる固体撮像装置を実現することを目的とする。
In the solid-state imaging device of the conventional example, the reset
The present invention has been made in view of the above circumstances, and an object thereof is to realize a solid-state imaging device capable of suppressing a decrease in yield and an increase in cost.
上記目的を達成するため、本発明の固体撮像装置は、
2次元状に配置された画素と、前記画素を駆動するとともに、前記画素からの信号を読み出す駆動出力回路と、を有する固体撮像装置において、
前記画素は、基板上に形成された第1の島状半導体を有し、
前記駆動出力回路は、前記基板上に、前記第1の島状半導体と同じ高さになるように形成された少なくとも1つの第2の島状半導体を有し、
前記第1の島状半導体は、
前記第1の島状半導体の底部に形成された第1の半導体領域と、
前記第1の半導体領域上に形成され、前記第1の半導体領域と反対導電型、または真性型の半導体からなる第2の半導体領域と、
前記第2の半導体領域の下部、かつ、外周に形成された第1のゲート絶縁層と、
前記第1のゲート絶縁層を囲むように形成された第1のゲート導体層と、
前記第1のゲート導体層に隣接する前記第2の半導体領域の外周部に形成され、前記第1の半導体領域と同じ導電型の半導体からなる第3の半導体領域と、
前記第3の半導体領域及び前記第2の半導体領域上に形成され、前記第1の半導体領域と反対の導電型の半導体からなる第4の半導体領域とを、有し、
前記第2の島状半導体は、
前記第2の島状半導体の下部に形成された第5の半導体領域と、
前記第5の半導体領域上に形成され、前記第5の半導体領域と反対導電型、または真性型の半導体からなる第6の半導体領域と、
前記第6の半導体領域の外周に形成された第2のゲート絶縁層を囲むように形成された第2のゲート導体層と、
前記第6の半導体領域上に、前記第2のゲート導体層に隣接するように、かつ、前記第2の半導体領域の上方に位置するように形成された第7の半導体領域と、を有し、
前記第1のゲート導体層及び前記第2のゲート導体層は、それぞれの底部が同じ面上に位置している、
ことを特徴とする。
In order to achieve the above object, the solid-state imaging device of the present invention includes:
In a solid-state imaging device having two-dimensionally arranged pixels, and a drive output circuit that drives the pixels and reads signals from the pixels,
The pixel has a first island-shaped semiconductor formed on a substrate,
The drive output circuit has at least one second island-shaped semiconductor formed on the substrate to have the same height as the first island-shaped semiconductor,
The first island-shaped semiconductor is
A first semiconductor region formed at the bottom of the first island-shaped semiconductor;
A second semiconductor region formed on the first semiconductor region and made of a semiconductor having a conductivity type opposite to that of the first semiconductor region or an intrinsic type;
A first gate insulating layer formed at a lower portion and an outer periphery of the second semiconductor region;
A first gate conductor layer formed so as to surround the first gate insulating layer;
A third semiconductor region formed on the outer periphery of the second semiconductor region adjacent to the first gate conductor layer and made of a semiconductor having the same conductivity type as the first semiconductor region;
A fourth semiconductor region formed on the third semiconductor region and the second semiconductor region and made of a semiconductor having a conductivity type opposite to the first semiconductor region;
The second island-shaped semiconductor is
A fifth semiconductor region formed under the second island-shaped semiconductor;
A sixth semiconductor region formed on the fifth semiconductor region and made of a semiconductor having a conductivity type opposite to that of the fifth semiconductor region or an intrinsic type;
A second gate conductor layer formed so as to surround a second gate insulating layer formed on the outer periphery of the sixth semiconductor region;
The sixth semiconductor region, so as to be adjacent to the second gate conductor layer, and have a, a seventh semiconductor region formed so as to be located above the second semiconductor region ,
The first gate conductor layer and the second gate conductor layer have their bottoms located on the same plane,
It is characterized by that.
前記第1のゲート導体層及び前記第2のゲート導体層の高さが互いに同じである、とすることができる。 The first gate conductor layer and the second gate conductor layer may have the same height.
前記第2のゲート導体層が、複数の前記第2の島状半導体の内の一部の前記第2の島状半導体を囲むように形成された第3のゲート導体層と、複数の前記第2の島状半導体の内において、前記第3のゲート導体層が囲む前記第2の島状半導体とは異なる前記第2の島状半導体を囲むように形成され、前記第3のゲート導体層と異なる材料からなる第4のゲート導体層と、から構成されている、とすることができる。 A third gate conductor layer formed so as to surround a part of the second island-shaped semiconductors among the plurality of second island-shaped semiconductors; Among the two island-shaped semiconductors, the third gate conductor layer is formed so as to surround the second island-shaped semiconductor different from the second island-shaped semiconductor surrounded by the third gate conductor layer, And a fourth gate conductor layer made of a different material.
前記第3のゲート導体層及び前記第4のゲート導体層の高さが互いに異なる、とすることができる。 The third gate conductor layer and the fourth gate conductor layer may have different heights.
前記第3のゲート導体層及び前記第4のゲート導体層の高さが互いに同じである、とすることができる。 The third gate conductor layer and the fourth gate conductor layer may have the same height.
前記第2の島状半導体において、前記第6の半導体領域上に、前記第7の半導体領域が形成され、前記第7の半導体領域上に、シリサイド層又は金属層からなる導体層が形成されている、とすることができる。 In the second island-shaped semiconductor, the seventh semiconductor region is formed on the sixth semiconductor region, and a conductor layer made of a silicide layer or a metal layer is formed on the seventh semiconductor region. It can be said.
前記第2の島状半導体において、前記第6の半導体領域を囲むように金属層が設けられている、とすることができる。 In the second island-shaped semiconductor, a metal layer may be provided so as to surround the sixth semiconductor region.
前記第1の島状半導体及び前記第2の島状半導体と、当該第1及び第2の島状半導体と同じ高さに形成された第3の島状半導体と、を有し、
前記第1の島状半導体を囲むように形成された前記第1のゲート導体層と、前記第2の島状半導体を囲むように形成された前記第2のゲート導体層の内の少なくとも一方が、前記第3の島状半導体を囲むように延在しており、
前記第1のゲート導体層及び前記第2のゲート導体層の内の少なくとも一方が、前記第3の島状半導体の内部に形成された導体層と、前記第3の島状半導体の下方部位で電気的に接続されている、とすることができる。
The first island-shaped semiconductor and the second island-shaped semiconductor, and a third island-shaped semiconductor formed at the same height as the first and second island-shaped semiconductor,
At least one of the first gate conductor layer formed so as to surround the first island-shaped semiconductor and the second gate conductor layer formed so as to surround the second island-shaped semiconductor; , Extending around the third island-shaped semiconductor,
At least one of the first gate conductor layer and the second gate conductor layer is a conductor layer formed inside the third island-shaped semiconductor, and a lower portion of the third island-shaped semiconductor. It can be electrically connected.
前記第3の島状半導体の内部に形成された導体層が、前記第1の半導体領域及び前記第5の半導体領域の内の少なくとも一方と、前記第3の島状半導体の下方部位で接続されている、とすることができる。 A conductor layer formed inside the third island-shaped semiconductor is connected to at least one of the first semiconductor region and the fifth semiconductor region at a lower portion of the third island-shaped semiconductor. It can be said that.
本発明によれば、画素高集積化、高感度化、低コスト化を可能にする固体撮像装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the solid-state imaging device which enables high pixel integration, high sensitivity, and cost reduction can be provided.
以下に、本発明の実施形態に係る固体撮像装置について図面を参照して説明する。 It will be described below with reference to the accompanying drawings solid-state imaging device according to implementation embodiments of the present invention.
(第1の実施形態)
以下、図1A〜図1Cを参照しながら、本発明の第1の実施形態に係る固体撮像装置について説明する。
(First embodiment)
The solid-state imaging device according to the first embodiment of the present invention will be described below with reference to FIGS. 1A to 1C.
本実施形態に係る固体撮像装置の模式平面図は、図8Bに示すものと同じである。図1Aに、図8Bに示す固体撮像装置の模式平面図の2点鎖線で囲まれた領域Aの、模式回路図を示す。リセットゲート導体層105aは、2個のPチャネルSGT4aa、4bbと1個のNチャネルSGT4ccからなるCMOSインバータ回路113aに接続され、このCMOSインバータ回路113aはシフトレジスタ114に接続されている。
そして、このCMOSインバータ回路113aの入力端子にシフトレジスタ114から低レベル電圧が印加されると、出力端子からリセット・オン電圧VRHがリセットゲート導体層105aに印加され、CMOSインバータ回路113aの入力端子にシフトレジスタ114から高レベル電圧が印加されると、出力端子からリセット・オフ電圧VRLがリセットゲート導体層105aに印加される。
The schematic plan view of the solid-state imaging device according to this embodiment is the same as that shown in FIG. 8B. FIG. 1A shows a schematic circuit diagram of a region A surrounded by a two-dot chain line in the schematic plan view of the solid-state imaging device shown in FIG. 8B. The reset
When the low-level voltage from the
図1Bに、図1Aの模式平面図を示す。酸化シリコン基板(SiO2基板)1上に、画素領域における信号線N+領域102aとCMOSインバータ回路113a領域のNチャネルSGT4ccのソース用板状N+領域3aとPチャネルSGT4aa,4bbのソース用板状P+領域3bが形成されている。また、信号線N+領域102a上に画素を構成する島状半導体P11が形成され、ソース用板状N+領域3a上にNチャネルSGT4ccを構成する島状半導体4aが形成され、PチャネルSGT4aa,4bbのソース用板状P+領域3b上にPチャネルSGT4aa,4bbを構成する島状半導体4b,4cが形成されている。NチャネルSGT4ccを構成する島状半導体とPチャネルSGT4aa,4bbを構成する島状半導体を囲むように、連続したゲート導体層7aが形成され、画素を構成する島状半導体P11を囲み、水平方向に繋がったリセットゲート導体層105aが形成されている。
FIG. 1B shows a schematic plan view of FIG. 1A. On the silicon oxide substrate (SiO 2 substrate) 1, the signal line N + region 102a in the pixel region, the source plate N + region 3a of the N channel SGT4cc in the
ゲート導体層7a上にコンタクトホール9aが形成され、ゲート導体層7aはこのコンタクトホール9aを介してシフトレジスタ114に繋がる第1層目金属配線層12a(一点鎖線)に繋がっている。そして、リセットゲート導体層105a上にコンタクトホール9bが形成され、リセットゲート導体層105aはコンタクトホール9bを介して第1層目金属配線層12e(一点鎖線)に接続されている。NチャネルSGT4ccのソース用板状N+領域3aとPチャネルSGT4aa,4bbのソース用板状P+領域3bの境界上にコンタクトホール9cが形成され、このコンタクトホール9cを介して、NチャネルSGT4ccのソース用板状N+領域3aとPチャネルSGT4aa,4bbのソース用板状P+領域3bが第1層目金属配線層12e(一点鎖線)に接続されている。NチャネルSGT4ccを構成する島状半導体4aの上部にあるドレインN+領域8a上にコンタクトホール11aを形成し、PチャネルSGT4aa,4bbを構成する島状半導体4b、4cの上部にあるドレインN+領域8b、8c上にコンタクトホール11b、11cを形成している。そして、ドレインN+領域8aはコンタクトホール11aを介してリセット低レベル電圧VRLが印加されている第1層目金属配線層12b(一点鎖線)に接続され、ドレインP+領域8b、8cはコンタクトホール11b、11cを介してリセット高レベル電圧VRHが印加されている第1層目金属配線層12c、12d(一点鎖線)に接続されている。これら第1層目金属配線層12c、12dはリセットオン電圧VRHが印加されている第2層目金属配線層14(点線)に接続されている。
A
図1Cに、図1BのA−A’線に沿った断面構造図を示す。画素を構成する島状半導体P11の断面構造は、図8Dに示したものと同じである。基板1(例えばSiO2層)上に、画素の信号線N+領域102aと、NチャネルSGT4ccのソースN+領域3aと、PチャネルSGT4aa,4bbのソースP+領域3bが形成されている。画素を構成する島状半導体P11が信号線N+領域102a上に形成され、NチャネルSGT4ccを構成する島状半導体4aがソース半導体層N+領域3a上に形成され、PチャネルSGT4aa,4bbを構成する島状半導体4b,4cがソースP+領域3b上に形成されている。NチャネルSGT4ccを構成する島状半導体4aの下方部位にソースN+領域3aが繋がるとともに、PチャネルSGT4aa,4bbを構成する島状半導体4b、4cの下方部位にソースP+領域3bが繋がっている。ソースN+領域3a上にNチャネルSGT4ccのチャネルP領域5aが繋がり、ソースP+領域3b上にPチャネルSGT4aa,4bbのチャネルN領域5b、5cが繋がり、画素の信号線N+領域102a上にリセットMOSトランジスタのチャネル、接合トランジスタのドレインとなるP領域5dに繋がっている(これらチャネル半導体領域5a、5b、5c、画素を構成する島状半導体P11のP領域5dは真性型であっても良い)。ソースN+領域3aに繋がったNチャネルSGT4ccを構成する島状半導体4aの外周部に、NチャネルSGT4ccのゲート絶縁層6aが形成され、ソースP+領域3bに繋がったPチャネルSGT4aa,4bbを構成する島状半導体4b,4cの外周部に、PチャネルSGT4aa,4bbのゲート絶縁層6b、6cが形成されている。また、画素の信号線N+領域102aに繋がる画素を構成する島状半導体P11の外周部にリセットMOSゲート絶縁膜6dが形成されている。
FIG. 1C shows a cross-sectional structure diagram along line AA ′ of FIG. 1B. The cross-sectional structure of the island-shaped semiconductor P11 constituting the pixel is the same as that shown in FIG. 8D. A signal line N + region 102a of a pixel, a source N + region 3a of an N channel SGT 4cc, and a source P + region 3b of P channels SGT 4aa and 4bb are formed on the substrate 1 (for example, SiO 2 layer). The island-shaped semiconductor P11 constituting the pixel is formed on the signal line N + region 102a, and the island-shaped
NチャネルSGT4ccのゲート絶縁層6aとPチャネルSGT4aa,4bbのゲート絶縁層6b、6cの外周部を含み、基板1上に形成された第1の層間絶縁層14a上に、繋がってNチャネル・PチャネルSGT4aa,4bb、4ccのゲート導体層7aが形成されている。同じく、画素のリセットゲート導体層105aがリセットMOSのゲート絶縁膜6dの外周部を含み、第1の層間絶縁層14a上に、繋がって形成されている。NチャネルSGT4ccゲート導体層7aの上部に隣接したNチャネルSGT4ccを構成する島状半導体4a内にドレインN+領域8aが形成され、同じく、PチャネルSGT4aa,4bbゲート導体層7aに上部に隣接したPチャネルSGT4aa,4bbを構成する島状半導体4b、4c内にドレインP+領域8b、8cが形成されている。また、画素のリセットゲート導体層105aに上部に隣接した画素を構成する島状半導体P11内に、P領域5dと、このP領域5dを囲んで形成されたN領域8dよりなるフォトダイオード領域が形成されている。NチャネルSGT4ccのドレインN+領域8a、PチャネルSGT4aa,4bbのドレインP+領域8b、8cは、SGTを構成する島状半導体4a,4b,4cの上面まで繋がるように形成されている。また、画素を構成する島状半導体P11の上面に画素選択P+領域10が形成されている。この画素選択P+領域10は、第2の層間絶縁層14b上にある第3の層間絶縁層14c上に形成された画素選択線導体層108aに接続されている。
The outer periphery of the gate insulating layer 6a of the N-channel SGT4cc and the
Nチャネル・PチャネルSGT4aa,4bb,4ccのゲート導体層7aはコンタクトホール9aを介して、第4の層間絶縁層14d上に形成され、シフトレジスタに繋がる第1層目金属配線層12aに接続されている。NチャネルSGT4ccを構成する島状半導体4aの上部にあるドレインN+領域8aは、コンタクトホール11aを介してリセットオフ電圧VRLが印加されている第1層目金属配線層12bに接続されている。また、PチャネルSGTを構成する島状半導体4b,4cの上部にあるドレインP+領域8b,8cは、コンタクトホール11b、11cを介してリセットオン電圧VRHが印加されている第1層目金属配線層12c、12dに接続されている。画素のリセットゲート導体層105aはコンタクトホール9bを介して、第4の層間絶縁層14d上にある、NチャネルSGT4ccのソースN+領域3a、PチャネルSGT4aa,4bbのソースP+領域3bと電気的に接続された第1層目金属配線層12eに接続されている。また、第1層目金属配線層12c、12dはコンタクトホール15a,15bを介して、第5の層間絶縁層14e上に形成された、リセットオン電圧VRHが印加された第2層目金属配線層16に接続されている。
N-channel / P-channel SGT4aa, 4bb, 4cc
図1Cの断面構造図に示されるように、本実施形態の固体撮像装置においては、以下のような構造的特徴を有する。
第1の特徴は、基板1上に直接に、Nチャネル・PチャネルSGT4aa,4bb,4ccのソースN+領域3a、P+領域3b、信号線N+領域102aのドナー又はアクセプタ不純物を含んだ半導体領域が形成され、それらが同層に形成されている点である。
第2の特徴は、Nチャネル・PチャネルSGT4aa,4bb,4ccのゲート導体層7aと画素のリセットゲート導体層105aとが、同じ第1の層間絶縁層14a上に形成されると共に、各島状半導体4a,4b,4c,P11の底部に繋がる、ゲート絶縁膜6a,6b,6c,6dの外周に形成され、互いに同層に形成されている点である。
第3の特徴は、SGTのチャネルP領域5aまたはN領域5b,5cと、画素のリセットMOSチャネルのP領域5dと、が互いに同層に形成されている点である。
第4の特徴は、SGTを構成する島状半導体4a,4b,4cの上部において、NチャネルSGT4ccのドレインN+領域8aと、PチャネルSGT4aa,4bbのドレインP+領域8b,8cとが、画素の島状半導体P11の上部において、フォトダイオードを構成するN領域8dと選択P+領域10とが、互いに同層に形成されている。
As shown in the cross-sectional structure diagram of FIG. 1C, the solid-state imaging device of this embodiment has the following structural features.
The first feature is that a semiconductor containing donor or acceptor impurities of the source N + region 3a, the P + region 3b, and the signal line N + region 102a of the N channel / P channel SGT4aa, 4bb, 4cc directly on the
The second feature is that an N-channel / P-channel SGT4aa, 4bb, 4cc
The third feature is that the SGT channel P region 5a or
The fourth feature is that the drain N + region 8a of the N-channel SGT4cc and the drain P + regions 8b, 8c of the P-channel SGT4aa, 4bb are arranged on the island-shaped
これらの構造的な特徴によって本実施形態は、以下のような利点を有する。
第1の利点は、従来例の固体撮像装置(図8D)では、SGTを構成する島状半導体119a,119b,119cと画素を構成する島状半導体P11とを個別に形成していたのに対して、本実施形態においては、SGTを構成する島状半導体4a,4b,4cと画素を構成する島状半導体P11とを同じ工程で形成することができる点である。
第2の利点は、NチャネルSGT4ccのN+領域3a、PチャネルSGT4aa,4bbのソースP+領域3bが、基板1上に直接形成されるため、従来例の固体撮像装置(図8D)のようなNウエル層121bや、Pウエル層121aを必要としない点である。
第3の利点は、従来例の固体撮像装置(図8D参照)では個別に形成した、NチャネルSGT4ccのN+領域3aを、画素信号線N+領域102aと同じ工程で形成することができる点である。
第4の利点は、従来例の固体撮像装置(図8D参照)では個別に形成したNチャネル・PチャネルSGT4aa,4bb,4ccのゲート導体層7a、画素のリセットゲート導体層105aを同じ工程で形成できる点である。
第5の利点は、従来例の固体撮像装置(図8D参照)では個別に形成した、これらゲート導体層7a,105a上に形成するコンタクトホール9a,9bを同じ工程で形成できる点である。
Due to these structural features, the present embodiment has the following advantages.
The first advantage is that in the solid-state imaging device of the conventional example (FIG. 8D), the island-shaped
The second advantage is that the N + region 3a of the N channel SGT4cc and the source P + region 3b of the P channels SGT4aa and 4bb are formed directly on the
A third advantage is that the N + region 3a of the N-channel SGT4cc formed individually in the conventional solid-state imaging device (see FIG. 8D) can be formed in the same process as the pixel signal line N + region 102a. It is.
The fourth advantage is that in the conventional solid-state imaging device (see FIG. 8D), the N-channel / P-channel SGT4aa, 4bb, 4cc
A fifth advantage is that contact holes 9a and 9b formed on the gate conductor layers 7a and 105a, which are individually formed in the solid-state imaging device of the conventional example (see FIG. 8D), can be formed in the same process.
これらの利点は、従来例の固体撮像装置と比べて、本発明の固体撮像装置を少ない工程数で製作できることを意味している。これにより、固体撮像装置の低コスト化が実現される。 These advantages mean that the solid-state imaging device of the present invention can be manufactured with a smaller number of processes than the conventional solid-state imaging device. Thereby, cost reduction of a solid-state imaging device is implement | achieved.
図2A〜図2Qを参照しながら、本発明の第1の実施形態に係る固体撮像装置を形成するための製造方法を示し、図1Bの画素部とCMOSインバータ回路部平面図のA−A’線に沿った断面構造を形成する製造方法を示す。 A manufacturing method for forming the solid-state imaging device according to the first embodiment of the present invention will be described with reference to FIGS. 2A to 2Q, and AA ′ of the pixel part and CMOS inverter circuit part plan view of FIG. The manufacturing method which forms the cross-sectional structure along a line is shown.
図2Aに示すように、SiO2基板21上に単結晶半導体シリコン層(以下、単に「Si層」とする。)22を形成している。このSi層22表面を酸化してSiO2層23を形成し、このSiO2層23上にシリコン窒化層(以後SiN層と記載する)24と、CVD(Chemical Vapor Deposition)法によるSiO2層25を形成する。
ここで、CVD法によるSiO2層25はSi層22をRIE(Reactive Ion Etching)法によるエッチングにおけるエッチングマスクの役割をする。SiN層24は、後工程におけるCMP(Chemical Mechanical Polishing)SiO2膜平坦化におけるストッパ層の役割をする。また、Si層22上のSiO2層23は、Si層22とSiN層24との応力緩和のためのバッファ層となる。
As shown in FIG. 2A, a single crystal semiconductor silicon layer (hereinafter simply referred to as “Si layer”) 22 is formed on a SiO 2 substrate 21. The SiO 2 layer 23 formed by oxidizing the
Here, the SiO 2 layer 25 by the CVD method serves as an etching mask in etching the
次に、図2Bに示すように、NチャネルSGT部、PチャネルSGT部、画素部のSi層22を、SiO2層25をエッチングマスクにして、エッチングして、NチャネルSGTを構成するシリコン柱(以下、「シリコン柱」を「Si柱」とする。)26a、PチャネルSGTを構成するSi柱26b,26c、画素を構成するSi柱26dを形成し、Si層22の底部に板状Si層22a,22bを残存させる。
ここでは、板状Si層22a,22b領域のSi層22をSiO2基板21表面までエッチングして、次にSi柱26a,26b,26c,26dを形成することによって図2Bの構造を形成する。
Next, as shown in FIG. 2B, the silicon layer constituting the N channel SGT is etched by etching the
Here, etching
続いて、図2Cに示すように、Si柱26a,26b,26c,26dと板状Si層22a,22bの外周にSiO2層27a,27b,27c,27dを形成する。続いて、Si柱26a,26b,26c,26dのSiO2層27a,27b,27c,27dを囲んで多結晶Si層28a,28b,28c,28dを形成し、PチャネルSGT部以外をフォトレジスト層29で覆い、この上からアクセプタ不純物のボロン(B)イオン注入を行い、板状Si層22aにP+領域30を形成する。なお、フォトレジスト層29の形成は、フォトリソグラフィ(photolithography)技術を用いて行う。ここで、多結晶Si層28a,28b,28c,28dはボロンイオン注入のとき、Si柱26a,26b,26c,26d内にボロンイオンを注入させないためのストッパ層である。
その後、フォトレジスト層29を除去し、同様なフォトリソグラフィ技術とドナー不純物リン(P)または砒素(As)イオン注入により、NチャネルSGT部の板状Si層22aと画素用板状Si層22bにN+領域を形成する。
Subsequently, as shown in FIG. 2C, SiO 2 layers 27a, 27b, 27c, and 27d are formed on the outer periphery of the
Thereafter, the
次に、図2Dに示すように、多結晶Si層28a,28b,28c,28dを除去し、熱処理を行うことにより、熱拡散により板状Si層22a,22bからSi柱26a,26b,26c,26dの下方部位に繋がったN+領域31a,31c,P+領域31bが形成される。
Next, as shown in FIG. 2D, a
続いて、図2Eに示すように、PチャネルSGTを構成するSi柱26b,26cを覆うようにフォトレジスト層32をフォトリソグラフィ技術で形成し、さらにボロン(B)などのアクセプタ不純物のイオン注入を行い、NチャネルSGTを構成するSi柱26a、画素を構成するSi柱26dに、P領域33a,33dを形成する。その後、フォトレジスト層32を除去する。
Subsequently, as shown in FIG. 2E,
続いて、これと同様にして、NチャネルSGTを構成するSi柱26a、画素を構成するSi柱26dを覆うようにフォトリソグラフィ技術によりフォトレジスト層を形成し、砒素(As),リン(P)などのドナー不純物のイオン注入を行い、さらにフォトレジスト層を除去し熱処理することにより、図2Fに示すように、PチャネルSGTを構成するSi柱26b,26cにN領域33b、33cを形成する。
Subsequently, in the same manner as this,
続いて、図2Gに示すように、第1の層間絶縁層34aを形成し、SiO2層27a,27b,27c,27dを除去し(このとき同時にSiO2層25a,25b,25c,25dが除去される)、Si柱26a,26b,26c,26dの外周にSiO2、酸化ハフニウム(HfO2)などの高誘電率絶縁材料によるゲート絶縁層35a,35b,35c,35dを形成し、第1の層間絶縁層34a上、Si柱26a,26b,26c,26dを囲むように、例えばCVD(Chemical Vapor Deposition)法による多結晶Si、タングステン(W)、コバルト(Co)、白金(Pt)、シリサイド材料による導体層36を形成し、Nチャネル・PチャネルSGTのゲート領域上にフォトレジスト層137a、画素リセットゲート領域にフォトレジスト層137bを形成する。
第1の層間絶縁層34aは、CVD法でSiO2膜をSi柱26a,26b,26c,26dより高い位置まで堆積し、CMP(Chemical Mechanical Polishing)法によりSi柱26a,26b,26c,26dの高さまで研磨・平坦化して、そのあとRIE法によるエッチング(以後、エッチバックと記載する)を行うことで形成する。ここでは、CVD法によるSiO2膜の堆積前に、SiO2基板1上、板状N+領域31a,31c、板状P+領域31b、Si柱26a,26b,26c,26dを囲むようにSiN膜を堆積し、SiO2膜のエッチバック後にSi柱26a,26b,26c,26dを囲むSiN膜を除去してもよい。この場合、このSiN膜はエッチバック時においてSi柱26a,26b,26c,26dがエッチングされないための保護膜の役割を果たす。
Subsequently, as shown in FIG. 2G, the first
The first
続いて、フォトレジスト層137a,137bをマスクとして、導体層36をエッチングする。その後、フォトレジスト層137a,137bを除去する。
続いて、図2Hに示すように、第2の層間絶縁層34bを形成する。この第2の層間絶縁層34bも、第1の層間絶縁膜34aと同様に、CVD法によるSiO2膜堆積、CMP法によるSiO2膜研磨、RIE法によるエッチバックにより形成する。
Subsequently, the
Subsequently, as shown in FIG. 2H, a second
続いて、図2Iに示すように、第2の層間絶縁層34bで覆われることなくSi柱26a,26b,26c,26dを囲むように露出しているゲート導体層36a,36bをエッチングする。これによって、Nチャネル・PチャネルSGTゲート導体層36aと画素リセットゲート導体層36bが形成される。
ここでは、Nチャネル・PチャネルSGTゲート導体層36aは、SGTを構成するSi柱26a,26b,26cの下方部位の外周を囲み、第1の層間絶縁層34a上に繋がって形成される。
Subsequently, as shown in FIG. 2I, the
Here, the N-channel / P-channel SGT
続いて、図2Jに示すように、第2の層間絶縁層34b上にSiN層38を形成し、この第2の層間絶縁層34bとSi柱とを覆うようにCVD法によるSiO2層39を形成し、平坦化したSiO2層39上にSiN層40を形成し、さらにフォトリソグラフィ技術を用いてPチャネルSGTを構成するSi柱26b,26cに孔を形成したフォトレジスト層41を形成する。
ここでは、SiN層38は、SiO2層39のエッチング・ストッパ層の役割を果たし、SiO2層39上のSiN層40は、SiO2層39のエッチングマスク層の役割を果たす。
Subsequently, as shown in FIG. 2J, an
Here,
続いて、フォトレジスト層41をマスクにPチャネルSGTを構成するSi柱26b,26c上のSiN層40をエッチングし、フォトレジスト層41を除去した後に、SiN層40をエッチングマスクにしてSiO2層39をSiN層38表面までRIE法エッチングする。その後に、Si柱26b,26cの外周にあるゲート絶縁層35b,35cを除去する。
続いて、図2Kに示すように、CVD法によってボロン(B)などのアクセプタ不純物を含んだSiO2層42bを形成する。
ここでは、アクセプタ不純物を含んだSiO2層42bは、最初SiN層40上まで堆積した後、CMP法によってSiN層40まで研磨し、平坦にして形成する。
Subsequently, by etching the
Subsequently, as shown in FIG. 2K, a SiO 2 layer 42b containing an acceptor impurity such as boron (B) is formed by a CVD method.
Here, the SiO 2 layer 42b containing the acceptor impurity is first deposited up to the
続いて、SiN層40を除去し、新たなSiN層43を堆積し、フォトリソグラフィ法でのレジスト層形成とSiNエッチングにより、SiN層43のNチャネルSGTを構成するSi柱26a上に孔を形成する。このSiN層43をエッチングマスクにしてSiO2層39をSiN層36の表面までエッチングする。
続いて、図2Lに示すように、Si柱のゲート絶縁膜35aを除去した後、リン(P)、砒素(As)などのドナー不純物を含んだSiO 2 層42aを形成する。
続いて、熱処理を行うことにより、Si柱26a,26b,26c内にCVD法で形成したSiO2層42a、42bからドナー不純物とアクセプタ不純物を拡散し、Si柱26a,26b,26c内にN+領域37aと、P+領域37b,37cを形成する。
Subsequently, the
Subsequently, as shown in FIG. 2L, after removing the Si pillar
Subsequently, by performing heat treatment, donor impurities and acceptor impurities are diffused from the SiO 2 layers 42a and 42b formed by the CVD method in the
続いて、図2Mに示すように、N+領域37a、P+領域37b,37cを形成する方法と同様に、画素を構成するSi柱26d領域のSiN層38上に、ドナー不純物を含んだSiO2層42cを形成し、熱処理により、Si柱26dの外周部にN領域43を形成する。
ここでは、SiO2層42cに含まれたドナー不純物の量は、N+領域37aを形成するためのSiO2層42aより少ない。
Subsequently, as shown in FIG. 2M, in a manner similar to the method of forming the N + region 37a and the P + regions 37b and 37c, the SiON containing donor impurities is formed on the
Here, the amount of donor impurities contained in the SiO 2 layer 42c is less than that of the SiO 2 layer 42a for forming the N + region 37a.
続いて、SiO2層39,42a,42b,42cを除去する。次に、図2Nに示すように、Si面が露出したSi柱26a,26b,26c,26dの表面を酸化してSiO2層45a,45b,45c,45dを形成する。
続いて、SiN層24a,24b、24c、24d、38を除去し、第3の層間絶縁層34cを形成し、フォトリソグラフィ技術と、これにより形成したフォトレジスト層をマスクにしてのボロン(B)などのアクセプタ不純物のイオン注入により、画素を構成するSi柱26dの上部にP+領域47を形成する。
Subsequently, the SiO 2 layers 39, 42a, 42b, and 42c are removed. Next, as shown in FIG. 2N, the surfaces of the
Subsequently, the SiN layers 24a, 24b, 24c, 24d, and 38 are removed, and a third
続いて、図2Pに示すように、Si柱26a,26b,26c,26d上のSiO2層23a、23b、23c、23dと、第3の層間絶縁層34cよりも上部にあるSiO2層を除去し、アルミニウム(Al)、タングステン(W)、窒化チタン(TiN)、窒化タンタル(TaN)などの画素選択線導体層48を形成し、その上に第4の層間絶縁層34dを形成し、ゲート導体層36a上にコンタクトホール50aを形成し、SGTを構成するSi柱26a,26b,26c上にコンタクトホール50b,50c,50dを形成し、画素リセットゲート導体層36b上にコンタクトホール50eを形成し、これらコンタクトホール50a,50b,50c,50d,50eを介して、SGTゲート導体層36aと第1層目金属配線層51a、SGTを構成するSi柱26a,26b,26cのN+領域37a、P+領域37b,37cと、第1層目金属配線層51b,51c,51dと、リセットゲート導体層36bと第1層目金属配線層51eとの接続を行う。
Subsequently, as shown in FIG. 2P,
続いて、図2Qに示すように、第5の層間絶縁層34eを形成し、コンタクトホール151a,151bを形成し、このコンタクトホール151a,151bを介して、第1層目金属配線層51c、51dと第2層目金属配線層52とを接続する。
Subsequently, as shown in FIG. 2Q, a fifth
(第2の実施形態)
以下、図3A〜図3Eを参照しながら、本発明の第2の実施形態に係る固体撮像装置について説明する。
図3Eに、本実施形態に係る固体撮像装置の断面構造を示し、図3A〜図3Dに、これに至る製造方法を示す。また、図3A〜3Eは、図2A〜図2Qと同じく、図1Bの画素部とCMOSインバータ回路部平面図のA−A’線に沿った断面構造を示す。第1の実施形態では、Nチャネル・PチャネルSGTゲート導体層7aが、同じ材料で繋がって形成されていたのに対し、本実施形態の固体撮像装置では、異なる材料で形成された複数のゲート導体層で構成されているという特徴を有する。例えば、NチャネルSGTと画素のゲート導体層を同じ材料で形成し、PチャネルSGTゲート導体層を異なる材料で形成される固体撮像装置に本発明の技術思想を適用したものである。
(Second Embodiment)
The solid-state imaging device according to the second embodiment of the present invention will be described below with reference to FIGS. 3A to 3E.
FIG. 3E shows a cross-sectional structure of the solid-state imaging device according to the present embodiment, and FIGS. 3A to 3D show a manufacturing method leading to this. 3A to 3E show a cross-sectional structure along the line AA ′ in the plan view of the pixel portion and the CMOS inverter circuit portion in FIG. 1B, as in FIGS. 2A to 2Q. In the first embodiment, the N-channel / P-channel SGT
図3Aは、図2Gにおける場合と同様に、Si柱26a,26b,26c,26dの外周部にSiO2、酸化ハフニウム(HfO2)などの高誘電率絶縁材料によるゲート絶縁層35a,35b,35c,35dを形成し、第1の層間絶縁層34a上のSi柱26a,26b,26c,26dを囲んで、例えばCVD(Chemical Vapor Deposition)法による多結晶Si、タングステン(W)、コバルト(Co)、白金(Pt)、シリサイド材料による導体層36を形成する。それ以前の工程は、図2A〜図2Fで説明した工程と同じである。そして、全体にSiN層55を堆積する。その後、NチャネルSGT部と画素部を覆うように、フォトリソグラフィ技術を用いてフォトレジスト層56a,56bを形成する。
In FIG. 3A, as in the case of FIG. 2G, the
次に、図3Bに示すように、フォトレジスト層56a,56bをマスクにしてSiN層55と導体層36をエッチングする。この場合、SiN層55のエッチングでは、フォトレジスト層56a,56bの覆われている領域より内側にサイドエッチングされるようにエッチングしてSiN層55a,55bを形成する。
続いて、フォトレジスト層56a,56bを除去する。これによって、NチャネルSGT部を覆うNチャネルSGT部導体層57aと、画素部を覆う画素部導体層57bとを形成する。
Next, as shown in FIG. 3B, the SiN layer 55 and the
Subsequently, the photoresist layers 56a and 56b are removed. Thus, an N channel SGT
続いて、図3Cに示すように、構造物の全体を覆うように第2の導体層58を形成する。
Subsequently, as shown in FIG. 3C, a
続いて、図3Dに示すように、PチャネルSGT部を覆うように、フォトリソグラフィ技術を用いてフォトレジスト層59を形成する。
続いて、このフォトレジスト層59をマスクに、第2の導体層58をエッチングして、PチャネルSGT部導体層58aを形成する。その後、フォトレジスト層59を除去する。ここでのSiN層55a,55bは、導体層58のエッチングにおけるNチャネルSGT部導体層57aと画素部導体層57bのエッチング保護膜の役割を果たしている。
Subsequently, as shown in FIG. 3D, a
Subsequently, with the
これによって、図3Eに示すように、NチャネルSGT部を覆うNチャネルSGT部導体層57aと、PチャネルSGT部を覆うPチャネルSGT部導体層158aと、画素部を覆う画素部導体層57bとが形成される。NチャネルSGT部導体層57aとPチャネルSGT部導体層158aとは、この2つの導体層57a,158aとの境界部60において、互いに重なり、かつ電気的に接続される。続いて、SiN層55a,55bを除去する。
Thus, as shown in FIG. 3E, N-channel and N-channel SGT portion
それ以後、図2H〜図2Qに示す工程と同じ工程を経ることにより、図3Fに示す断面構造が形成される。第1の層間絶縁層34aをマスクにしてNチャネルSGT部導体層57aと、PチャネルSGT部導体層58aと、画素部導体層57bをエッチングしてNチャネルSGT部ゲート導体層57aa、PチャネルSGT部ゲート導体層158bb、画素部リセットゲート導体層57bbを形成する。これによって、NチャネルSGTゲート導体層57aa、PチャネルSGTゲート導体層158bb、画素部リセットゲート導体層57bbが、NチャネルSGTを構成するSi柱26aの外周のゲート絶縁層35aと、PャネルSGTを構成するSi柱26b,26cの外周のゲート絶縁層35b,35cと、画素を構成するSi柱の外周のゲート絶縁層35dと、を囲み、同じ第1の層間絶縁層34a上に配線されて形成される。
Thereafter, through the same steps as those shown in FIGS. 2H to 2Q, the cross-sectional structure shown in FIG. 3F is formed. N channel SGT
図3Fの断面構造図は、図2Qのそれに対して、PチャネルSGT部ゲート導体層58bbが、NチャネルSGT部ゲート導体層57aa、画素部ゲート導体層57bbと材料が異なる以外は同じである。これによって、本発明の第2の実施形態は、第1の実施形態と同じ特徴を有する。 The cross-sectional structure diagram of FIG. 3F is the same as that of FIG. 2Q except that the P-channel SGT part gate conductor layer 58bb is different from the N-channel SGT part gate conductor layer 57aa and the pixel part gate conductor layer 57bb. Thus, the second embodiment of the present invention has the same features as the first embodiment.
また、NチャネルSGTを構成するSi柱26aのP領域33aa、PチャネルSGTを構成するSi柱26b,26cのN領域33b,33c、画素を構成するSi柱のP領域33dは真性型であってもよい。この場合、Nチャネル・PチャネルSGT、画素リセットトランジスタの閾値電圧をゲート導体層57aa,58bb,57bbの仕事関数の違いにより設定する。ここでは、第1の実施形態における図2E、図2Fによって説明した、P領域33a,33d、N領域33b,33cを形成するためのフォトリソグラフィ工程と、アクセプタ不純物とドナー不純物のイオン注入工程とが不要となる。
Also, P region 33aa of
(第3の実施形態)
以下、図4A〜図4Dを参照しながら、本発明の第3の実施形態に係る固体撮像装置について説明する。図4Dに本実施形態に係る固体撮像装置の断面構造を示し、図4A〜図4Cに、図4Dに至る製造方法を示す。また、図4A〜図4Dは、図2A〜図2Qと同様に、図1Bの画素部と、CMOSインバータ回路部平面図のA−A’線に沿った断面構造とを示す。
第1の実施形態を説明した図1Cでは、SGTを構成するSi柱4a,4b,4cの上部にあるNチャネルSGTのドレインであるN+領域8a,PチャネルSGTのドレインであるP+領域8b、8cは、Si柱4a,4b,4cの上面から、コンタクトホール11a,11b,11cを介して、第1層目金属配線層12b,12c,12dと接続されている。この場合、Nチャネル・PチャネルSGTのドレイン抵抗は、N+領域8a、P+領域8b,8cの抵抗値により決定される。この抵抗値は、小さいほど望ましい。本実施形態は、N+領域8a、P+領域8b,8cの上部をシリサイド層にすることで、その電気抵抗値を小さくしている特徴を有する。
(Third embodiment)
Hereinafter, a solid-state imaging device according to a third embodiment of the present invention will be described with reference to FIGS. 4A to 4D. FIG. 4D shows a cross-sectional structure of the solid-state imaging device according to this embodiment, and FIGS. 4A to 4C show a manufacturing method leading to FIG. 4D. 4A to 4D show the pixel portion in FIG. 1B and the cross-sectional structure along the line AA ′ in the plan view of the CMOS inverter circuit portion, as in FIGS. 2A to 2Q.
In FIG. 1C illustrating the first embodiment, the N + region 8a which is the drain of the N channel SGT and the P + region 8b which is the drain of the P channel SGT above the
図4Aに、図2MにおけるSiN層38を第1の層間絶縁層34a上に形成する前までの工程を、図2A〜図2Lと同じ工程で形成し、新たなSiN層38aを第1の層間絶縁層34a上に形成し、図2M、図2Nに示す工程と同じ工程を経てNチャネルSGTを構成するSi柱26aの上部にN+領域37a、PチャネルSGTを構成するSi柱26b、26cの上部にP+領域37b,37c、画素を構成するSi柱26dの上部の外周部にN領域43、画素を構成するSi柱26dの上面にP+領域47をそれぞれ形成し、Si柱26a,26b,26c,26dの外周部に絶縁層45a,45b,45c,45dを形成した場合の断面構造を示す。
4A, the process before the
次に、図4Bに示すように、Nチャネル・PチャネルSGTを構成するSi柱26a,26b,26cの外周にある絶縁層45a,45b,45cを除去する。
Next, as shown in FIG. 4B, the insulating
続いて、図4Cに示すように、例えばタングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)、またはこれらを含む金属層54で構造物の全体を被覆するとともに熱処理を行い、Nチャネル・PチャネルSGTを構成するSi柱26a,26b,26cにシリサイド層55a,55b,55cを形成する。このとき、シリサイドとSiでのアクセプタ・ドナー不純物の偏析係数の違いによる雪かき効果(Snow-plow effect)により、シリサイド層55a,55b,55cの下方にN+領域56a、P+領域56b,56cが形成される。その後、金属層54を除去する。
Subsequently, as shown in FIG. 4C, the entire structure is covered with, for example, tungsten (W), platinum (Pt), nickel (Ni), cobalt (Co), or a
その後、図2N〜図2Qに示した工程と同じ工程を経て、図4Dに示す断面構造が得られる。 Thereafter, through the same steps as those shown in FIGS. 2N to 2Q, the cross-sectional structure shown in FIG. 4D is obtained.
これにより、N+領域56a、P+領域56b,56cはNチャネル・PチャネルSGTのドレインとなり、これらN+領域56a、P+領域56b,56cと第1層目金属配線層51b,51c,51dとの間の接続は、電気抵抗値がより低いシリサイド層55a,55b,55cを介して行われる。
As a result, the N + region 56a and the P + regions 56b and 56c become the drains of the N channel / P channel SGT, and the N + region 56a, the P + regions 56b and 56c, and the first
(第4の実施形態)
以下、図5を参照しながら、本発明の第4の実施形態に係る固体撮像装置について説明する。
(Fourth embodiment)
Hereinafter, a solid-state imaging device according to a fourth embodiment of the present invention will be described with reference to FIG.
本実施形態では、図5に示すように、N+領域37a、P+領域37b、及びP+領域37cを囲むように、例えばタングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)、またはこれらを含む金属層56a,56b,56cが形成されている。これによって、チャネル33aa,33bb,33ccの上端から第1層目金属配線層51b,51c,51d間の接続は、電気抵抗値がより低い金属層56a,56b,56cを介して行われるようになる。これにより、第3の実施形態と同じ効果が得られる。
In this embodiment, as shown in FIG. 5, for example, tungsten (W), platinum (Pt), nickel (Ni) so as to surround the N + region 37 a, the P + region 37 b, and the P + region 37 c. , Cobalt (Co), or
なお、金属層56a,56b,56cを形成するとき、同時に、画素を構成するSi柱26dの上面にあるP+領域に接続し、画素を構成するSi柱26dの外周に形成したSiO2層45dを囲む画素選択線金属層56dを形成することで、図1Cにおける画素選択線導体層108aを、別途形成する必要がない。さらに、ここでは、画素選択線導体層56dが光電変換領域であるフォトダイオード部のN領域43を囲むように形成されることにより、画素を構成するSi柱26dに斜め方向から入射した光線が、互いに隣接する画素を構成するSi柱に入射することにより発生するカラー撮像での混色、解像度低下を防止できるという特徴がある。
Note that when forming the
(第5の実施形態)
以下、図6を参照しながら、本発明の第5の実施形態に係る固体撮像装置について説明する。
(Fifth embodiment)
Hereinafter, a solid-state imaging device according to a fifth embodiment of the present invention will be described with reference to FIG.
図4Dに示す第3の実施形態においては、NチャネルSGTにおけるドレインのN+領域56a、PチャネルSGTにおけるドレインのP+領域56b,56c上に、シリサイド層55a,55b,55cを設けることによって、ドレインのN+領域56a、P+領域56b,56cと第1層目金属配線層51b,51c,51d間の電気抵抗値を低くさせていた。これに対し、本実施形態では、図6に示すように、シリサイド層55a,55b,55cの代わりに銅(Cu)の金属層58a,58b,58cを形成していることを特徴としている。これによって、ドレインのN+領域56a、P+領域56b,56cと第1層目金属配線層51b,51c,51dとの間の電気抵抗値をさらに低くすることができる。なお、Cu金属層58a,58b,58cをダマシン(Damascene)技術により形成する場合には、Cu金属層58a,58b,58cと絶縁層57a,57b,57cとの間、N+領域56a、P+領域56b,56cの上面に、Cu金属層58a,58b,58cとの反応・拡散を防止するとともに、Cu金属層58a,58b,58cの付着力を保つためのTiN、TaN、Cuなどの材料層によるバリヤ・シード層59a,59b,59cが形成される。
In the third embodiment shown in FIG. 4D,
(第6の実施形態)
以下、図7A〜図7Cを参照しながら、本発明の第6の実施形態に係る固体撮像装置について説明する。図7Cは、本実施形態の固体撮像装置の断面構造図を示し、図7A、図7Bに、それに至る製造方法を示す。
図1Cに示す第1の実施形態においては、Nチャネル・PチャネルSGTゲート導体層7a、画素のリセットゲート導体層105aが、深いコンタクトホール9a,9bを介して第1層目金属配線層12a,12eに接続されていた。これらコンタクトホール9a,9eは、Nチャネル・PチャネルSGTゲート導体層7a、画素のリセットゲート導体層105a上の第1・第2・第3の層間絶縁層14a,14b,14cをエッチングして形成する。この場合、深いコンタクトホール9a,9bのエッチングを制御良くNチャネル・PチャネルSGTゲート導体層7a、画素のリセットゲート導体層105a上で停止する必要がある。また、このときのオーバーエッチングにNチャネル・PチャネルSGTゲート導体層7a、画素のリセットゲート導体層105aが除去されないように、Nチャネル・PチャネルSGTゲート導体層7a、画素のリセットゲート導体層105aの厚さを厚くする必要がある。このような製造上の困難性を、本実施形態はより改善できるものである。
(Sixth embodiment)
Hereinafter, a solid-state imaging device according to a sixth embodiment of the present invention will be described with reference to FIGS. 7A to 7C. FIG. 7C shows a cross-sectional structure diagram of the solid-state imaging device of the present embodiment, and FIGS. 7A and 7B show a manufacturing method leading to that.
In the first embodiment shown in FIG. 1C, the N-channel / P-channel SGT
SiO2基板21上に、画素信号線N+領域31c、SGT部のN+領域31a、P+領域31bと、画素を構成するSi柱26d、SGTを構成するSi柱26a,26b,26cと、これと同時にゲート導体層コンタクトを構成するSi柱31d,31eとSi柱26e,26fとをそれぞれ形成する(ゲート導体層コンタクトを構成するSi柱26e,26f内部のSi層33e,33fはP型、N型、真性型のいずれであってもよい)。
続いて、ゲート絶縁層35a,35b,35c,35dと同時に、ゲート導体層コンタクトを構成するSi柱26e,26fの外周部に絶縁層35e,35fを形成する。
続いて、第1の層間絶縁層34aを形成し、SGTゲート導体層36aaを、SGTを構成するSi柱26a,26b,26cとゲート導体層コンタクトを構成するSi柱26eとを囲むように形成し、これと同様に、画素リセットゲート導体層36bbを画素を構成するSi柱26dとゲート導体層コンタクトを構成するSi柱26fとを囲むように形成する。ゲート導体層36aaとリセットゲート導体層36bbとは、第1の層間絶縁層34a上に配線され、Si柱26a,26b,26c,26d,26e,26fを囲むように第2の層間絶縁層34bと同じ高さで形成される。それ以前の工程は、図2A〜図2Iまでと基本的に同じ工程である。
On the SiO 2 substrate 21, the pixel signal line N + region 31 c, the N + region 31 a and the P + region 31 b of the SGT part, the
Subsequently, simultaneously with the
Subsequently, the first
続いて、図4Dに示す工程と同様の工程により、SGTを構成するSi柱26a,26b,26cにシリサイド層55a,55b,55cとSGTにおけるドレインのN+領域56a,P+領域56b,56cを形成し、さらにシリサイド層55a,55b,55cを除去する。
これにより、図7Bに示すように、SGTを構成するSi柱26a,26b,26cのドレインN+領域56a、P+領域56b,56c上に孔60a,60b,60cを形成する。
続いて、ゲート導体層コンタクトを構成するSi柱26e,26fのSi層33e,33fを、ゲート導体層36aa、画素リセットゲート導体層36bbの上端位置より低い位置までエッチングする。
そして、このエッチングにより露出したSiO2層35e,35fを除去して、孔60d,60eを形成する。
その後、ダマシン(Damascene)技術によるCu層62の形成に必要となる、Cuとの反応・拡散を防止し、Cu金属層62の付着力を保つためのTiN,TaN,Cuなどの導体材料層によるバリヤ・シード層61を、孔60a,60b,60c,60d,60e内部表面と第4の層間絶縁層34d上に形成する。
そして、メッキ法によってCu層62を孔60a,60b,60c,60d,60e内部と第4の層間絶縁層34d上とに形成する。これによって、SGTゲート導体層33aa、画素リセットゲート導体層36bbが導体材料層であるバリヤ・シード層61を介して、Cu層62と電気的に接続される。
4D, the
Thereby, as shown in FIG. 7B,
Subsequently, the Si layers 33e and 33f of the
Then, the SiO 2 layers 35e and 35f exposed by this etching are removed to form
Thereafter, it is necessary to use a conductive material layer such as TiN , TaN, or Cu for preventing the reaction / diffusion with Cu and maintaining the adhesion of the
Then, a
次に、図7Cに示すように、Cu層62とバリヤ・シード層61をエッチングして第1層目金属配線層62a,62b,62c,62d,62eを形成する。
続いて、第5の層間絶縁層34eを構造物の全体に被覆し、PチャネルSGT第1層目金属配線層62c,62d上にコンタクトホール63a,63bを形成し、PチャネルSGT第1層目金属配線層62c,62dと、第5の層間絶縁層34e上に形成する第2層目金属配線層64と、を、コンタクトホール63a,63bを介して接続する。
Next, as shown in FIG. 7C, the
Subsequently, the entire structure is covered with the fifth
本実施形態の固体撮像装置において、ゲート導体層コンタクトを構成するSi柱26e,26fのSi層33e,33fのエッチングについては、ゲート導体層36aa、画素リセットゲート導体層36bbの上端位置より低い位置までエッチングすればよく、SiO2基板21上面までエッチングしてもよい。このため、このエッチング工程は容易となる。さらに、このエッチングでは、SGTゲート導体層36aa、リセットゲート導体層36bbは、SiO2層35e,35fで保護されているために、図1Cに示す場合のように、ゲート導体層36aa、画素リセットゲート導体層36bbを厚くすることが必要でない。
In the solid-state imaging device of this embodiment, the etching of the Si layers 33e and 33f of the
本実施形態の特徴は、以下の諸点である。即ち、
画素を構成するSi柱26d、SGTを構成するSi柱26a,26b,26cと同時に、画素を構成するSi柱26d、SGTを構成するSi柱26a,26b,26cと同じ高さのSGTゲート導体層36aa、画素のリセットゲート導体層36bbを構成するSi柱26e,26fが形成されている点、
SGTゲート導体層36aa,画素リセットゲート導体層36bbが、Si柱26e,26fの内部のSi層33e,33fに置換されて形成されたCuで形成された第2層目金属配線層62a、62eと直接に接続されている点、
SGTゲート導体層36aa,画素リセットゲート導体層36bbが、ゲート導体層コンタクトを構成するSi柱26e,26f、画素を構成するSi柱26d、SGTを構成するSi柱26a,26b,26cを囲むように、同時に、かつ、同じ高さで形成されている点、である。
これによって、上述したような、製造上の容易化が実現される。
The features of this embodiment are the following points. That is,
A SGT gate conductor layer having the same height as the
Second
The SGT gate conductor layer 36aa and the pixel reset gate conductor layer 36bb surround the
This facilitates the manufacturing process as described above.
なお、図7A〜図7Cに示す工程においては、シリサイド層55a,55b,55cを全て除去したが、ドレインN+領域56a、P+領域56b,56c上の一部のシリサイドを残存させてもよい。
また、シリサイド層55a,55b,55cは、それに代えて、図1Cに示すようなN+領域8a、P+領域8b,8cであってもよい。
また、孔60a,60b,60c,60d,60eの内部に形成する金属材料は、Cuに代えて、W、Co、Ni、Tiまたはこれらの物質を含む導体材料層であっても良い。
7A to 7C, the
Further, the
Further, the metal material formed inside the
なお、第1〜第6の実施形態では、画素領域には画素を構成する島状半導体P11〜P33が存在し、SGTは、駆動出力回路に存在する場合について説明したが、画素領域の画素に隣接するように、SGTが形成されている場合においても、本発明の技術思想が適用できることは言うまでもない。 In the first to sixth embodiments, the case where the island-shaped semiconductors P11 to P33 constituting the pixel exist in the pixel region and the SGT exists in the drive output circuit has been described. Needless to say, the technical idea of the present invention can be applied even when the SGTs are formed adjacent to each other.
第1〜第6の実施形態における画素を構成する島状半導体P11では、画素を構成する島状半導体を構成するSi柱P11の外周部の表層にフォトダイオードを構成するN領域8d,43が形成されている場合としたが、暗電流・ノイズ低減のため、N領域8d,43の外周部であって画素を構成するSi柱P11の表層に、信号電荷(自由電子)と逆極性の電荷(正孔)を蓄積するP+領域を形成することもできる。
In the island-shaped semiconductor P11 constituting the pixel in the first to sixth embodiments, the
SGTゲート導体層7a,36a,36aaと同時に、かつ同じ高さで形成される画素リセットゲート導体層105a,36b,36bbは、フォトダイオードに蓄積された信号電荷の信号線N+領域2,31cへの除去のためでなく、光遮蔽層として設けられているものであってもよい。
The pixel reset
図7A〜図7Cを参照して、SGTゲート導体層36aa、画素リセットゲート導体層36bbを、ゲート導体層コンタクトを構成するSi柱26e,26fに形成されたCu層62を介して第1層目金属配線層62a,62eに接続した場合について説明したが、例えば図1Bの模式平面図において、画素リセットゲート導体層105a(図7Cにおけるゲート導体層36bb)とSGTソースN+領域3a(図7CにおけるN+領域31a)、P+領域3b(図7CにおけるP+領域31bb)とを、コンタクトホール9と、第1層目金属配線層12eとを介して接続する場合にも、本発明の技術思想を適用できる。この場合には、コンタクトホール9上部にコンタクトを構成するSi柱を形成し、図7A〜図7Cと同様な方法によって、画素リセットゲート導体層7b(図7Cにおけるゲート導体層36bb)とSGTソースN+領域3a(図7CにおけるN+領域31a)、P+領域3b(図7CにおけるP+領域31bb)との接続が行なえる。
Referring to FIGS. 7A to 7C, the SGT gate conductor layer 36aa and the pixel reset gate conductor layer 36bb are connected to the first layer via the
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。 It should be noted that the present invention can be variously modified and modified without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention.
本発明は、固体撮像装置、SGTなどの柱状半導体に回路素子を形成した半導体装置に広く適用できる。 The present invention can be widely applied to semiconductor devices in which circuit elements are formed in columnar semiconductors such as solid-state imaging devices and SGTs.
P11〜P33、4a、4b、4c、26a、26b、26c、26d 島状半導体
1、21 基板
3a、31a SGTソースN+領域(ソース用板状半導体N+領域)
3b、31b SGTソースP+領域(ソース用板状半導体P+領域)
4aa、4bb PチャネルSGT
4cc NチャネルSGT
6a、6b、6c、6d、35a、35b、35c、35d ゲート絶縁層
7a、36a ゲート導体層
8a ドレインN+領域
8b、8c ドレインP+領域
9a、9b、11a、11b、11c コンタクトホール
10 P+領域
12a、12b、12c、12d、12e、51a、51b、51c、51d、51e 第1層目金属配線層
14a、34a 第1の層間絶縁層
14b、34b 第2の層間絶縁層
14c、34c 第3の層間絶縁層
14d、34d 第4の層間絶縁層
14e、34e 第5の層間絶縁層
16、52 第2層目金属配線層
23a、23b、23c、23d、25a、25b、25c、25d、27a、27b、27c、27d、39 SiO2層(酸化シリコン層)
24a、24b、24c、24e、38、40、43、55、55a、55b SiN層
31c、102a 信号線N+領域
32、137a、137b、41、56a、56b フォトレジスト層
33a、33d P領域
33b、33c N領域
36 導体層
36a、57a、58a ゲート導体層
36b、57b リセットゲート導体層
42a、42b、42c ドナーまたはアクセプタ不純物を含んだSiO2層
43 フォトダイオードN領域
55a、55b、55c シリサイド層
58a、58b、58c、62、 Cu層
105a、36b リセットゲート導体層
108a 画素選択線導体層
P11 to P33, 4a, 4b, 4c, 26a, 26b, 26c, 26d Island-
3b, 31b SGT source P + region (source plate semiconductor P + region)
4aa, 4bb P channel SGT
4cc N channel SGT
6a, 6b, 6c, 6d, 35a, 35b, 35c, 35d
24a, 24b, 24c, 24e, 38, 40, 43, 55, 55a,
Claims (9)
前記画素は、基板上に形成された第1の島状半導体を有し、
前記駆動出力回路は、前記基板上に、前記第1の島状半導体と同じ高さになるように形成された少なくとも1つの第2の島状半導体を有し、
前記第1の島状半導体は、
前記第1の島状半導体の底部に形成された第1の半導体領域と、
前記第1の半導体領域上に形成され、前記第1の半導体領域と反対導電型、または真性型の半導体からなる第2の半導体領域と、
前記第2の半導体領域の下部、かつ、外周に形成された第1のゲート絶縁層と、
前記第1のゲート絶縁層を囲むように形成された第1のゲート導体層と、
前記第1のゲート導体層に隣接する前記第2の半導体領域の外周部に形成され、前記第1の半導体領域と同じ導電型の半導体からなる第3の半導体領域と、
前記第3の半導体領域及び前記第2の半導体領域上に形成され、前記第1の半導体領域と反対の導電型の半導体からなる第4の半導体領域とを、有し、
前記第2の島状半導体は、
前記第2の島状半導体の下部に形成された第5の半導体領域と、
前記第5の半導体領域上に形成され、前記第5の半導体領域と反対導電型、または真性型の半導体からなる第6の半導体領域と、
前記第6の半導体領域の外周に形成された第2のゲート絶縁層を囲むように形成された第2のゲート導体層と、
前記第6の半導体領域上に、前記第2のゲート導体層に隣接するように、かつ、前記第2の半導体領域の上方に位置するように形成された第7の半導体領域と、を有し、
前記第1のゲート導体層及び前記第2のゲート導体層は、それぞれの底部が同じ面上に位置している、
ことを特徴とする固体撮像装置。 In a solid-state imaging device having two-dimensionally arranged pixels, and a drive output circuit that drives the pixels and reads signals from the pixels,
The pixel has a first island-shaped semiconductor formed on a substrate,
The drive output circuit has at least one second island-shaped semiconductor formed on the substrate to have the same height as the first island-shaped semiconductor,
The first island-shaped semiconductor is
A first semiconductor region formed at the bottom of the first island-shaped semiconductor;
A second semiconductor region formed on the first semiconductor region and made of a semiconductor having a conductivity type opposite to that of the first semiconductor region or an intrinsic type;
A first gate insulating layer formed at a lower portion and an outer periphery of the second semiconductor region;
A first gate conductor layer formed so as to surround the first gate insulating layer;
A third semiconductor region formed on the outer periphery of the second semiconductor region adjacent to the first gate conductor layer and made of a semiconductor having the same conductivity type as the first semiconductor region;
A fourth semiconductor region formed on the third semiconductor region and the second semiconductor region and made of a semiconductor having a conductivity type opposite to the first semiconductor region;
The second island-shaped semiconductor is
A fifth semiconductor region formed under the second island-shaped semiconductor;
A sixth semiconductor region formed on the fifth semiconductor region and made of a semiconductor having a conductivity type opposite to that of the fifth semiconductor region or an intrinsic type;
A second gate conductor layer formed so as to surround a second gate insulating layer formed on the outer periphery of the sixth semiconductor region;
The sixth semiconductor region, so as to be adjacent to the second gate conductor layer, and have a, a seventh semiconductor region formed so as to be located above the second semiconductor region ,
The first gate conductor layer and the second gate conductor layer have their bottoms located on the same plane,
A solid-state imaging device.
ことを特徴とする請求項1に記載の固体撮像装置。 The first gate conductor layer and the second gate conductor layer have the same height;
The solid-state imaging device according to claim 1.
ことを特徴とする請求項1に記載の固体撮像装置。 A third gate conductor layer formed so as to surround a part of the second island-shaped semiconductors among the plurality of second island-shaped semiconductors; Among the two island-shaped semiconductors, the third gate conductor layer is formed so as to surround the second island-shaped semiconductor different from the second island-shaped semiconductor surrounded by the third gate conductor layer, A fourth gate conductor layer made of a different material, and
The solid-state imaging device according to claim 1.
ことを特徴とする請求項3に記載の固体撮像装置。 The third gate conductor layer and the fourth gate conductor layer have different heights from each other;
The solid-state imaging device according to claim 3.
ことを特徴とする請求項3に記載の固体撮像装置。 The third gate conductor layer and the fourth gate conductor layer have the same height;
The solid-state imaging device according to claim 3.
ことを特徴とする請求項1に記載の固体撮像装置。 In the second island-shaped semiconductor, the seventh semiconductor region is formed on the sixth semiconductor region, and a conductor layer made of a silicide layer or a metal layer is formed on the seventh semiconductor region. Yes,
The solid-state imaging device according to claim 1.
ことを特徴とする請求項1に記載の固体撮像装置。 In the second island-shaped semiconductor, a metal layer is provided so as to surround the sixth semiconductor region.
The solid-state imaging device according to claim 1.
前記第1の島状半導体を囲むように形成された前記第1のゲート導体層と、前記第2の島状半導体を囲むように形成された前記第2のゲート導体層の内の少なくとも一方が、前記第3の島状半導体を囲むように延在しており、
前記第1のゲート導体層及び前記第2のゲート導体層の内の少なくとも一方が、前記第3の島状半導体の内部に形成された導体層と、前記第3の島状半導体の下方部位で電気的に接続されている、
ことを特徴とする請求項1に記載の固体撮像装置。 The first island-shaped semiconductor and the second island-shaped semiconductor, and a third island-shaped semiconductor formed at the same height as the first and second island-shaped semiconductor,
At least one of the first gate conductor layer formed so as to surround the first island-shaped semiconductor and the second gate conductor layer formed so as to surround the second island-shaped semiconductor; , Extending around the third island-shaped semiconductor,
At least one of the first gate conductor layer and the second gate conductor layer is a conductor layer formed inside the third island-shaped semiconductor, and a lower portion of the third island-shaped semiconductor. Electrically connected,
The solid-state imaging device according to claim 1.
ことを特徴とする請求項8に記載の固体撮像装置。 A conductor layer formed inside the third island-shaped semiconductor is connected to at least one of the first semiconductor region and the fifth semiconductor region at a lower portion of the third island-shaped semiconductor. ing,
The solid-state imaging device according to claim 8 .
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