JP2012060076A - Solid state image pickup device and manufacturing method therefor - Google Patents
Solid state image pickup device and manufacturing method therefor Download PDFInfo
- Publication number
- JP2012060076A JP2012060076A JP2010204630A JP2010204630A JP2012060076A JP 2012060076 A JP2012060076 A JP 2012060076A JP 2010204630 A JP2010204630 A JP 2010204630A JP 2010204630 A JP2010204630 A JP 2010204630A JP 2012060076 A JP2012060076 A JP 2012060076A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- insulating film
- conductivity type
- layer
- solid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 239000007787 solid Substances 0.000 title claims abstract 5
- 238000003384 imaging method Methods 0.000 claims abstract description 209
- 239000000758 substrate Substances 0.000 claims abstract description 112
- 239000004065 semiconductor Substances 0.000 claims abstract description 108
- 238000003860 storage Methods 0.000 claims abstract description 94
- 238000005215 recombination Methods 0.000 claims abstract description 8
- 230000006798 recombination Effects 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 210
- 238000009792 diffusion process Methods 0.000 claims description 77
- 238000002360 preparation method Methods 0.000 claims description 61
- 239000011229 interlayer Substances 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 31
- 239000002344 surface layer Substances 0.000 claims description 25
- 238000006243 chemical reaction Methods 0.000 claims description 21
- 238000009825 accumulation Methods 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 15
- 239000011159 matrix material Substances 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 206010047571 Visual impairment Diseases 0.000 abstract description 30
- 230000003321 amplification Effects 0.000 description 48
- 238000003199 nucleic acid amplification method Methods 0.000 description 48
- 238000002955 isolation Methods 0.000 description 22
- 230000007547 defect Effects 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 229910052785 arsenic Inorganic materials 0.000 description 10
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 10
- 238000005530 etching Methods 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000000605 extraction Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005755 formation reaction Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 230000003595 spectral effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14632—Wafer-level processed structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14687—Wafer level processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
Description
本発明は、固体撮像装置およびその製造方法に関する。 The present invention relates to a solid-state imaging device and a manufacturing method thereof.
従来から、基板の表層部分に受光部であるフォトダイオードを形成した、所謂、表面型固体撮像装置が用いられている。表面型固体撮像装置では、各撮像画素におけるフォトダイオードの上方が開口され(配線などが設けられていない)、当該開口部を通して外光がフォトダイオードに対し入射されるようになっている。このような固体撮像装置では、多画素化によりフォトダイオードの上方における開口サイズが縮小し、感度の劣化という問題が生じる。 Conventionally, a so-called surface type solid-state imaging device in which a photodiode as a light receiving portion is formed on a surface layer portion of a substrate has been used. In the surface type solid-state imaging device, an opening is provided above the photodiode in each imaging pixel (no wiring or the like is provided), and external light is incident on the photodiode through the opening. In such a solid-state imaging device, an increase in the number of pixels reduces the opening size above the photodiode, which causes a problem of sensitivity deterioration.
このような問題に対して、裏面照射型の固体撮像装置や、積層型の固体撮像装置などの開発がなされている。これらの固体撮像装置では、原理的には、開口率が100[%]であり、感度特性という観点から注目されている。特に、積層型固体撮像装置は、受光部に目標とする分光特性を有する光導電膜を用い、回路部には、目的に応じてMOS回路やCCD回路を用いたものである。このように、積層型固体撮像装置では、受光部を回路部の上方に配置することで、100[%]の開口率の実現が可能である。従来の積層型固体撮像装置の一例を、図23を用い説明する。 In order to solve such a problem, a back-illuminated solid-state imaging device, a stacked solid-state imaging device, and the like have been developed. In these solid-state imaging devices, in principle, the aperture ratio is 100 [%], and attention is paid from the viewpoint of sensitivity characteristics. In particular, the multilayer solid-state imaging device uses a photoconductive film having a target spectral characteristic for the light receiving portion, and uses a MOS circuit or a CCD circuit for the circuit portion depending on the purpose. As described above, in the stacked solid-state imaging device, an aperture ratio of 100 [%] can be realized by arranging the light receiving unit above the circuit unit. An example of a conventional stacked solid-state imaging device will be described with reference to FIG.
図23(a)に示すように、積層型固体撮像装置は、半導体基板910のp型ウェル領域に、n型のCCDチャネル912、n型のドレイン領域915、n型蓄積ダイオード913が形成され、CCDチャネル012および蓄積ダイオード913の各周囲には、p型のバリア領域914が形成されている。また、隣接する撮像画素間の部分には、チャネルストッパ911が設けられている。
As shown in FIG. 23A, in the stacked solid-state imaging device, an n-
半導体基板910上には、ゲート絶縁膜(図示を省略)を介して、CCD転送電極916が形成され、これを被覆する状態で絶縁膜917aが堆積されている。絶縁膜917aにおける蓄積ダイオード913の上に相当する部分には、コンタクト孔が設けられ、その内壁面には引出電極918が形成されている。
A
絶縁膜917aおよび引出電極918の上には、絶縁膜917bが形成され、さらにその上には、画素電極919、光導電膜920、および透明電極921が順に形成されている。画素電極919は、撮像画素単位で設けられており、各撮像画素において、引出電極918に接続されている。
An
積層型の固体撮像装置においては、光導電膜920で生成された電荷が、画素電極919および引出電極918を介して、蓄積ダイオード913に移動され、蓄積される。そして、所定の蓄積時間(露光時間)の後に、読出し電圧をCCD転送電極916に印加することにより、信号電荷を蓄積ダイオード913からCCDチャネル(垂直CCDチャネル)912hと転送し、外部に映像信号として取り出す。
In the stacked solid-state imaging device, the charge generated by the
ここで、上述のように、従来の積層型固体撮像装置では、n型の蓄積ダイオード913の周囲が、p型不純物よりなるバリア領域914で囲まれているので、図23(b)に示すように、蓄積ダイオード913とバリア領域914とのpn接合境界部分に空乏層923が存在する。従来の積層型固体撮像装置では、このような構造を採用することにより、半導体基板910内で発生した暗電流が、蓄積ダイオード913へと流入するのを防止することができる。
Here, as described above, in the conventional stacked solid-state imaging device, since the periphery of the n-
しかしながら、図23(b)に示すように、上記従来の固体撮像装置では、蓄積ダイオード913のn型不純物領域の一部が半導体基板910の界面上でゲート絶縁膜と接触しており、また、n型の蓄積ダイオード913とp型のバリア領域914とのpn接合境界に発生する空乏層923が半導体基板910の界面(ゲート絶縁膜)に接触することにより、半導体基板910の未終端欠陥やトラップ準位に起因する暗電流や残像(トラップ性残像)を誘起するという問題を生じる。
However, as shown in FIG. 23B, in the conventional solid-state imaging device, a part of the n-type impurity region of the
なお、上記では、積層型固体撮像装置を一例に、現状および将来における問題点を指摘したが、このような問題は、積層型固体撮像装置に限らず、従来からの表面型固体撮像装置でも同様に生じ得る。 In the above, the present situation and future problems have been pointed out by taking the multilayer solid-state imaging device as an example. However, such a problem is not limited to the multilayer solid-state imaging device, but also in the conventional surface solid-state imaging device. Can occur.
本発明は、このような問題の解決を図るべくなされたものであって、暗電流や残像の発生を抑制することができる固体撮像装置およびその製造方法を提供することを目的とする。 The present invention has been made to solve such problems, and an object of the present invention is to provide a solid-state imaging device capable of suppressing the occurrence of dark current and afterimages and a method for manufacturing the same.
そこで、本発明は、次のような特徴を有することとした。
本発明に係る固体撮像装置は、半導体基板をベースに、複数の撮像画素が形成されてなり、各撮像画素は、入射光を光電変換して信号電荷を生成する光電変換部と、半導体基板内に形成され、光電変換部で生成された電荷を蓄積する蓄積領域と、半導体基板内において、蓄積領域の一部を覆う状態で形成され、電荷の表面再結合を抑制するピニング層と、を有することを特徴とする。
Therefore, the present invention has the following characteristics.
The solid-state imaging device according to the present invention includes a plurality of imaging pixels formed on the basis of a semiconductor substrate. Each imaging pixel includes a photoelectric conversion unit that photoelectrically converts incident light to generate a signal charge, and a semiconductor substrate. And a pinning layer formed in a semiconductor substrate so as to cover a part of the storage region and suppressing surface recombination of charges. It is characterized by that.
また、本発明に係る固体撮像装置の製造方法は、半導体基板をベースに、複数の撮像画素が形成されてなる固体撮像装置を製造する方法であって、次の工程を実行することを特徴とする・
・ウェル領域を形成する工程;半導体基板に対し、第1導電型の不純物を注入してウェル領域を形成する。
A method for manufacturing a solid-state imaging device according to the present invention is a method for manufacturing a solid-state imaging device in which a plurality of imaging pixels are formed on the basis of a semiconductor substrate, and the following steps are performed. To do
Step of forming a well region; a well region is formed by implanting a first conductivity type impurity into a semiconductor substrate.
・フローティングディフュージョンを形成する工程;ウェル領域に対し、第1導電型とは反対の導電型である第2導電型の不純物を注入して、撮像画素毎に蓄積領域およびフローティングディフュージョンを形成する。 Step of forming floating diffusion: Impurities of the second conductivity type, which is the conductivity type opposite to the first conductivity type, are implanted into the well region to form an accumulation region and a floating diffusion for each imaging pixel.
・ピンニング準備層を形成する工程;蓄積領域における半導体基板の表面に対し、第1導電型の不純物を注入してピニング準備層を形成する。
・ゲート絶縁膜を形成する工程;半導体基板上にゲート絶縁膜を形成する。
Step of forming a pinning preparation layer: Impurities of the first conductivity type are implanted into the surface of the semiconductor substrate in the accumulation region to form a pinning preparation layer.
A step of forming a gate insulating film; forming a gate insulating film on the semiconductor substrate;
・第1開口部を形成する工程;ゲート絶縁膜におけるフローティングディフュージョンの上に相当する領域に第1開口部を形成する。
・転送ゲート電極を形成する工程;ゲート絶縁膜上に対し、撮像画素毎に、蓄積領域からフローティングディフュージョンまでにかけての領域に転送ゲート電極を形成する。
A step of forming the first opening; the first opening is formed in a region corresponding to the floating diffusion in the gate insulating film;
Step of forming a transfer gate electrode: A transfer gate electrode is formed in a region from the accumulation region to the floating diffusion for each imaging pixel on the gate insulating film.
・第1接続電極を形成する工程;第1開口部を介してフローティングディフュージョンと接続する第1接続電極を形成する。
・層間絶縁膜を形成する工程;ゲート絶縁膜が形成された半導体基板上を覆うように、層間絶縁膜を形成する。
Step of forming the first connection electrode; forming the first connection electrode connected to the floating diffusion through the first opening.
Step for forming an interlayer insulating film; an interlayer insulating film is formed so as to cover the semiconductor substrate on which the gate insulating film is formed.
ピニング準備層の表面の一部を露出させる工程;層間絶縁膜およびゲート絶縁膜に対し、第2開口部を形成し、ピニング準備層の表面の一部を露出させる。
・ピニング層を形成する工程;第2開口部を通して露出されたピニング準備層の一部に対し、第2導電型の不純物を注入し、当該注入された領域の導電型を反転させ、反転されずに残る部分をピニング層とする。
Exposing a part of the surface of the pinning preparation layer; forming a second opening in the interlayer insulating film and the gate insulating film to expose a part of the surface of the pinning preparation layer;
A step of forming a pinning layer; an impurity of the second conductivity type is implanted into a part of the pinning preparation layer exposed through the second opening, and the conductivity type of the implanted region is inverted, but not inverted The remaining portion is used as a pinning layer.
・第2接続電極を形成する工程;第2開口部に第2接続電極を形成する。
・光電変換部を形成する工程;層間絶縁膜上に対し、撮像画素毎に、第2接続電極と接続される光電変換部を形成する
Step of forming the second connection electrode; forming the second connection electrode in the second opening.
Step of forming a photoelectric conversion unit; forming a photoelectric conversion unit connected to the second connection electrode for each imaging pixel on the interlayer insulating film
本発明に係る固体撮像装置では、光電変換部で生成された電荷を蓄積する蓄積領域に対して、その一部を覆う状態で、ピニング層が形成されている、という構成を採用する。そして、ピニング層は、蓄積領域のpn接合境界に発生する空乏層が、半導体基板の表面(ゲート絶縁膜)に接したり、素子分離層(STI;Shallow Trench Isolation)の半導体基板界面に接したりするのを抑制し、これより電荷の再結合を抑制する機能を有する。 The solid-state imaging device according to the present invention employs a configuration in which a pinning layer is formed so as to cover a part of an accumulation region for accumulating charges generated by the photoelectric conversion unit. In the pinning layer, the depletion layer generated at the pn junction boundary of the accumulation region is in contact with the surface (gate insulating film) of the semiconductor substrate or in contact with the semiconductor substrate interface of the element isolation layer (STI; Shallow Trench Isolation). And has a function of suppressing charge recombination.
従って、本発明に係る固体撮像装置では、半導体基板界面やSTI界面の未終端欠陥やトラップ準位に起因する暗電流や残像(トラップ性残像)の発生を抑制することができる。 Therefore, in the solid-state imaging device according to the present invention, it is possible to suppress the occurrence of dark current and afterimage (trapping afterimage) due to unterminated defects and trap levels at the semiconductor substrate interface and STI interface.
本発明に係る固体撮像装置の製造方法では、ピニング準備層を形成する工程からピニング層を形成する工程までを実施することにより、蓄積領域の一部を覆う状態、即ち、第2接続電極との接続部分を除く部分を覆う状態で、ピニング層を形成する。よって、本発明に係る固体撮像装置の製造方法を以って製造された固体撮像装置では、蓄積領域における第2接続電極との接続部分を除く部分がピニング層で覆われることとなり、蓄積領域のpn接合境界に発生する空乏層が、半導体基板の表面(ゲート絶縁膜)に接したり、素子分離層(STI;Shallow Trench Isolation)の半導体基板界面に接したりするのを抑制することができる。 In the method for manufacturing a solid-state imaging device according to the present invention, the process from the step of forming the pinning preparation layer to the step of forming the pinning layer is performed to cover a part of the accumulation region, that is, with the second connection electrode. A pinning layer is formed so as to cover a portion excluding the connection portion. Therefore, in the solid-state imaging device manufactured by the manufacturing method of the solid-state imaging device according to the present invention, the portion other than the connection portion with the second connection electrode in the storage region is covered with the pinning layer. The depletion layer generated at the pn junction boundary can be prevented from coming into contact with the surface (gate insulating film) of the semiconductor substrate or coming into contact with the semiconductor substrate interface of the element isolation layer (STI; Shallow Trench Isolation).
従って、本発明に係る固体撮像装置の製造方法では、半導体基板界面やSTI界面の未終端欠陥やトラップ準位に起因する暗電流や残像(トラップ性残像)の発生が抑制される固体撮像装置を製造することができる。 Therefore, in the method for manufacturing a solid-state imaging device according to the present invention, a solid-state imaging device that suppresses the occurrence of dark current and afterimages (trap afterimages) due to unterminated defects and trap levels at the semiconductor substrate interface and STI interface. Can be manufactured.
なお、本発明に係る固体撮像装置の製造方法では、蓄積領域への第2接続電極の接続に際して、当該接続部分の導電型を反転させているので、蓄積領域と第2接続電極との間でのオーミックな電気的接続を実現することができる。 In the method for manufacturing the solid-state imaging device according to the present invention, when the second connection electrode is connected to the storage region, the conductivity type of the connection portion is reversed, so that the connection between the storage region and the second connection electrode is reversed. The ohmic electrical connection can be realized.
以上のように、本発明に係る固体撮像装置、および本発明に係る固体撮像装置の製造方法を用い製造された固体撮像装置では、蓄積領域で所定の間蓄積されている信号の劣化や信号電荷の読出し時における残像の発生が抑制される。 As described above, in the solid-state imaging device according to the present invention and the solid-state imaging device manufactured using the manufacturing method of the solid-state imaging device according to the present invention, signal deterioration and signal charge accumulated for a predetermined period in the accumulation region Generation of afterimages during reading of the image is suppressed.
以下では、本発明を実施するための形態について、図面を参酌しながら説明する。なお、以下の各実施の形態は、本発明の構成およびそこから奏される作用・効果を分かり易く説明するために用いる一例であって、本発明は、本質的な特徴部分以外に何ら以下の形態に限定を受けるものではない。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings. Each of the following embodiments is an example used to explain the configuration of the present invention and the operations and effects produced therefrom in an easy-to-understand manner. The present invention is not limited to the following essential features. The form is not limited.
[実施の形態1]
1.固体撮像装置1の全体構成
実施の形態1に係る固体撮像装置1の全体構成について、図1を用い説明する。
[Embodiment 1]
1. Overall Configuration of Solid-
図1に示すように、実施の形態1に係る固体撮像装置1では、複数の撮像画素100がX−Y面方向にマトリクス状(行列状)に配列され、これより画素アレイ10が構成されている。画素アレイ10に対しては、パルス発生回路21、垂直シフトレジスタ22、および水平シフトレジスタ23が接続されている。
As shown in FIG. 1, in the solid-
2.撮像画素100の構成
固体撮像装置1の要部構成について、図2および図3を用い説明する。図2は、固体撮像装置1の一部(一の撮像画素100)の模式断面図であり、図3は、その模式平面図である。そして、図2に示す断面は、図3に示す撮像画素100のA−A‘断面である。
2. Configuration of Imaging Pixel 100 A configuration of main parts of the solid-
図2に示すように、固体撮像装置1は、p型のウェル領域が形成された半導体基板101をベースに形成されている。半導体基板101では、素子分離層(STI;Shallow Trench Isolation)102とp+層であるチャネルストッパ103により撮像画素100毎に区画されている。
As shown in FIG. 2, the solid-
図2に示すように、各撮像画素100では、半導体基板101のZ軸方向上側の表層部分に、n+層である蓄積ダイオード104、フローティングディフュージョン105、およびリセットトランジスタのドレイン(以下では、単に「リセットドレイン」と記載する。)106が形成されている。半導体基板101のZ軸方向上面には、ゲート絶縁膜108、層間絶縁膜109,115,118,121が順に積層形成されている。そして、層間絶縁膜121の上には、画素電極125を介した状態で光導電膜126が積層され、光導電膜126の上には、透明電極127が設けられている。
As shown in FIG. 2, in each
画素電極126は、撮像画素100毎に分離形成されており、接続電極110,122により蓄積ダイオード104に接続されている。なお、撮像画素100のサイズは、画素電極126のサイズにより規定されている。
The
ゲート絶縁膜108上には、蓄積ダイオード104とフローティングディフュージョン105との間を跨ぐ状態で転送トランジスタのゲート(以下では、単に「転送ゲート」と記載する。)112が形成され、フローティングディフュージョン105とリセットドレイン106との間を跨ぐ状態でリセットトランジスタのゲート(以下では、単に「リセットゲート」と記載する。)114が形成されている。また、ゲート絶縁膜108には、フローティングディフュージョン105の上に当たる部分にコンタクト孔が設けられ、当該コンタクト孔によりフローティングディフュージョン105に接続する増幅トランジスタのゲート(以下では、単に「増幅ゲート」と記載する。)113が設けられている。
A gate of a transfer transistor (hereinafter simply referred to as “transfer gate”) 112 is formed on the
層間絶縁膜115における層間絶縁膜109との境界部分には、配線116,117が設けられ、このうち、配線117は、接続電極111を介してリセットドレイン106に接続されている。配線117は、電源電圧端子Vddに接続されており、リセットドレイン106のドレイン電圧は、Vddとなっている。
同様に、層間絶縁膜118における層間絶縁膜115との境界部分には、配線119,120が設けられ、層間絶縁膜121における層間絶縁膜118との境界部分には、配線123,124が設けられている。
Similarly,
ここで、半導体基板101における表層部分には、蓄積ダイオード104の接続電極110との接続部分を除く部分を覆うように、p+層であるピニング層107が形成されている。なお、蓄積ダイオード104は、n+層であり、p+層であるピニング層107とで、部分埋め込みダイオード構造が構成される。ピニング層107は、蓄積ダイオード104と半導体基板101のpウェル領域とのpn接合境界に発生する空乏層が、半導体基板101の表面(ゲート絶縁膜108)に接したり、素子分離層102の半導体基板101界面に接したりするのを抑制することが可能であり、電荷の表面再結合を抑制する役割を果たす。
Here, a pinning
図3に示すように、各撮像画素100では、X軸方向の左側から順に、表層がピニング層107で覆われた蓄積ダイオード104(図3では、図示を省略。)、転送ゲート112、フローティングディフュージョン105、リセットゲート114、およびリセットドレイン106が設けられている。そして、フローティングディフュージョン105に接続された増幅ゲート113は、図のY軸方向上向きに延設され、途中でクランク状に曲折されて、その両側に増幅トランジスタのソース(以下では、単に「増幅ソース」と記載する。)128と、増幅トランジスタのドレイン(以下では、単に「増幅ドレイン」と記載する。)129が設けられている。
As shown in FIG. 3, in each
増幅ソース128および増幅ドレイン129には、それぞれ接続電極130,131が接続されている。
本実施の形態に係る固体撮像装置1では、転送ゲート112、リセットゲート114および増幅ゲート113は、例えば、Poly−Siから形成されており、また、接続電極110,111,122,130,131などは、コンタクト孔にタングステン(W)からなるプラグを形成することにより形成されている。
In the solid-
また、固体撮像装置1における光導電膜126は、例えば、アモルファスシリコンや無機光導電材料などから形成されている。
なお、図2などでは、図示を省略しているが、透明電極127の上に、さらにオンチップカラーフィルタやオンチップマイクロレンズなどが形成されている。
In addition, the
Although not shown in FIG. 2 and the like, an on-chip color filter, an on-chip microlens, and the like are further formed on the
3.固体撮像装置1の駆動
図2のZ軸方向の上方よりの光は、透明電極127を通して光導電膜126に入射される。光導電膜126は、画素電極125と透明電極127とにより適正なバイアス電圧が印加された状態で、入射された光を光電変換し電荷を生成する。ここで、透明電極127と画素電極125との間での電位差が、光導電膜126に印加されるバイアス電圧となる。
3. Driving of Solid-
リセットゲート114への信号の入力により、ゲートをオンにすることで、フローティングディフュージョン105の電位がドレイン電圧Vddにリセットされる。そして、上記のように光導電膜126で生成された電荷は、画素電極125から接続電極122および接続電極110を介して蓄積ダイオード104に転送され、一時的に蓄積される。
By turning on the gate by inputting a signal to the
なお、本実施の形態に係る固体撮像装置1では、受光している期間中は蓄積ダイオード104のフローティング状態が維持されている。
次に、転送ゲート113がオンにされることにより、フローティングディフュージョン105の電位が、蓄積ダイオード104に蓄積された信号電荷量に応じて、変動する。そして、フローティングディフュージョン105の電位の変動量を、増幅ゲート113を介して増幅トランジスタで増幅し、外部に信号として出力することになる。
In the solid-
Next, when the
4.効果
以上の構成を有する本実施の形態に係る固体撮像装置1では、蓄積ダイオード104において、接続電極110との接続部分を除く部分について、その表層(半導体基板101の界面)がp+層であるピニング層107で覆われているという構成を採用するので、蓄積ダイオード104と半導体基板101のp型ウェルとのpn接合境界に発生する空乏層が、半導体基板101の界面(ゲート絶縁膜108)や素子分離層102の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像(トラップ性残像)の発生を抑制することができる。
4). Effect In the solid-
以上より、光導電膜126で生成された信号電荷が、蓄積ダイオード104に一時的に蓄積されている期間での信号劣化や、信号読出し時の残像の発生といった問題を解決することができる。
From the above, it is possible to solve problems such as signal deterioration during the period in which the signal charges generated by the
5.固体撮像装置1の製造方法
固体撮像装置1の製造方法について、図4から図6を用い、要部となる工程を説明する。
5. Manufacturing Method of Solid-State Imaging Device 1 A manufacturing method of the solid-
図4(a)に示すように、半導体基板1010のp型ウェル領域に対して、STI(Shallow Trench Isolation)などの素子分離層102を形成する。具体的には、半導体基板1010に対して、分離領域とする部分に対しドライエッチングなどにより溝(例えば、深さが200[nm]〜400[nm])を形成する。そして、形成した溝と半導体基板1010界面との欠陥領域を低減するために、例えば、酸化膜厚が10[nm]〜20[nm]の熱酸化により犠牲酸化などを行い、次に、ホウ素(B)を、例えば、10[keV]〜20[keV]、1×1013[cm−2]〜3×1013[cm−2]の条件を以って、イオン注入してp+層であるチャネルストッパ103を形成する。次に、形成した溝内を絶縁材料で埋め込み、CMP(Chemical Mechanical Polishing)で平坦化することにより、素子分離層102が形成できる。
As shown in FIG. 4A, an
次に、図4(b)に示すように、蓄積ダイオード104、フローティングディフュージョン105、およびリセットドレイン106をそれぞれ形成しようとする箇所に対応して開口500h1,500h2,500h3が設けられたマスク500を、半導体基板1010の上面1010fに積層形成する。そして、マスク500の開口500h1,500h2,500h3を通して、リン(P)やヒ素(As)を、例えば、50[keV]〜80[keV]、1×1014[cm−2]〜2×1015[cm−2]の条件を以って、半導体基板1010に注入することにより、蓄積ダイオード準備層1040、フローティングディフュージョン105、およびリセットドレイン106が形成される。
Next, as shown in FIG. 4B, a
図4(c)に示すように、蓄積ダイオード準備層1040に対応する部分に開口501hを有するマスク501を積層形成し、マスク501の開口501hを通して半導体基板101における蓄積ダイオード準備層1040の表層部分にホウ素(B)を、例えば、5[keV]〜10[keV]、1×1011[cm−2]〜2×1012[cm−2]の条件を以って、イオン注入し、表層がピニング準備層1070で覆われた蓄積ダイオード準備層1041を形成する。
As shown in FIG. 4C, a
なお、図4(c)などでは、説明の便宜上、蓄積ダイオード準備層1041とピニング準備層1070との相対的な層厚の関係を模式的なものとしている。実際の蓄積ダイオード準備層1041の層厚と、ピニング準備層1070の層厚とは、例えば、完成後の固体撮像装置1において、蓄積ダイオード104の層厚に対し、ピニング層107の層厚が1/40〜1/10の範囲の相対的な関係となるように設定することができる。より具体的には、例えば、完成後の固体撮像装置1において、蓄積ダイオード104の層厚を100[nm]〜300[nm]とするとき、ピニング層107の層厚が10[nm]〜20[nm]程度となるようにすることができる。なお、ここに示した一例は、撮像画素100の一辺のサイズを、1.1[μm]〜1.4[μm]としたときのものである。
In FIG. 4C and the like, for convenience of explanation, the relative layer thickness relationship between the storage
図5(a)に示すように、熱酸化、あるいはプラズマ酸化などにより、半導体基板101の表面101fにゲート絶縁膜1080(例えば、膜厚が5[nm]〜10[nm])を形成する。
As shown in FIG. 5A, a gate insulating film 1080 (for example, a film thickness of 5 [nm] to 10 [nm]) is formed on the
次に、図5(b)に示すように、ゲート絶縁膜1080におけるフローティングディフュージョン105の上に相当する箇所にコンタクト孔を設け、その状態で、熱CVD法、またはプラズマCVD法などにより、Poly−Si膜(例えば、膜厚が100[nm]〜200[nm])を堆積させた後、フォトリソグラフィ法などにより所定形状のレジストパターンを形成し(図示を省略)、Poly−Si膜を選択的にエッチングすることで、転送ゲート112、増幅ゲート113、およびリセットゲート114などを形成する。
Next, as shown in FIG. 5B, a contact hole is provided in a portion corresponding to the floating
ここで、上述のように、予めゲート絶縁膜1081のフローティングディフュージョン105の上に開けたコンタクト孔1081hにより、増幅ゲート113は、フローティングディフュージョン105に電気的にコンタクトをとった状態となる。
Here, as described above, the
次に、図5(c)に示すように、ゲート絶縁膜1081および転送ゲート112、増幅ゲート113、およびリセットゲート114を覆うように、層間絶縁膜1090(例えば、膜厚が500[nm]〜1000[nm])を積層形成する。層間絶縁膜1090は、CVD酸化膜である。
Next, as illustrated in FIG. 5C, an interlayer insulating film 1090 (for example, having a thickness of 500 nm to 500 nm) is formed so as to cover the
次に、図6(a)に示すように、フォトリソグラフィ法およびエッチング法により、層間絶縁膜109における蓄積ダイオード準備層1040とリセットドレイン106に各々相当する箇所にコンタクト孔109h1,109h2を開ける。そして、層間絶縁膜109に開けたコンタクト孔109h1を通して、蓄積ダイオード準備層1040の表層に対し選択的にリン(P)、またはヒ素(As)を、例えば、30[keV]〜60[keV]、1×1012[cm−2]〜2×1013[cm−2]の条件を以って、イオン注入し、コンタクト孔109h1に面する部分をn型の層に変換する。これより、コンタクト孔109h1に面していない部分に残るp+層がピニング層107となり、変換された部分を含むn+層の部分が蓄積ダイオード104となる。
Next, as shown in FIG. 6A, contact holes 109h1 and 109h2 are formed in the
なお、図6(a)に示す状態で、コンタクト孔109h2に対してもリン(P)、またはヒ素(As)がイオン注入されることになるが、コンタクト孔109h2の底に存在するリセットドレイン106は、もともとn+層であるので、イオン注入によっても導電型の変化を生じない。
In the state shown in FIG. 6A, phosphorus (P) or arsenic (As) is also ion-implanted into the contact hole 109h2, but the
次に、図6(b)に示すように、層間絶縁膜109のコンタクト孔109h1,109h2に対しタングステン(W)のプラグ埋込みを行い、接続電極110,111を形成する。接続電極110,111は、n+層である蓄積ダイオード104およびリセットドレイン106に対してオーミックな電気接続がなされる。
Next, as shown in FIG. 6B, tungsten (W) plugs are buried in the contact holes 109h1 and 109h2 of the
次に、図6(c)に示すように、CVD酸化膜である層間絶縁膜115,118,121(例えば、膜厚が500[nm]〜1000[nm])の積層形成と、配線116,117,119,120,123,124の形成とを行う。ここで、配線116,117,119,120,123,124は、アルミニウム(Al)、銅(Cu)などを用い、例えば、200[nm]〜300[nm]の膜厚で形成できる。
Next, as shown in FIG. 6C, the
この後、図示を省略しているが、層間絶縁膜115,118,121に開けたコンタクト孔121hに対し、タングステン(W)などのプラグを埋め込んで接続電極122を形成し(図2を参照。)、さらにその上に、画素電極125、光導電膜126、透明電極127の順に積層形成する。
Thereafter, although not shown in the drawing, a plug of tungsten (W) or the like is embedded in the
画素電極125の形成は、例えば、層間絶縁膜121上にアルミニウム(Al)やタングステン(W)、モリブデン(Mo)などからなる金属膜(例えば、膜厚が100[nm]〜300[nm])を堆積し、フォトリソグラフィ法およびエッチング法を用い、撮像画素100ごとに分離する。この画素電極125の面積が、撮像画素100のサイズを規定する。
The
光導電膜126の形成は、例えば、プラズマCVD法やスパッタリング法などを用い、撮像目的に応じた分光感度特性を有するα−Si膜や無機の光導電膜(例えば、膜厚が100[nm]〜1000[nm])などを堆積することで行うことができる。
The
透明電極127の形成は、例えば、光導電膜126上にITO(Indium Tin Oxide)やZnOを材料を用い、スパッタリング法やCVD法により、例えば、数十[nm]〜数百[nm]の膜厚で堆積して行うことができる。
The
固体撮像装置1では、光導電膜126と、この膜をZ軸方向上下から挟む画素電極125および透明電極127とにより、光電変換部(センサ部)が構成される。
なお、図示を省略しているが、上記工程を実行の後、透明電極127上に、例えば、有機材料などを用いオンチップカラーフィルタおよびオンチップマイクロレンズなどを形成することにより、固体撮像装置1が形成される。
In the solid-
Although not shown in the drawings, after the above process is performed, the solid-
以上のように製造された固体撮像装置1は、蓄積ダイオード104において、接続電極110との接続部分を除く部分について、その表層(半導体基板101の界面)がp+層であるピニング層107で覆われているという構成を採用するので、蓄積ダイオード104と半導体基板101のp型ウェルとのpn接合境界に発生する空乏層が、半導体基板101の界面(ゲート絶縁膜108)や素子分離層102の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像(トラップ性残像)の発生を抑制することができる。
In the solid-
[実施の形態2]
1.固体撮像装置における撮像画素200の構成
本実施の形態に係る固体撮像装置における撮像画素200の要部構成について、図7を用い説明する。図7は、固体撮像装置の一部(一の撮像画素200)の模式断面図であり、上記実施の形態1に係る固体撮像装置1と同一構成部分には、同一の符号を付している。
[Embodiment 2]
1. Configuration of
図7に示すように、本実施の形態に係る固体撮像装置では、各撮像画素200におけるフローティングディフュージョン205に対し、半導体基板101界面側の一部を覆う状態で、ピニング層207が形成されている点で、上記実施の形態1に係る固体撮像装置1と相違する。具体的に、ピニング層207は、フローティングディフュージョン205における増幅ゲート113との接続部分を除く部分を覆う状態で形成されている。
As shown in FIG. 7, in the solid-state imaging device according to the present embodiment, the pinning
なお、本実施の形態においても、蓄積ダイオード104における接続電極110との接続部分を除く部分がピニング層107で覆われている。
また、本実施の形態に係る固体撮像装置は、上記構成を除き、実施の形態1に係る固体撮像装置1と同じ構成を有している。
Also in this embodiment, the pinning
Moreover, the solid-state imaging device according to the present embodiment has the same configuration as the solid-
フローティングディフュージョン205に対し、半導体基板101界面側の一部(増幅ゲート113との接続部分を除く部分)を覆う状態で形成されているピニング層207も、n+層であるフローティングディフュージョン205とは反対の導電型であるp+層であり、フローティングディフュージョン205と半導体基板101のp型ウェルとのpn接合境界に発生する空乏層が、半導体基板101の界面(ゲート絶縁膜108)などにおける未終端欠陥やトラップ準位に起因する暗電流や残像(トラップ性残像)の発生を抑制することができる。
The pinning
2.効果
以上の構成を有する本実施の形態に係る固体撮像装置では、蓄積ダイオード104において、接続電極110との接続部分を除く部分について、その表層(半導体基板101の界面)がp+層であるピニング層107で覆われているという構成に加え、フローティングディフュージョン205において、増幅ゲート113との接続部分を除く部分について、その表層(半導体基板101界面)もp+層であるピニング層207で覆われているという構成を採用するので、蓄積ダイオード104およびフローティングディフュージョン205と半導体基板101のp型ウェルとの各pn接合境界に発生する空乏層が、半導体基板101の界面(ゲート絶縁膜108)や素子分離層102の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像(トラップ性残像)の発生を抑制することができる。
2. Effect In the solid-state imaging device according to the present embodiment having the above-described configuration, pinning in which the surface layer (interface of the semiconductor substrate 101) of the
以上より、光導電膜126で生成された信号電荷が、蓄積ダイオード104やフローティングディフュージョン205に一時的に蓄積されている期間での信号劣化や、信号読出し時の残像の発生といった問題を解決することができる。
As described above, the problems such as signal deterioration during the period in which the signal charges generated by the
3.固体撮像装置の製造方法
本実施の形態に係る固体撮像装置の製造方法について、図8および図9を用い、上記実施の形態1との差異を中心に説明する。
3. Manufacturing Method of Solid-State Imaging Device A manufacturing method of the solid-state imaging device according to the present embodiment will be described with reference to FIGS. 8 and 9 focusing on differences from the first embodiment.
図8(a)に示すように、半導体基板101におけるp型ウェル内に、素子分離層102、チャネルストッパ103、蓄積ダイオード準備層1040、FD準備層2050、およびリセットドレイン106をそれぞれの撮像画素200について形成する。これらの形成方法については、上記実施の形態1の製造方法を用いることができる。そして、各撮像画素200における蓄積ダイオード準備層1040、およびFD準備層2050の上方に開口502h1,502h2が開けられたマスク502を配する。
As shown in FIG. 8A, the
図8(b)に示すように、マスク502の開口502h1,502h2を通して基板表面101fにホウ素(B)を、例えば、5[keV]〜10[keV]、1×1011[cm−2]〜2×1012[cm−2]の条件を以って、イオン注入することで、蓄積ダイオード準備層1041およびFD準備層2051の表層部分にピニング準備層1070,2070を形成する。なお、図8(b)に示すように、この状態においては、ピニング準備層1070,2070は、蓄積ダイオード準備層1041およびFD準備層2051における全体を覆う状態となっている。
As shown in FIG. 8B, boron (B) is applied to the
次に、図8(c)に示すように、熱酸化法、またはプラズマ酸化法などにより、ゲート絶縁膜1081(例えば、膜厚が5[nm]〜10[nm])を形成し、ゲート絶縁膜1081におけるフローティングディフュージョン205の増幅ゲート113を接続しようとする箇所に開口1081hを開ける。そして、当該開口1081hを通して、リン(P)、またはヒ素(As)を、例えば、30[keV]〜60[keV]、1×1012[cm−2]〜2×1013[cm−2]の条件を以って、イオン注入することにより、開口1081h下の部分がn+層に変換することができる。
Next, as shown in FIG. 8C, a gate insulating film 1081 (for example, a film thickness of 5 [nm] to 10 [nm]) is formed by a thermal oxidation method, a plasma oxidation method, or the like, and gate insulation is performed. An
図8(c)に示すように、n+層である領域がフローティングディフュージョン205であり、p+層のまま残った部分がピニング層207である。
次に、図9(a)に示すように、転送ゲート112、増幅ゲート113、およびリセットゲート114を形成する。これらの形成は、熱CVD法、またはプラズマCVD法によりPoly−Si膜(例えば、膜厚が100[nm]〜200[nm])を堆積し、その後、選択的にエッチングすることにより行われる。なお、フローティングディフュージョン205について、上記のように、増幅ゲート113との接続部分がn+層に変換されているので、フローティングディフュージョン205と増幅ゲート113とのオーミックな電気的接続がなされる。
As shown in FIG. 8C, the region which is the n + layer is the floating
Next, as shown in FIG. 9A, a
次に、図9(b)に示すように、ゲート絶縁膜1081および転送ゲート112、増幅ゲート113、およびリセットゲート114を覆うように、層間絶縁膜1090(例えば、膜厚が500[nm]〜1000[nm])を積層形成する。層間絶縁膜1090は、CVD酸化膜である。
Next, as illustrated in FIG. 9B, an interlayer insulating film 1090 (for example, having a thickness of 500 nm to 500 nm) is formed so as to cover the
次に、図9(c)に示すように、フォトリソグラフィ法およびエッチング法により、層間絶縁膜109における蓄積ダイオード準備層1040とリセットドレイン106に各々相当する箇所にコンタクト孔109h1,109h2を開ける。そして、層間絶縁膜109に開けたコンタクト孔109h1を通して、蓄積ダイオード準備層1040の表層に対し選択的にリン(P)、またはヒ素(As)を、例えば、30[keV]〜60[keV]、1×1012[cm−2]〜2×1013[cm−2]の条件を以って、イオン注入し、コンタクト孔109h1に面する部分をn型の層に変換する。これより、コンタクト孔109h1に面していない部分に残るp+層がピニング層107となり、変換された部分を含むn+層の部分が蓄積ダイオード104となる。
Next, as shown in FIG. 9C, contact holes 109h1 and 109h2 are formed in the
なお、上記実施の形態1と同様に、コンタクト孔109h2に対してもリン(P)、またはヒ素(As)がイオン注入されることになるが、コンタクト孔109h2の底に存在するリセットドレイン106は、もともとn+層であるので、イオン注入によっても導電型の変化を生じない。
As in the first embodiment, phosphorus (P) or arsenic (As) is ion-implanted into the contact hole 109h2, but the
この後の製造工程については、上記実施の形態1と同様である。
以上のように製造された固体撮像装置は、蓄積ダイオード104およびフローティングディフュージョン205のそれぞれにおいて、接続電極110および増幅ゲート113との各接続部分を除く部分について、その表層(半導体基板101の界面)がp+層であるピニング層107,207で覆われているという構成を採用するので、蓄積ダイオード104およびフローティングディフュージョン205と半導体基板101のp型ウェルとの各pn接合境界に発生する空乏層が、半導体基板101の界面(ゲート絶縁膜108)や素子分離層102の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像(トラップ性残像)の発生を抑制することができる。
The subsequent manufacturing process is the same as that in the first embodiment.
In the solid-state imaging device manufactured as described above, in each of the
[変形例]
上記実施の形態2に係る固体撮像装置の製造方法の変形例について、図10および図11を用い、上記実施の形態2との差異部分を中心に説明する。なお、図10および図11は、上記実施の形態2に係る製造方法の説明で用いた図8(a)から図8(c)および図9(a)に相当する工程である。
[Modification]
A modification of the method for manufacturing the solid-state imaging device according to the second embodiment will be described with reference to FIGS. 10 and 11, focusing on the differences from the second embodiment. 10 and 11 are steps corresponding to FIGS. 8A to 8C and FIG. 9A used in the description of the manufacturing method according to the second embodiment.
図10(a)に示すように、半導体基板101におけるp型ウェル内に、素子分離層102、チャネルストッパ103、蓄積ダイオード準備層1040、FD準備層2050、およびリセットドレイン106をそれぞれの撮像画素200について形成し、各撮像画素200における蓄積ダイオード準備層1040の上方に開口503hが開けられたマスク503を配する。
As shown in FIG. 10A, the
次に、図10(b)に示すように、マスク503の開口503hを通して、基板表面にホウ素(B)を、例えば、5[keV]〜10[keV]、1×1011[cm−2]〜2×1012[cm−2]の条件を以って、イオン注入することで、蓄積ダイオード準備層1041の表層部分にピニング準備層1070を形成する。
Next, as shown in FIG. 10B, boron (B) is applied to the substrate surface through the
次に、図10(c)に示すように、熱酸化法、またはプラズマ酸化法などにより、ゲート絶縁膜1081(例えば、膜厚が5[nm]〜10[nm])を形成し、ゲート絶縁膜1081におけるフローティングディフュージョン205の増幅ゲート113を接続しようとする箇所に開口1081hを開ける。
Next, as shown in FIG. 10C, a gate insulating film 1081 (for example, a film thickness of 5 [nm] to 10 [nm]) is formed by a thermal oxidation method, a plasma oxidation method, or the like, and gate insulation is performed. An
次に、図11(a)に示すように、転送ゲート112、増幅ゲート113、およびリセットゲート114を形成する。これらの形成は、熱CVD法、またはプラズマCVD法によりPoly−Si膜(例えば、膜厚が100[nm]〜200[nm])を堆積し、その後、選択的にエッチングすることにより行われる。なお、FD準備層2050については、n+層のままで維持されているので、FD準備層2050と増幅ゲート113とのオーミックな電気的接続がなされる。
Next, as shown in FIG. 11A, a
次に、図11(b)に示すように、フローティングディフュージョン205の上方に当たる部分に開口504hが開けられたマスク504を配し、開口504hを通し、ホウ素(B)を、例えば、15[keV]〜20[keV]、1×1011[cm−2]〜2×1012[cm−2]の条件を以って、イオン注入する。このイオン注入は、ゲート絶縁膜1081を通してなされ、開口504h内における増幅ゲート113の接続部分を除く部分について、ピニング層207が形成される。即ち、開口504h内で、増幅ゲート113がマスクとして機能している。
Next, as shown in FIG. 11 (b), a
この後、上記実施の形態2に係る製造方法と同じ工程を実行することにより、上記実施の形態2に係る固体撮像装置を製造することができる。
[実施の形態3]
1.固体撮像装置3の全体構成
実施の形態3に係る固体撮像装置3の全体構成について、図12を用い説明する。
Thereafter, by performing the same steps as the manufacturing method according to the second embodiment, the solid-state imaging device according to the second embodiment can be manufactured.
[Embodiment 3]
1. Overall Configuration of Solid-
図12に示すように、実施の形態3に係る固体撮像装置3は、走査回路にCCD(Charge Coupled Device)を用いた固体撮像装置であって、複数の撮像画素300がX−Y面方向にマトリクス状(行列状)に配列されている。マトリクス状に配列された複数の撮像画素300に対しては、列毎に垂直CCD31が設けられており、複数の撮像画素300のY軸方向下方に水平CCD32が配され、水平CCD32からの出力信号は、アンプ33を介して出力される。
As shown in FIG. 12, the solid-
2.撮像画素300の構成
固体撮像装置3の要部構成について、図13および図14を用い説明する。図13は、固体撮像装置3の一部(一の撮像画素300)の模式断面図であり、図14は、その模式平面図である。そして、図13に示す断面は、図14に示す撮像画素300のB−B‘断面である。
2. Configuration of Imaging Pixel 300 A configuration of main parts of the solid-
図13に示すように、固体撮像装置3は、半導体基板301をベースにし、そのp型ウェル内に形成された蓄積ダイオード304、読出しゲート305、および垂直CCD31を有する。蓄積ダイオード304、読出しゲート305、および垂直CCD31は、それぞれn型の不純物をイオン注入して形成された領域である。なお、撮像画素300間を区画するように、分離層302が形成されている。
As shown in FIG. 13, the solid-
蓄積ダイオード304、読出しゲート305、および垂直CCD31などが形成された半導体基板301の上を覆うように、ゲート絶縁膜308が形成され、さらにその上であって、読出しゲート305から垂直CCD31までの間の領域に転送電極35が形成されている。なお、図14に示すように、固体撮像装置3では、撮像画素300に対して2つの転送電極34,35が設けられているが、図13では、図示の都合上、転送電極35だけを描いている。
A
ゲート絶縁膜308および転送電極35の上には、層間絶縁膜309が積層形成されており、その上には、画素電極325、光導電膜326、および透明電極327が順に積層形成されている。
An interlayer insulating
層間絶縁膜309には、画素電極325と蓄積ダイオード304との間を結ぶコンタクト孔が開けられており、タングステン(W)などのプラグが埋め込まれて、接続電極310が形成されている。接続電極310は、撮像画素300毎に、画素電極325と蓄積ダイオード304とを接続している。
In the
蓄積ダイオード304に対しては、その半導体基板301の界面側を覆うように、ピニング層307が形成されている。ピニング層307は、上記実施の形態1,2と同様に、蓄積ダイオード304を構成するn型とは反対のp型の不純物をイオン注入することにより形成されており、接続電極310との接続部分を除く蓄積ダイオード304の半導体基板301界面を覆っている。
For the
なお、蓄積ダイオード304は、半導体基板301の界面側に形成されたピニング層307とで部分埋め込みダイオード構造を構成する。
ここで、光導電膜326は、上記実施の形態1,2と同様に、例えば、アモルファスSiや無機光導電膜により構成されている。そして、光導電膜326と、これを挟む状態で形成された画素電極325および透明電極327とにより、光電変換部を構成する。透明電極327と画素電極325との間での電位差が、光導電膜326に印加されるバイアス電圧となる。
The
Here, the
蓄積ダイオード304は、接続電極310との接続部分を除く部分がピニング層307により覆われているため、図14に示すように、固体撮像装置3を上方より見ると、ピニング層307および接続電極310により蓄積ダイオード304は隠れて見えないことになる。
Since the
なお、図13では、図示を省略しているが、固体撮像装置3には、各撮像画素300毎にオンチップカラーフィルタやオンチップマイクロレンズが形成されている。
3.固体撮像装置3の駆動
図13のZ軸方向の上方よりの光は、透明電極327を通して光導電膜326に入射される。光導電膜326は、画素電極325と透明電極327とにより適正なバイアス電圧が印加された状態で、入射された光を光電変換し電荷を生成する。生成された電荷は、画素電極325から接続電極310を介して蓄積ダイオード304に転送され、一時的に蓄積ダイオード304に蓄積される。
Although not shown in FIG. 13, in the solid-
3. Driving of Solid-
なお、本実施の形態に係る固体撮像装置3でも、受光している期間中は蓄積ダイオード304のフローティング状態が維持されている。
次に、蓄積ダイオード304に一時的に蓄積された電荷は、転送電極34,35に読出しパルス、転送パルスを印加することにより、読出しゲート305から垂直CCD31および水平CCD32などを介して、外部に信号として出力されることになる。
Note that, also in the solid-
Next, the charge temporarily stored in the
4.効果
以上の構成を有する本実施の形態に係る固体撮像装置では、蓄積ダイオード304において、接続電極310との接続部分を除く部分について、その表層(半導体基板301の界面)がp+層であるピニング層307で覆われているという構成を採用するので、蓄積ダイオード304と半導体基板301のp型ウェルとの各pn接合境界に発生する空乏層が、半導体基板301の界面(ゲート絶縁膜308)や分離層302の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像(トラップ性残像)の発生を抑制することができる。
4). Effect In the solid-state imaging device according to the present embodiment having the above-described configuration, pinning in which the surface layer (interface of the semiconductor substrate 301) of the
以上より、光導電膜326で生成された信号電荷が、蓄積ダイオード304に一時的に蓄積されている期間での信号劣化や、信号読出し時の残像の発生といった問題を解決することができる。
As described above, problems such as signal deterioration during the period in which the signal charges generated by the
なお、蓄積ダイオード304では、接続電極310との接続部分が、n+層であるので、オーミックな電気的接続も実現されている。
5.固体撮像装置3の製造方法
本実施の形態に係る固体撮像装置3の製造方法について、図15から図17を用い、要部となる工程を説明する。
In the
5. Manufacturing Method of Solid-
図15(a)に示すように、半導体基板3010のp型ウェル内に、CCDおよび拡散層で構成される素子部を分離する分離層302を形成する。分離層302は、p+層である。
As shown in FIG. 15A, a
次に、図15(b)に示すように、リン(P)やヒ素(As)を適切な条件でイオン注入することにより、蓄積ダイオード準備層3040、読出しゲート305、および垂直CCD31を形成する。
Next, as shown in FIG. 15B, phosphorus (P) and arsenic (As) are ion-implanted under appropriate conditions, thereby forming the storage
図16(a)に示すように、蓄積ダイオード準備層3041の上に開口505hが開けられたマスク505を配する。そして、開口505hを通して、例えば、ホウ素(B)を、例えば、5[keV]〜10[keV]、1×1011[cm−2]〜2×1012[cm−2]の条件を以って、イオン注入することにより、蓄積ダイオード準備層3041の半導体基板301表面側に、p+層であるピニング準備層3070を形成する。
As shown in FIG. 16A, a
次に、図16(b)に示すように、熱酸化法、またはプラズマ熱酸化法などにより、半導体基板301の表面にゲート絶縁膜3080(例えば、膜厚が20[nm]〜30[nm])を形成する。そして、図17(a)に示すように、熱CVD法、またはプラズマCVD法などにより、ゲート絶縁膜3080上に、Poly−Si膜である転送電極準備膜350(例えば、膜厚が100[nm]〜200[nm])を形成し、転送電極35を形成しようとする箇所を除く部分が開口されたマスク506を配する。マスク506は、フォトリソグラフィ法により形成することができる。
Next, as shown in FIG. 16B, a gate insulating film 3080 (for example, a film thickness of 20 [nm] to 30 [nm]) is formed on the surface of the
次に、図17(b)に示すように、選択的なエッチングを行うことにより、転送電極35が形成できる。なお、図示を省略しているが、転送電極34についても、同じ工程で形成される。
Next, as shown in FIG. 17B, the
図17(c)に示すように、転送電極35およびゲート絶縁膜3080の上に、CVD酸化膜である層間絶縁膜309(例えば、膜厚が300[nm]〜600[nm])を形成し、フォトリソグラフィ法およびエッチング法により、蓄積ダイオード304の上部となる位置にコンタクト孔309hを開ける。このとき、ゲート絶縁膜308についても開口する。そして、開口309hを通して、リン(P)またはヒ素(As)を、例えば、30[keV]〜60[keV]、1×1012[cm−2]〜2×1013[cm−2]の条件を以って、イオン注入し、コンタクト孔309hの下部におけるp+層部分をn+層に変換する。これにより、コンタクト孔309hの底部には、n+層である蓄積ダイオード304が露出し、その他の部分の表層は、ピニング層307で覆われることになる。
As shown in FIG. 17C, an interlayer insulating film 309 (for example, a film thickness of 300 [nm] to 600 [nm]) that is a CVD oxide film is formed on the
図示を省略しているが、この後、コンタクト孔309hに対してタングステン(W)からなるプラグを埋め込み、接続電極310を形成する。そして、その後、上記実施の形態1,2などと同様に、画素電極325、光導電膜326、および透明電極327を順に積層形成する。
Although not shown, thereafter, a plug made of tungsten (W) is embedded in the
また、有機材料などからなるオンチップカラーフィルタおよびオンチップマイクロレンズを積層形成することで、固体撮像装置3が完成する。
以上のように製造された固体撮像装置3は、蓄積ダイオード304において、接続電極310との接続部分を除く部分について、その表層(半導体基板301の界面)がp+層であるピニング層307で覆われているという構成を採用するので、蓄積ダイオード304と半導体基板301のp型ウェルとの各pn接合境界に発生する空乏層が、半導体基板301の界面(ゲート絶縁膜108)や分離層302の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像(トラップ性残像)の発生を抑制することができる。
Further, the solid-
In the solid-
[実施の形態4]
1.固体撮像装置4の全体構成
本実施の形態に係る固体撮像装置4の全体構成について、図18を用い説明する。
[Embodiment 4]
1. Overall Configuration of Solid-State Imaging Device 4 The overall configuration of the solid-state imaging device 4 according to the present embodiment will be described with reference to FIG.
図18(a)に示すように、本実施の形態に係るMOS型の固体撮像装置4では、複数の撮像画素400がマトリクス状(行列状)に配列され、これより画素アレイ40が構成されている。画素アレイ40に対しては、パルス発生回路51、垂直シフトレジスタ52、および水平シフトレジスタ53が接続されている。
As shown in FIG. 18A, in the MOS type solid-state imaging device 4 according to the present embodiment, a plurality of
垂直シフトレジスタ52および水平シフトレジスタ53は、例えば、ともにダイナミック回路部であって、パルス発生回路51からのタイミングパルスの印加に呼応して、各撮像画素400に対して、順次、駆動パルスを出力する。各撮像画素400からは、駆動パルスに応じて画素信号を出力する。
Both the
2.撮像画素400の構成
図18(b)に示すように、撮像画素400は、1つのフォトダイオード400PDと3つのトランジスタ400TX,400SF,400RSを有する。フォトダイオード400PDの一端は、接地されており、他端は、転送トランジスタ400TXのソースに接続されている。転送トランジスタ400TXのドレインは、フローティングディフュージョン400FDを経て、増幅トランジスタ400SFのゲートおよびリセットトランジスタ400RSのソースに接続されている。増幅トランジスタ400SFのドレインは、電源電圧VDDに接続されており、ソースは信号線に接続されている。
2. Configuration of
フォトダイオード400PDは、各撮像画素400に入射された光の強度に応じて、信号電荷を生成する光電変換機能を有する素子部である。転送トランジスタ400TXは、ゲートへの転送制御信号に従って、信号電荷をフォトダイオード400PDからフローティングディフュージョン400FDに転送するための素子部である。
The photodiode 400PD is an element unit having a photoelectric conversion function for generating a signal charge according to the intensity of light incident on each
増幅トランジスタ400SFは、フローティングディフュージョン400FDに転送された信号電荷を、信号線に出力する素子部である。リセットトランジスタ400RSは、転送トランジスタ400TXのドレイン、およびフローティングディフュージョン400FDに蓄積された信号電荷を、ゲートへのリセット制御信号に従って、リセットする素子部である。 The amplification transistor 400SF is an element unit that outputs the signal charge transferred to the floating diffusion 400FD to the signal line. The reset transistor 400RS is an element unit that resets the signal charge accumulated in the drain of the transfer transistor 400TX and the floating diffusion 400FD in accordance with a reset control signal to the gate.
3つのトランジスタ400TX,400SF,400RSの内、増幅トランジスタ400SFが信号電荷に応じた画素信号に増幅変換する機能を有するものであり、残りの転送トランジスタ400TXおよびリセットトランジスタ400RSが、スイッチング機能を有するものである。 Among the three transistors 400TX, 400SF, and 400RS, the amplification transistor 400SF has a function of performing amplification conversion into a pixel signal corresponding to the signal charge, and the remaining transfer transistor 400TX and reset transistor 400RS have a switching function. is there.
2.撮像画素400の構成
固体撮像装置4における撮像画素400の構成について、図19および図20を用い説明する。
2. Configuration of
図19に示すように、固体撮像装置4は、p型のウェル領域が形成された半導体基板401をベースに形成されている。半導体基板401では、素子分離層402とp+層であるチャネルストッパ403により撮像画素400毎に区画されている。
As shown in FIG. 19, the solid-state imaging device 4 is formed based on a
図19に示すように、各撮像画素400では、半導体基板401のZ軸方向上側の表層部分に、n+層であるフォトダイオード404(400PD)、フローティングディフュージョン405(400FD)、およびリセットトドレイン406が形成されている。半導体基板401のZ軸方向上面には、ゲート絶縁膜408、層間絶縁膜409,415,418,421が順に積層形成されている。
As shown in FIG. 19, in each
ゲート絶縁膜408上には、フォトダイオード404とフローティングディフュージョン405との間を跨ぐ状態で転送ゲート412が形成され、フローティングディフュージョン405とリセットドレイン406との間を跨ぐ状態でリセットゲート414が形成されている。
On the
また、ゲート絶縁膜408には、フローティングディフュージョン405の上に当たる部分にコンタクト孔が設けられ、当該コンタクト孔によりフローティングディフュージョン405に接続する増幅ゲート413が設けられている。
In addition, the
層間絶縁膜415における層間絶縁膜409との境界部分には、配線416,417が設けられ、このうち、配線417は、接続電極411を介してリセットドレイン406に接続されている。配線417は、電源電圧端子Vddに接続されており、リセットドレイン406のドレイン電圧は、Vddとなっている。
同様に、層間絶縁膜418における層間絶縁膜415との境界部分には、配線419,420が設けられ、層間絶縁膜421における層間絶縁膜418との境界部分には、配線423,424が設けられている。
Similarly,
ここで、半導体基板401における表層部分には、フォトダイオード404の全体と、フローティングティフュージョン405における増幅ゲート413とのとの接続部分を除く部分を覆うように、p+層であるピニング層407,437が形成されている。
Here, on the surface layer portion of the
なお、フローティングディフュージョン405は、n+層であり、p+層であるピニング層437とで、部分埋め込みダイオード構造が構成される。ピニング層407,437は、フォトダイオード404およびフローティングディフュージョン405と半導体基板401のpウェル領域とのpn接合境界に発生する空乏層が、半導体基板401の表面(ゲート絶縁膜408)に接したり、素子分離層402の半導体基板401界面に接したりするのを抑制することが可能であり、電荷の表面再結合を抑制する役割を果たす。
The floating
図20に示すように、各撮像画素400では、X軸方向の左側から順に、表層がピニング層407,437で覆われたフォトダイオード404(図20では、図示を省略。)およびフローティングディフュージョン405(図20でじゃ、図示を省略。)、転送ゲート412、リセットゲート414、およびリセットドレイン406が設けられている。そして、フローティングディフュージョン405に接続された増幅ゲート413は、図のY軸方向上向きに延設され、途中でクランク状に曲折されて、その両側に増幅ソース428と、増幅ドレイン429が設けられている。
As shown in FIG. 20, in each
増幅ソース428および増幅ドレイン429には、それぞれ接続電極430,431が接続されている。
本実施の形態に係る固体撮像装置4では、転送ゲート412、リセットゲート414および増幅ゲート413は、例えば、Poly−Siから形成されており、また、接続電極411,430,431などは、コンタクト孔にタングステン(W)からなるプラグを形成することにより形成されている。
In the solid-state imaging device 4 according to the present embodiment, the
なお、図19などでは、図示を省略しているが、透明電極127の上に、さらにオンチップカラーフィルタやオンチップマイクロレンズなどが形成されている。
3.効果
以上の構成を有する本実施の形態に係る固体撮像装置4では、フォトダイオード404において、その表層全体(半導体基板401の界面)がp+層であるピニング層407で覆われており、また、フローティングディフュージョン405において、増幅ゲート413との接続部分を除く部分について、その表層(半導体基板401界面)もp+層であるピニング層437で覆われているという構成を採用する。よって、蓄積ダイオード404およびフローティングディフュージョン405と半導体基板401のp型ウェルとの各pn接合境界に発生する空乏層が、半導体基板401の界面(ゲート絶縁膜408)や素子分離層402の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像(トラップ性残像)の発生を抑制することができる。
Although not shown in FIG. 19 and the like, an on-chip color filter, an on-chip microlens, and the like are further formed on the
3. Effect In the solid-state imaging device 4 according to the present embodiment having the above-described configuration, the entire surface layer (interface of the semiconductor substrate 401) of the
以上より、フォトダイオード404で生成され、当該フォトダイオード404に一時的に蓄積されている期間、および、その後フローティングディフュージョン405に一時的に蓄積されている期間での信号劣化や、信号読出し時の残像の発生といった問題を解決することができる。
From the above, signal degradation during the period generated by the
4.固体撮像装置4の製造方法
本実施の形態に係る固体撮像装置4の製造方法について、図21および図22を用い説明する。
4). Manufacturing Method of Solid-State Imaging Device 4 A manufacturing method of the solid-state imaging device 4 according to the present embodiment will be described with reference to FIGS.
図21(a)に示すように、半導体基板401におけるp型ウェル内に、素子分離層402、チャネルストッパ403、PD準備層4040、FD準備層4050、およびリセットドレイン406をそれぞれの撮像画素400について形成する。ここで、PD準備層4040は、ヒ素(As)を、例えば、300[keV]〜500[keV]、1×1012[cm−2]〜2×1013[cm−2]の条件を以って、イオン注入することにより形成される。その他の形成方法については、上記実施の形態1,2の製造方法を用いることができる。そして、各撮像画素400におけるPD準備層4040、およびFD準備層4050の上方に開口507h1,507h2が開けられたマスク507を配する。
As shown in FIG. 21A, an
図21(b)に示すように、マスク507の開口507h1,507h2を通して基板表面にホウ素(B)を、例えば、5[keV]〜10[keV]、1×1011[cm−2]〜2×1012[cm−2]の条件を以って、イオン注入することで、フォトダイオード404およびFD準備層4051の表層部分にピニング層407およびピニング準備層4370を形成する。なお、図21(b)に示すように、この状態においては、ピニング準備層407,4370は、それぞれフォトダイオード404およびFD準備層4051における全体を覆う状態となっている。
As shown in FIG. 21B, boron (B) is applied to the substrate surface through openings 507h1 and 507h2 of a
次に、図21(c)に示すように、熱酸化法、またはプラズマ酸化法などにより、ゲート絶縁膜4080(例えば、膜厚が5[nm]〜10[nm])を形成し、ゲート絶縁膜4080におけるフローティングディフュージョン405の増幅ゲート413を接続しようとする箇所に開口4080hを開ける。そして、当該開口4080hを通して、リン(P)、またはヒ素(As)を、例えば、30[keV]〜60[keV]、1×1012[cm−2]〜2×1013[cm−2]の条件を以って、イオン注入することにより、開口4080h下の部分がn+層に変換することができる。
Next, as shown in FIG. 21C, a gate insulating film 4080 (for example, a film thickness of 5 [nm] to 10 [nm]) is formed by a thermal oxidation method or a plasma oxidation method, and gate insulation An
図21(c)に示すように、n+層である領域がフローティングディフュージョン405であり、p+層のまま残った部分がピニング層437である。
次に、図22(a)に示すように、転送ゲート412、増幅ゲート413、およびリセットゲート414を形成する。これらの形成は、熱CVD法、またはプラズマCVD法によりPoly−Si膜を、例えば、100[nm]〜200[nm]の膜厚で堆積し、その後、選択的にエッチングすることにより行われる。なお、フローティングディフュージョン405について、上記のように、増幅ゲート413との接続部分がn+層に変換されているので、フローティングディフュージョン405と増幅ゲート413とのオーミックな電気的接続がなされる。
As shown in FIG. 21C, the region that is the n + layer is the floating
Next, as shown in FIG. 22A, a
次に、図22(b)に示すように、ゲート絶縁膜4080および転送ゲート412、増幅ゲート413、およびリセットゲート414を覆うように、層間絶縁膜4090(例えば、膜厚が500[nm]〜1000[nm])を積層形成する。層間絶縁膜4090は、CVD酸化膜である。
Next, as shown in FIG. 22B, an interlayer insulating film 4090 (for example, having a thickness of 500 [nm] to 50 nm is formed so as to cover the
次に、図22(c)に示すように、フォトリソグラフィ法およびエッチング法により、層間絶縁膜409におけるリセットドレイン406に相当する箇所にコンタクト孔409hを開ける。
Next, as shown in FIG. 22C, a
図示を省略しているが、この後、コンタクト孔409hに対し、タングステン(W)からなるプラグを埋め込むことで接続電極411を形成し、層間絶縁膜415,418,421および配線416,417,419,420,423,424を順に積層形成する。そして、オンチップカラーフィルタおよびオンチップマイクロレンズなどを形成することにより、固体撮像装置4が完成する。
Although not shown in the drawing, a
以上のように製造された固体撮像装置4は、フォトダイオード404およびフローティングディフュージョン405のそれぞれにおいて、その表層(半導体基板401の界面)の全体あるいは一部がp+層であるピニング層407,437で覆われているという構成を採用するので、フォトダイオード404およびフローティングディフュージョン405と半導体基板401のp型ウェルとの各pn接合境界に発生する空乏層が、半導体基板401の界面(ゲート絶縁膜408)や素子分離層402の界面などにおける未終端欠陥やトラップ準位に起因する暗電流や残像(トラップ性残像)の発生を抑制することができる。
The solid-state imaging device 4 manufactured as described above includes the pinning
[その他の構成]
上記実施の形態1〜4および変形例は、本発明の構成を説明するために一例として採用したものであり、本発明は、特徴となる部分を除き、何ら上記構成に限定を受けるものではない。例えば、上記実施の形態1〜3に係る固体撮像装置では、光導電膜126,326が撮像画素100,200,300で一続きとなっている構成を採用したが、撮像画素毎に絶縁や遮光がなされた構成とすることもできる。
[Other configurations]
The above-described first to fourth embodiments and modification examples are employed as examples for explaining the configuration of the present invention, and the present invention is not limited to the above-described configuration except for characteristic portions. . For example, in the solid-state imaging device according to the first to third embodiments, the configuration in which the
また、上記実施の形態1〜4に係る固体撮像装置では、半導体基板101,301,401上に4層の層間絶縁膜109,115,118,121,309,409,415,418,421が積層された構成を一例として採用したが、層間絶縁層の積層数は、3層以下であってよいし、5層以上であってもよい。
In the solid-state imaging devices according to the first to fourth embodiments, four layers of interlayer insulating
また、上記実施の形態1〜3に係る固体撮像装置では、光電変換部における画素電極125,325を平板なものとしたが、必ずしもこれに限定されるものではなく、椀状の画素電極などを採用することもできる。このような構成を採用する場合には、光導電膜の厚み方向の上方にも画素電極が回り込み、電荷の取り出し効率という観点で優れる。
In the solid-state imaging device according to the first to third embodiments, the
本発明は、暗電流や残像の発生を抑制でき、高画質な出力が可能な固体撮像装置を実現するのに有用である。 The present invention is useful for realizing a solid-state imaging device capable of suppressing generation of dark current and afterimages and capable of high-quality output.
1,3,4.固体撮像装置
10,40.画素アレイ
21,51.パルス発生回路
22,52.垂直シフトレジスタ
23,53.水平シフトレジスタ
31.垂直CCD
32.水平CCD
33.アンプ
34,35.転送電極
100,200,300,400.撮像画素
101,301,401,1010,3010.半導体基板
102,402.素子分離層
103,403.チャネルストッパ
104,304.蓄積ダイオード
105,205,405.フローティングディフュージョン
106,406.リセットドレイン
107,207,307,407,437.ピニング層
108,308,408,1080,1081,3080,4080.ゲート絶縁膜
109,115,118,121,309,409,415,418,421,1090,4090.層間絶縁膜
110,111,122,130,131,310,411,430,431.接続電極
112,412.転送ゲート
113,413.増幅ゲート
114,414.リセットゲート
116,117,119,120,123,124,416,417,419,420,423,424.配線
125,325.画素電極
126,326.光導電膜
127,327.透明電極
128,428.増幅ソース
129,429.増幅ドレイン
302.分離層
305.読出しゲート
350.転送電極準備膜
400PD.フォトダイオード
400TX.転送トランジスタ
400SF.増幅トランジスタ
400RS.リセットトランジスタ
404.フォトダイオード
500,501,502,503,504,505,506,507.マスク
1040,1041,3040,3041.蓄積ダイオード準備層
1070,2070,3070,4370.ピニング準備層
2050,2051,4050,4051.FD準備層
4040.PD準備層
1,3,4. Solid-
32. Horizontal CCD
33.
Claims (11)
各撮像画素は、
入射光を光電変換して信号電荷を生成する光電変換部と、
前記半導体基板内に形成され、前記光電変換部で生成された電荷を蓄積する蓄積領域と、
前記半導体基板内において、前記蓄積領域の一部を覆う状態で形成され、電荷の表面再結合を抑制するピニング層と、
を有する
ことを特徴とする固体撮像装置。 A solid-state imaging device in which a plurality of imaging pixels are formed based on a semiconductor substrate,
Each imaging pixel
A photoelectric conversion unit that photoelectrically converts incident light to generate a signal charge;
An accumulation region that is formed in the semiconductor substrate and accumulates electric charges generated by the photoelectric conversion unit;
In the semiconductor substrate, a pinning layer that is formed so as to cover a part of the accumulation region and suppresses surface recombination of charges;
A solid-state imaging device characterized by comprising:
前記半導体基板上には、ゲート絶縁膜と層間絶縁膜とが順に形成され、
前記光電変換部は、前記層間絶縁膜上に形成されており、
各撮像画素における前記蓄積領域は、前記ウェル領域に形成され、第1導電型とは反対の導電型である第2導電型であり、
各撮像画素は、さらに、
前記ウェル領域に形成され、第2導電型のフローティングディフュージョンと、
前記ゲート絶縁膜と前記層間絶縁膜との境界部分に形成され、前記蓄積領域と前記フローティングディフュージョンとの間を跨設する状態の転送ゲート電極と、
前記半導体基板上であって、前記フローティングディフュージョンの上に形成され、前記フローティングディフュージョンと接続された第1接続電極と、
前記層間絶縁膜を挿通し、前記光電変換部と前記蓄積領域とを接続する第2接続電極と、
を有し、
前記ピニング層は、第1導電型であり、前記蓄積領域に対し、前記第2接続電極との接続部分を除く部分を覆う状態で設けられている
ことを特徴とする請求項1に記載の固体撮像装置。 A first conductivity type well region is formed on one surface side of the semiconductor substrate,
On the semiconductor substrate, a gate insulating film and an interlayer insulating film are sequentially formed,
The photoelectric conversion part is formed on the interlayer insulating film,
The accumulation region in each imaging pixel is a second conductivity type formed in the well region and having a conductivity type opposite to the first conductivity type,
Each imaging pixel further
A floating diffusion of a second conductivity type formed in the well region;
A transfer gate electrode formed in a boundary portion between the gate insulating film and the interlayer insulating film, in a state of straddling between the storage region and the floating diffusion;
A first connection electrode on the semiconductor substrate, formed on the floating diffusion and connected to the floating diffusion;
A second connection electrode that passes through the interlayer insulating film and connects the photoelectric conversion unit and the storage region;
Have
2. The solid according to claim 1, wherein the pinning layer is of a first conductivity type, and is provided in a state of covering a portion of the accumulation region excluding a connection portion with the second connection electrode. Imaging device.
ことを特徴とする請求項2に記載の固体撮像装置。 For the floating diffusion, a second pinning layer having a first conductivity type and suppressing surface recombination of charges is provided in a state of covering a surface layer portion excluding a connection portion with the first connection electrode. The solid-state imaging device according to claim 2, wherein:
ことを特徴とする請求項2または請求項3に記載の固体撮像装置。 The solid-state imaging device according to claim 2, wherein the transfer gate electrode and the first connection electrode are formed of the same material.
前記半導体基板には、その一の表面側に第1導電型のウェル領域が形成され、
前記ウェル領域内には、前記複数の撮像画素の配置における行方向に延び、第1導電型とは反対の導電型である第2導電型の垂直転送領域が形成され、
前記半導体基板上には、層間絶縁膜が形成され、
前記光電変換部は、前記層間絶縁膜上に形成されており、
各撮像画素における前記蓄積領域は、前記ウェル領域に形成され、第2導電型であり、
前記半導体基板上には、前記垂直転送領域から前記蓄積領域までを覆う状態で、ゲート絶縁膜を介して垂直転送ゲート電極が形成されており、
前記光電変換部と前記蓄積領域とは、前記層間絶縁膜を挿通する接続電極により接続されており、
前記ピニング層は、第1導電型であり、前記蓄積領域に対し、前記接続電極との接続部分を除く部分を覆う状態で設けられている
ことを特徴とする請求項1に記載の固体撮像装置。 The plurality of imaging pixels are arranged in a matrix in a state along the surface of the semiconductor substrate,
A first conductivity type well region is formed on one surface side of the semiconductor substrate,
A vertical transfer region of a second conductivity type extending in the row direction in the arrangement of the plurality of imaging pixels and having a conductivity type opposite to the first conductivity type is formed in the well region,
An interlayer insulating film is formed on the semiconductor substrate,
The photoelectric conversion part is formed on the interlayer insulating film,
The accumulation region in each imaging pixel is formed in the well region and has a second conductivity type,
On the semiconductor substrate, a vertical transfer gate electrode is formed through a gate insulating film so as to cover from the vertical transfer region to the accumulation region,
The photoelectric conversion unit and the storage region are connected by a connection electrode that passes through the interlayer insulating film,
2. The solid-state imaging device according to claim 1, wherein the pinning layer is of a first conductivity type and is provided in a state of covering a portion excluding a connection portion with the connection electrode with respect to the storage region. .
ことを特徴とする請求項2から請求項5の何れかに記載の固体撮像装置。 The photoelectric conversion unit in each imaging pixel has a stacked structure in which a lower electrode, a photoelectric conversion film, and an upper electrode are stacked in this order from the interlayer insulating film side. The solid-state imaging device according to claim 5.
前記半導体基板上には、層間絶縁膜が形成され、
前記光電変換部は、前記第1導電型とは反対の導電型である第2導電型であって、前記ウェル領域に形成されており、
各撮像画素は、さらに、
前記ウェル領域に形成され、第2導電型のフローティングディフュージョンと、
前記半導体基板に対してゲート絶縁膜を介して形成され、前記光電変換部と前記フローティングディフュージョンとの間で跨設状態の転送ゲート電極と、
前記半導体基板上であって、前記フローティングディフュージョンの上に形成され、前記フローティングディフュージョンと接続された接続電極と、
を有し、
前記ピニング層は、第1導電型であり、前記蓄積領域としての前記フローティングディフュージョンに対し、前記接続電極との接続部分を除く部分を覆う状態で設けられており、
前記半導体基板の表層部分には、前記光電変換部を覆う状態で、第1導電型を有し、電荷の表面再結合を抑制する第2ピニング層が形成されている
ことを特徴とする請求項1に記載の固体撮像装置。 A first conductivity type well region is formed on one surface side of the semiconductor substrate,
An interlayer insulating film is formed on the semiconductor substrate,
The photoelectric conversion unit is a second conductivity type that is a conductivity type opposite to the first conductivity type, and is formed in the well region,
Each imaging pixel further
A floating diffusion of a second conductivity type formed in the well region;
A transfer gate electrode formed between the photoelectric conversion unit and the floating diffusion, formed through a gate insulating film with respect to the semiconductor substrate,
A connection electrode on the semiconductor substrate, formed on the floating diffusion and connected to the floating diffusion;
Have
The pinning layer is a first conductivity type, and is provided in a state of covering the floating diffusion as the accumulation region except for a connection portion with the connection electrode,
The second pinning layer having a first conductivity type and suppressing surface recombination of electric charges is formed on a surface layer portion of the semiconductor substrate so as to cover the photoelectric conversion unit. The solid-state imaging device according to 1.
前記半導体基板に対し、第1導電型の不純物を注入してウェル領域を形成する工程と、
前記ウェル領域に対し、第1導電型とは反対の導電型である第2導電型の不純物を注入して、撮像画素毎に蓄積領域およびフローティングディフュージョンを形成する工程と、
前記蓄積領域における前記半導体基板の表面に対し、第1導電型の不純物を注入してピニング準備層を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜における前記フローティングディフュージョンの上に相当する領域に第1開口部を形成する工程と、
前記ゲート絶縁膜上に対し、撮像画素毎に、前記蓄積領域から前記フローティングディフュージョンまでにかけての領域に転送ゲート電極を形成する工程と、
前記第1開口部を介して前記フローティングディフュージョンと接続する第1接続電極を形成する工程と、
前記ゲート絶縁膜が形成された前記半導体基板上を覆うように、層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記ゲート絶縁膜に対し、第2開口部を形成し、前記ピニング準備層の表面の一部を露出させる工程と、
前記第2開口部を通して露出された前記ピニング準備層の一部に対し、第2導電型の不純物を注入し、当該注入された領域の導電型を反転させ、反転されずに残る部分をピニング層とする工程と、
前記第2開口部に第2接続電極を形成する工程と、
前記層間絶縁膜上に対し、撮像画素毎に、前記第2接続電極と接続される光電変換部を形成する工程と、を備える
ことを特徴とする固体撮像装置の製造方法。 A manufacturing method of a solid-state imaging device in which a plurality of imaging pixels are formed based on a semiconductor substrate,
Injecting a first conductivity type impurity into the semiconductor substrate to form a well region;
Implanting a second conductivity type impurity, which is a conductivity type opposite to the first conductivity type, into the well region to form an accumulation region and a floating diffusion for each imaging pixel;
Injecting a first conductivity type impurity into the surface of the semiconductor substrate in the accumulation region to form a pinning preparation layer;
Forming a gate insulating film on the semiconductor substrate;
Forming a first opening in a region corresponding to the floating diffusion in the gate insulating film;
Forming a transfer gate electrode in a region from the accumulation region to the floating diffusion for each imaging pixel on the gate insulating film;
Forming a first connection electrode connected to the floating diffusion through the first opening;
Forming an interlayer insulating film so as to cover the semiconductor substrate on which the gate insulating film is formed;
Forming a second opening for the interlayer insulating film and the gate insulating film and exposing a part of the surface of the pinning preparation layer;
Impurities of the second conductivity type are implanted into a part of the pinning preparation layer exposed through the second opening, the conductivity type of the implanted region is inverted, and the portion remaining without being inverted is the pinning layer. And a process of
Forming a second connection electrode in the second opening;
Forming a photoelectric conversion unit connected to the second connection electrode for each imaging pixel on the interlayer insulating film. A method for manufacturing a solid-state imaging device.
前記第1開口部を形成した後であって、前記第1接続電極を形成する前に、前記第1開口部を通して露出された前記第2ピニング準備層の一部に対し、第2導電型の不純物を注入し、当該注入された領域の導電型を反転させ、反転されずに残る部分を第2ピニング層とする工程を備える
ことを特徴とする請求項8に記載の固体撮像装置の製造方法。 In the step of forming the pinning preparation layer, an impurity of the first conductivity type is implanted into the surface of the semiconductor substrate in the floating diffusion to form a second pinning preparation layer,
After forming the first opening and before forming the first connection electrode, a part of the second pinning preparation layer exposed through the first opening has a second conductivity type. 9. The method of manufacturing a solid-state imaging device according to claim 8, further comprising a step of injecting impurities, inverting the conductivity type of the implanted region, and forming a portion remaining without being inverted as a second pinning layer. .
ことを特徴とする請求項8に記載の固体撮像装置の製造方法。 After the first connection electrode is formed and before the interlayer insulating film is formed, the first connection electrode is masked with respect to a portion of the floating diffusion excluding the connection portion with the first connection electrode. 9. The method according to claim 8, further comprising a step of injecting a first conductivity type impurity through the gate insulating film and forming a second pinning layer in the implanted portion as a part. Manufacturing method of solid-state imaging device.
ことを特徴とする請求項8から請求項10の何れかに記載の固体撮像装置の製造方法。 11. The method according to claim 8, wherein the step of forming the transfer gate electrode and the step of forming the first connection electrode are executed by overlapping at least a part in time. The manufacturing method of the solid-state imaging device of description.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010204630A JP2012060076A (en) | 2010-09-13 | 2010-09-13 | Solid state image pickup device and manufacturing method therefor |
PCT/JP2011/004304 WO2012035696A1 (en) | 2010-09-13 | 2011-07-28 | Solid-state imaging device and manufacturing method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010204630A JP2012060076A (en) | 2010-09-13 | 2010-09-13 | Solid state image pickup device and manufacturing method therefor |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012060076A true JP2012060076A (en) | 2012-03-22 |
Family
ID=45831192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010204630A Withdrawn JP2012060076A (en) | 2010-09-13 | 2010-09-13 | Solid state image pickup device and manufacturing method therefor |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2012060076A (en) |
WO (1) | WO2012035696A1 (en) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014002826A1 (en) * | 2012-06-29 | 2014-01-03 | ソニー株式会社 | Solid-state imaging element, method for manufacturing solid-state imaging element, and electronic instrument |
WO2014002330A1 (en) * | 2012-06-27 | 2014-01-03 | パナソニック株式会社 | Solid-state imaging device |
WO2014002332A1 (en) * | 2012-06-27 | 2014-01-03 | パナソニック株式会社 | Solid-state imaging device |
US9219100B2 (en) | 2013-01-28 | 2015-12-22 | Sony Corporation | Semiconductor device and solid-state image pickup unit |
JP2016063216A (en) * | 2014-09-12 | 2016-04-25 | パナソニックIpマネジメント株式会社 | Imaging device |
JP2017216462A (en) * | 2012-06-26 | 2017-12-07 | パナソニックIpマネジメント株式会社 | Solid-state imaging device |
US9887231B2 (en) | 2012-06-26 | 2018-02-06 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device and method of manufacturing the device |
JP2018195803A (en) * | 2017-05-12 | 2018-12-06 | パナソニックIpマネジメント株式会社 | Imaging apparatus and camera system |
WO2023190406A1 (en) * | 2022-03-29 | 2023-10-05 | ラピスセミコンダクタ株式会社 | Semiconductor device and solid-state imaging device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06310700A (en) * | 1993-04-21 | 1994-11-04 | Toshiba Corp | Solid-state image pickup device |
JPH07115184A (en) * | 1993-08-24 | 1995-05-02 | Canon Inc | Layer-built solid-state image pickup device and its manufacture |
JPH0778957A (en) * | 1993-09-09 | 1995-03-20 | Toshiba Corp | Solid state image sensor |
JP5087304B2 (en) * | 2007-03-30 | 2012-12-05 | 富士フイルム株式会社 | Manufacturing method of solid-state imaging device |
JP5568880B2 (en) * | 2008-04-03 | 2014-08-13 | ソニー株式会社 | Solid-state imaging device, driving method of solid-state imaging device, and electronic apparatus |
-
2010
- 2010-09-13 JP JP2010204630A patent/JP2012060076A/en not_active Withdrawn
-
2011
- 2011-07-28 WO PCT/JP2011/004304 patent/WO2012035696A1/en active Application Filing
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017216462A (en) * | 2012-06-26 | 2017-12-07 | パナソニックIpマネジメント株式会社 | Solid-state imaging device |
US10367025B2 (en) | 2012-06-26 | 2019-07-30 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device and method of manufacturing the device |
US9887231B2 (en) | 2012-06-26 | 2018-02-06 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device and method of manufacturing the device |
US9942506B2 (en) | 2012-06-27 | 2018-04-10 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device |
WO2014002332A1 (en) * | 2012-06-27 | 2014-01-03 | パナソニック株式会社 | Solid-state imaging device |
WO2014002330A1 (en) * | 2012-06-27 | 2014-01-03 | パナソニック株式会社 | Solid-state imaging device |
JPWO2014002330A1 (en) * | 2012-06-27 | 2016-05-30 | パナソニックIpマネジメント株式会社 | Solid-state imaging device |
JPWO2014002332A1 (en) * | 2012-06-27 | 2016-05-30 | パナソニックIpマネジメント株式会社 | Solid-state imaging device |
US9935149B2 (en) | 2012-06-27 | 2018-04-03 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device |
US9627431B2 (en) | 2012-06-27 | 2017-04-18 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device |
US9813651B2 (en) | 2012-06-27 | 2017-11-07 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device |
CN104412387A (en) * | 2012-06-27 | 2015-03-11 | 松下知识产权经营株式会社 | Solid-state imaging device |
JPWO2014002826A1 (en) * | 2012-06-29 | 2016-05-30 | ソニー株式会社 | Solid-state imaging device, manufacturing method of solid-state imaging device, and electronic device |
US9911772B2 (en) | 2012-06-29 | 2018-03-06 | Sony Semiconductor Solutions Corporation | Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic apparatus |
WO2014002826A1 (en) * | 2012-06-29 | 2014-01-03 | ソニー株式会社 | Solid-state imaging element, method for manufacturing solid-state imaging element, and electronic instrument |
US9219100B2 (en) | 2013-01-28 | 2015-12-22 | Sony Corporation | Semiconductor device and solid-state image pickup unit |
JP2016063216A (en) * | 2014-09-12 | 2016-04-25 | パナソニックIpマネジメント株式会社 | Imaging device |
JP2018195803A (en) * | 2017-05-12 | 2018-12-06 | パナソニックIpマネジメント株式会社 | Imaging apparatus and camera system |
JP7018593B2 (en) | 2017-05-12 | 2022-02-14 | パナソニックIpマネジメント株式会社 | Imaging device and camera system |
WO2023190406A1 (en) * | 2022-03-29 | 2023-10-05 | ラピスセミコンダクタ株式会社 | Semiconductor device and solid-state imaging device |
Also Published As
Publication number | Publication date |
---|---|
WO2012035696A1 (en) | 2012-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6541080B2 (en) | Solid-state imaging device | |
WO2012035696A1 (en) | Solid-state imaging device and manufacturing method therefor | |
JP4725095B2 (en) | Back-illuminated solid-state imaging device and manufacturing method thereof | |
JP4341421B2 (en) | Solid-state imaging device | |
JP4935354B2 (en) | CMOS image sensor | |
US7855407B2 (en) | CMOS image sensor and method for manufacturing the same | |
JP5671830B2 (en) | Solid-state imaging device, manufacturing method of solid-state imaging device, and electronic apparatus | |
JP5564847B2 (en) | SOLID-STATE IMAGING DEVICE, ITS MANUFACTURING METHOD, AND ELECTRONIC DEVICE | |
JP5812692B2 (en) | Method for manufacturing solid-state imaging device | |
WO2012035702A1 (en) | Solid-stage imaging device and manufacturing method therefor | |
JP2012199489A (en) | Solid state image pickup device, solid state image pickup device manufacturing method and electronic apparatus | |
JP2014022448A (en) | Solid-state imaging device | |
JP2010258157A (en) | Solid-state imaging device and method of manufacturing the same | |
JP2013069846A (en) | Solid-state imaging device | |
JP2012164768A (en) | Solid state image pickup device | |
WO2012070171A1 (en) | Solid-state imaging device and manufacturing method thereof | |
JP2009158929A (en) | Image sensor and method for manufacturing the same | |
JP2016063216A (en) | Imaging device | |
JP2009071310A (en) | Image sensor, and manufacturing method thereof | |
KR20190124963A (en) | Backside illuminated image sensor and method of manufacturing the same | |
JP5508355B2 (en) | Solid-state imaging device, manufacturing method thereof, and electronic information device | |
JP2009065155A (en) | Image sensor | |
JP6689936B2 (en) | Imaging device manufacturing method | |
JP2009065156A (en) | Method of manufacturing image sensor | |
JP2009188380A (en) | Image sensor and method for manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20131203 |