JP5280920B2 - スイッチング電源装置 - Google Patents
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Description
図1に本発明の第1の実施例の降圧型同期整流方式のスイッチング電源装置の全体構成を示す。図13で説明したものと同一のものには同一の符号を付けた。16Aは駆動信号DRV_Nを出力して同期整流トランジスタMN11を駆動するNchドライバであり、ノードLX1の電圧V_LX1を取り込んで,インダクタL1と同期整流トランジスタMN11を流れる電流の方向を検出する電流方向検出部が付加されている。
図2にNchドライバ16Aの内部回路を示す。このNchドライバ16Aは、電流方向検出部161とドライバ信号生成部162からなる。電流方向検出部161は、固定電圧VREGに接続されたI/V変換回路1611、ゲートバイアス回路1612、そのゲートバイアス回路1612により固定のバイアスが印加されるゲート接地増幅回路を構成するNMOSトランジスタMN12、基準電圧Vref1とトランジスタMN12のドレイン電圧V11とを比較する比較器1613からなる。ドライバ信号生成部162は、図3に示すように、インバータINV11〜INV14、ノア回路NOR11〜NOR14、バッファBUF11、および遅延回路DL11からなる。
A11=Voffset1/ΔVs1 (1)
となる。
V11=VREG−{Ra1×G1×(Vg1−(ΔVs1+Vth1))} (2)
となる。Ra1はI/V変換回路1611の内部抵抗の値、Vg1はトランジスタMN12のゲート電圧、Vth1はトランジスタMN12の閾値である。この式(2)から、電圧ΔVs1の変化に対する電圧V11の変化は、「Ra1×G1×ΔVs1」であり、「Ra1×G1」が増幅率(>1)である。そこで、式(2)を簡略化して、
V11=VREG−Ra1×G1×ΔVs1 (3)
とすると、比較器1613での実際の検出電圧(反転入力端子の電圧)は、
V11+Voffset1=VREG−Ra1×G1×ΔVs1+Voffset1 (4)
となる。VREGは一定電圧であり、入力オフセット電圧に関係するのは「Ra1×G1×ΔVs1+Voffset1」の項となる。そして、オフセット電圧分の誤差率A12は、
A12=Voffsst1/(Ra1×G1×ΔVs1) (5)
となる。
図5に、Nchドライバ16Aの電流方向検出部161の具体回路を示す。電流源IREF1とNMOSトランジスタMN13は、ゲートバイアス回路1612を構成する。トランジスタMN13とカレントミラー接続されたNMOSトランジスタMN14とPMOSトランジスタMP12は、基準電圧Vref1の発生回路を構成する。トランジスタMP12とカレントミラー接続されたPMOSトランジスタMP13は、I/V変換回路1611を構成する。ソースがノードLX1にソースが接続されるトランジスタMN12は、トランジスタMN13とカレントミラー接続されている。
図6に、Nchドライバ回路5の電流方向検出部161の別の具体回路を示す。抵抗R13,R14は、基準電圧Vref1の発生回路を構成する。また、誤差増幅器1614、NMOSトランジスタMN15、および抵抗R15は、ゲートバイアス回路1612を構成する。抵抗R16はI/V変換回路1611を構成する。
図7に第2の実施例として、昇圧型同期整流方式のスイッチング電源装置の全体構成を示す。このスイッチング電源装置は、入力電源21の正電圧側に一端が接続されたインダクタL2と、そのインダクタL2の他端であるノードLX2にドレインが接続され、ソースが出力端子22に接続されたPMOSの同期整流トランジスタMP21と、同ノードLX2にドレインが接続され、ソースが接地(GND)に接続されしたNMOSのメイントランジスタMN21と、出力端子22と接地との間に接続した平滑用のキャパシタC2と、出力端子22の出力電圧Voutを分圧する分圧抵抗R21,R22と、その分圧抵抗R21,R22で分圧された電圧を取り込む電源制御回路24と、電源制御回路24から出力する制御信号PRDRV_Pに応じて駆動信号DRV_Pを出力して同期整流トランジスタMP21をオン/オフ駆動するPchドライバ25Aと、電源制御回路24から出力する制御信号PRDRV_Nに応じて駆動信号DRV_Nを出力してメイントランジスタMN21をオフ/オン駆動するNchドライバ26とを備える。電源制御回路24は、分圧抵抗R21,R22で分圧された電圧と内部に設定された基準電圧との差分に応じて、出力端子22の電圧Voutが所定の電圧になるように、Pchドライバ25A、Nchドライバ26により、同期整流トランジスタMP21,MN211のオン/オフを制御する。23は負荷である。Pchドライバ25Aには、ノードLX2の電圧V_LX2と出力端子22の電圧Voutを取り込んで、同期整流トランジスタMP21を流れる電流の方向を検出する電流方向検出部が付加されている。
図8にPchドライバ25Aの内部回路を示す。このPchドライバ25Aは、電流方向検出部251とドライバ信号生成部252からなる。電流方向検出部251は、接地(GND)に接続されたI/V変換回路2511、ゲートバイアス回路2512、そのゲートバイアス回路2512により固定のバイアスが印加されるゲート接地増幅回路を構成するPMOSトランジスタMP22、基準電圧Vref2とトランジスタMP22のドレイン電圧V21とを比較する比較器2513からなる。ドライバ信号生成部252は、図9に示すように、インバータINV21,INV22、ノア回路NOR21〜NOR23、オア回路OR21、バッファBUF21、および遅延回路DL21からなる。本実施例でも、ノードLX2の電圧をトランジスタMP22で増幅してV21としてから、Vref2と比較するので、前記図2について説明したのと同様に、比較器2513の入力オフセット電圧の影響を少なくすることができる。
A21=Voffset2/ΔVs2 (6)
となる。
V21=Vout−{Ra2×G2×(Vg2−(ΔVs2+Vth2))} (7)
となる。Ra2はI/V変換回路2511の内部抵抗の値、Vg2はトランジスタMP22のゲート電圧、Vth2はトランジスタMP22の閾値である。この式(7)から、電圧ΔVs2の変化に対する電圧V21の変化は、「Ra2×G2×ΔVs2」であり、「Ra2×G2」が増幅率(>1)である。そこで、式(7)を簡略化して、
V21=Vout−Ra2×G2×ΔVs2 (8)
とすると、比較器2513での実際の検出電圧(反転入力端子の電圧)は、
V21+Voffset2=Vout−Ra2×G2×ΔVs2+Voffset2 (9)
となる。Voutはほぼ一定電圧であり、オフセット電圧に関係するのは「Ra2×G2×ΔVs2+Voffset2」の項となる。そして、入力オフセット電圧分の誤差率A22は、
A22=Voffsst2/(Ra2×G2×ΔVs2) (10)
となる。
図11に、Pchドライバ25Aの電流方向検出部251の具体回路を示す。電流源IREF2とPMOSトランジスタMP23は、ゲートバイアス回路2512を構成する。トランジスタMP23とカレントミラー接続されたPMOSトランジスタMP24とNMOSトランジスタMN22は、基準電圧Vref2の発生回路を構成する。トランジスタMN22とカレントミラー接続されたNMOSトランジスタMN23は、I/V変換回路2511を構成する。ソースがノードLX2にソースが接続されるトランジスタMP22は、トランジスタMP23とカレントミラー接続されている。トランジスタMP23,MP24のソース、トランジスタMP22のバックゲートは、出力端子22に接続され、出力電圧Voutが印加している。
図12に、Pchドライバ回路25Aの電流方向検出部251の別の具体回路を示す。抵抗R23,R24は、基準電圧Vref2の発生回路を構成する。また、誤差増幅器2514、PMOSトランジスタMP25、および抵抗R25は、ゲートバイアス回路2512を構成する。抵抗R26はI/V変換回路2511を構成する。
12,22:出力端子、
13,23:負荷
14,24:電源制御回路
15,25,25A:Pchドライバ、251:電流方向検出部、2511:I/V変換回路、2512:ゲートバイアス回路、2513:比較器、2514:誤差増幅器、252:ドライバ信号生成部
16,16A,26:Nchドライバ、161:電流方向検出部、1611:I/V変換回路、1612:ゲートバイアス回路、1613:比較器、1614:誤差増幅器、162:ドライバ信号生成部
Claims (4)
- 正電源と第1のノードとの間に接続され第1のPchドライバでオン/オフ駆動される第1のPMOSトランジスタと、接地と前記第1のノードとの間に接続され第1のNchドライバでオフ/オン駆動される第1のNMOSトランジスタと、前記第1のノードと第1の出力端子の間に接続された第1のインダクタと、前記第1の出力端子と接地との間に接続された第1のキャパシタと、前記第1の出力端子の電圧に応じて前記第1のPchドライバおよび前記第1のNchドライバを制御し、前記第1の出力端子の電圧が所定の出力電圧になるように制御する第1の電源制御回路とを備え、前記第1のNMOSトランジスタがオンした後の前記第1のNMOSトランジスタに流れる電流が、接地→前記第1のノードの方向から、前記第1のノード→接地の方向に切り替わるとき、前記第1のNMOSトランジスタをオフさせる降圧型同期整流方式のスイッチング電源装置であって、
前記第1のNchドライバは、前記第1のNMOSトランジスタがオンした後、前記第1のノードの電圧を増幅した電圧を第1の基準値と第1の比較器で比較検出し、前記第1のノードの電圧が接地より低い負電圧から接地電位に上昇したとき、前記第1の比較器の出力により、前記第1のNMOSトランジスタをオフさせることを特徴とするスイッチング電源装置。 - 請求項1に記載のスイッチング電源装置において、
前記第1のNchドライバは、固定電源と前記第1の比較器の第1の入力端子に接続された第1のI/V変換回路と、ソースが前記第1のノードに接続されドレインが前記第1の比較器の第1の入力端子に接続されゲートが第1の固定のゲートバイアス回路に接続された増幅用NMOSトランジスタとからなる第1の電流方向検出回路を備えることを特徴とするスイッチング電源装置。 - 第2のノードと第2の出力端子との間に接続され第2のPchドライバでオン/オフ駆動される第2のPMOSトランジスタと、第2のノードと接地との間に接続され第2のNchドライバでオフ/オン駆動される第2のNMOSトランジスタと、前記第2のノードと正電源との間に接続された第2のインダクタと、前記第2の出力端子と接地との間に接続された第2のキャパシタと、前記第2の出力端子の電圧に応じて前記第2のPchドライバおよび前記第2のNchドライバを制御し、前記第2の出力端子の電圧が所定の出力電圧になるように制御する第2の電源制御回路とを備え、前記第2のPMOSトランジスタがオンした後の前記第2のPMOSトランジスタに流れる電流が、前記第2のノード→前記第2の出力端子の方向から、前記第2の出力端子→前記第2のノードの方向に切り替わるとき、前記第2のPMOSトランジスタをオフさせる昇圧型同期整流方式のスイッチング電源装置であって、
前記第2のPchドライバは、前記第2のPMOSトランジスタがオンした後、前記第2のノードの電圧を増幅した電圧を第2の基準値と第2の比較器で検出し、前記第2のノードの電圧が前記出力電圧より高い正電圧から前記出力電位に低下したとき、前記第2のPMOSトランジスタをオフさせることを特徴とするスイッチング電源装置。 - 請求項3に記載のスイッチング電源装置において、
前記第2のPchドライバは、接地と前記第2の比較器の第1の入力端子に接続された第2のI/V変換回路と、ソースが前記第2のノードに接続されドレインが前記第2の比較器の第1の入力端子に接続されゲートが第2の固定のゲートバイアス回路に接続された増幅用PMOSトランジスタとからなる第2の電流方向検出回路を備えることを特徴とするスイッチング電源装置。
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