JP5280097B2 - スイッチングレギュレータ - Google Patents

Description

本発明は、入力電圧から所望の出力電圧を生成するスイッチングレギュレータに関するものである。

図３は、スイッチングレギュレータの一従来例を示す回路図である。本従来例のスイッチングレギュレータは、所定の基準電圧Ｖｒｅｆと出力電圧Ｖｏに応じた帰還電圧Ｖｆｂとを比較し、その比較信号Ｓａ（より正確には、比較信号Ｓａとマスク信号Ｓｍとの論理和信号Ｓａ’）と所定のクロック信号Ｓｂに基づいて、所望デューティのパルス幅変調信号Ｓｃ（以下では、ＰＷＭ［Pulse Width Modulation］信号Ｓｃと呼ぶ）を生成し、延いては、出力トランジスタ１０１のゲート信号Ｓｄを生成する構成とされている。

なお、上記従来のスイッチングレギュレータにおいて、出力トランジスタ１０１は、クロック信号Ｓｂの立上がりエッジでオンとされ、論理和信号Ｓａ’（マスキング処理済みの比較信号Ｓａ）の立下がりエッジでオフとされる。従って、ドレインに入力電圧Ｖｉが印加されている出力トランジスタ１０１のソースからは、そのオン／オフに応じた矩形波状のスイッチ電圧Ｖｓｗが引き出される形となり、これを平滑化することで所望の出力電圧Ｖｏが生成される。

なお、上記に関連する従来技術（特にスイッチングノイズの除去技術）の一例としては特許文献１を挙げることができる。
特開２００５−２９５７５４号公報

確かに、図３に示す従来のスイッチングレギュレータであれば、極めて簡易な構成により、入力電圧Ｖｉから所望の出力電圧Ｖｏを生成することが可能である。

ところで、上記従来のスイッチングレギュレータは、コンパレータ１０２から出力される比較信号Ｓａにマスキング処理（マスク信号Ｓｍとの論理和演算処理）を施すことにより、帰還電圧Ｖｆｂに重畳するスイッチングノイズ（特に、出力トランジスタ１０１のオン時に生じるスイッチングノイズ）に起因する誤動作を防止する構成とされていた。

図４は、従来のノイズ除去動作を示すタイミングチャートであり、上から順に、スイッチ電圧Ｖｓｗ、帰還電圧Ｖｆｂ、マスク信号Ｓｍ、比較信号Ｓａ、並びに、論理和信号Ｓａ’（マスキング処理済みの比較信号Ｓａ）が描写されている。

図４に示すように、マスク信号Ｓｍは、出力トランジスタ１０１のオン時点から所定のマスク期間Ｔｍに亘ってハイレベルとされ、その余の期間はローレベルに維持される。一方、比較信号Ｓａは、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときにローレベルとされ、低いときにハイレベルとされる。また、論理和信号Ｓａ’は、比較信号Ｓａとマスク信号Ｓｍの少なくとも一方がハイレベルであるときにハイレベルとされ、両方がローレベルであるときにローレベルとされる。

従って、上記のマスク期間Ｔｍには、比較信号Ｓａの論理レベルに依ることなく、論理和信号Ｓａ’がハイレベルに維持されるので、理想的には、帰還電圧Ｖｆｂに重畳するスイッチングノイズの影響を排除し、これに起因する誤動作を防止することが可能となる。

ただし、上記従来のスイッチングレギュレータでは、コンパレータ１０２において不可避的に生じる出力遅延により、上記のマスキング処理が有効に機能せず、スイッチングノイズに起因する誤動作を防止し切れないおそれがあった。以下ではその理由を説明する。

上記従来のスイッチングレギュレータにおいて、比較信号Ｓａの論理レベルが反転するタイミングは、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆの高低関係が反転するタイミングよりも遅延時間ｄだけ遅れる。すなわち、比較信号Ｓａは、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなってから遅延時間ｄだけ遅れてローレベルとされ、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなってから遅延時間ｄだけ遅れてハイレベルとされる。例えば、出力トランジスタ１０１のオン時に生じるスイッチングノイズが帰還電圧Ｖｆｂに重畳して、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより高くなった場合、比較信号Ｓａはこれよりも遅延時間ｄだけ遅れてローレベルとなる。

この場合、マスク信号Ｓｍによってマスキング処理される比較信号Ｓａは、その時点でリアルタイムに入力されている帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの高低関係に基づいた比較信号Ｓａではなく、遅延時間ｄだけ前に入力されていた帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの高低関係に基づいた比較信号Ｓａとなる。そのため、上記従来のスイッチングレギュレータでは、マスク期間Ｔｍにコンパレータ１０２の遅延時間ｄが含まれる形となり、比較信号Ｓａに対して実質的にマスキング処理が施される期間が短くなっていた。

もちろん、図４中の符号（ａ）で示すように、帰還電圧Ｖｆｂに対してスイッチングノイズが重畳した場合でも、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを上回らなければ、比較信号Ｓａにノイズパルスは生じないため、特段問題は起こらない。

また、図４中の符号（ｂ）で示すように、帰還電圧Ｖｆｂに対してスイッチングノイズが重畳し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを上回った場合でも、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを上回っている期間が十分に短い場合には、マスク期間Ｔｍの終了時点までに比較信号Ｓａがハイレベルに復帰するため、比較信号Ｓａに生じるノイズパルスは、マスク信号Ｓｍによって適切にマスクされることになり、特段問題は起こらない。

しかしながら、図４中の符号（ｃ）で示すように、帰還電圧Ｖｆｂに対してスイッチングノイズが重畳し、かつ、帰還電圧Ｖｆｂが長期間に亘って基準電圧Ｖｒｅｆを上回った場合には、コンパレータ１０２の遅延時間ｄに起因する問題が起こる。すなわち、図４中の符号（ｃ）では、マスク期間Ｔｍの終了時点からコンパレータ１０２の遅延時間ｄだけ遡った時点において、帰還電圧Ｖｆｂが未だ基準電圧Ｖｒｅｆを下回っていないため、マスク期間Ｔｍの終了時点までに比較信号Ｓａがハイレベルに復帰できず、ローレベルに維持されたままとなる。そのため、マスク期間Ｔｍの終了時点で、比較信号Ｓａとマスク信号Ｓｍはいずれもローレベルとなり、論理和信号Ｓａ’がローレベルに立ち下がるので、出力電圧Ｖｏが所望の電圧レベルに達していないにも関わらず、出力トランジスタ１０１が意図せずオフされていた。

なお、帰還電圧を一旦エラーアンプに入力して誤差電圧を生成し、その誤差電圧をコンパレータに入力してＰＷＭ信号を生成するスイッチングレギュレータであれば、特許文献１の従来技術を採用し、帰還電圧の平均的な電圧レベルに変動が生じない範囲で、適切なフィルタを掛けることにより、スイッチングノイズの影響を排除することが可能である。しかしながら、図３に示すように、帰還電圧をコンパレータに直接入力してＰＷＭ信号を生成するスイッチングレギュレータでは、出力電圧のフィードバック制御に際して、帰還電圧の瞬間的な電圧レベルが重要となるため、時定数回路などを用いて帰還電圧にフィルタを掛けると、出力電圧Ｖｏのフィードバック制御を阻害してしまうおそれがあった。

本発明は、上記の問題点に鑑み、スイッチングノイズの影響を受けにくいスイッチングレギュレータを提供することを目的とする。

上記目的を達成するために、本発明に係るスイッチングレギュレータは、出力電圧に応じた帰還電圧と所定の基準電圧との比較信号を生成するコンパレータと、所定周波数のクロック信号を生成する発振器と、前記比較信号と前記クロック信号に基づいて所望デューティのパルス幅変調信号を生成するラッチ回路と、前記パルス幅変調信号に基づいてスイッチング制御され、その一端から矩形波状のスイッチ電圧が引き出される出力トランジスタと、を有して成り、前記スイッチ電圧を平滑化することによって、入力電圧から所望の出力電圧を生成するスイッチングレギュレータであって、前記出力トランジスタがオンされてから所定のマスク期間が経過するまでの間、前記帰還電圧を所定の電圧レベルにプルダウンするマスク回路を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成るスイッチングレギュレータにおいて、前記マスク回路は前記コンパレータの入力端と所定の電位端との間に接続されたスイッチと、前記クロック信号に同期して前記スイッチのオン／オフ制御を行うマスク制御回路と、を有して成る構成（第２の構成）にするとよい。

また、上記第２の構成から成るスイッチングレギュレータにおいて、前記マスク回路は前記スイッチを介するプルダウン経路上に第１の抵抗を有して成る構成（第３の構成）にするとよい。

また、上記第３の構成から成るスイッチングレギュレータにおいて、前記マスク回路は前記コンパレータへの帰還経路上に第２の抵抗を有して成る構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成るスイッチングレギュレータにおいて、前記マスク制御回路は、前記マスク期間を設定するための手段として、時定数回路またはタイマ回路を有して成る構成（第５の構成）にするとよい。

本発明によれば、スイッチングノイズの影響を受けにくいスイッチングレギュレータを提供することが可能となる。

図１は本発明に係るスイッチングレギュレータの一実施形態を示すブロック図である。図１に示すように、本実施形態のスイッチングレギュレータは、スイッチングレギュレータＩＣ１０と、これに外付けされるダイオード（ショットキーダイオード）Ｄ１、インダクタＬ１、容量Ｃ１、及び、抵抗Ｒ１〜Ｒ２を有して成る。

スイッチングレギュレータＩＣ１０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）１１と、コンパレータ１２と、直流電圧源１３と、発振器１４と、ラッチ回路（ＲＳフリップフロップ）１５と、プリドライバ１６と、Ｎチャネル型ＭＯＳ電界効果トランジスタ（スイッチ）１７と、マスク制御回路１８と、抵抗１９ｘ、及び、抵抗１９ｙと、を集積化して成る半導体装置である。

出力トランジスタ１１のソースは、入力電圧Ｖｉの印加端に接続されている。出力トランジスタ１１のドレインは、ダイオードＤ１のカソードとインダクタＬ１の一端に各々接続されている。ダイオードＤ１のアノードは、接地端に接続されている。インダクタＬ１の他端は、出力電圧Ｖｏに引出端として負荷（図示せず）に接続される一方、容量Ｃ１を介する経路、並びに、抵抗Ｒ１〜Ｒ２を介する経路で、接地端にも接続されている。

コンパレータ１２の非反転入力端（＋）は、直流電圧源１３の正極端（基準電圧Ｖｒｅｆの印加端）に接続されている。直流電圧源１３の負極端は、接地端に接続されている。コンパレータ１２の反転入力端（−）は、抵抗１９ｘ及び抵抗１９ｙの各一端（帰還電圧Ｖｆｂの印加端）に接続されている。抵抗１９ｘの他端は、トランジスタ１７のドレインに接続されている。トランジスタ１７のソースは、接地端に接続されている。抵抗１９ｙの他端は、抵抗Ｒ１と抵抗Ｒ２との接続ノードに接続されている。

ラッチ回路１５のリセット端（Ｒ）は、コンパレータ１２の出力端に接続されている。ラッチ回路１５のセット端（Ｓ）は、発振器１４の出力端に接続されている。ラッチ回路１５の出力端（Ｑ）は、プリドライバ１６を介して、出力トランジスタ１１のゲートに接続されている。

マスク制御回路１８は、発振器１４で生成されるクロック信号Ｓｂに同期してマスク信号Ｓｍを生成し、これを用いてトランジスタ１７のオン／オフ制御を行う手段である。

なお、上記構成要素のうち、トランジスタ１７、マスク制御回路１８、抵抗１９ｘ、及び、抵抗１９ｙは、出力トランジスタ１１がオンされてから所定のマスク期間Ｔｍが経過するまでの間、帰還電圧Ｖｆｂを所定の電圧レベルにプルダウンするマスク回路を形成するが、これについては後ほど詳細に説明する。

次に、上記構成から成るスイッチングレギュレータの基本動作（出力電圧Ｖｏの生成動作）について説明する。

入力電圧Ｖｉから所望の出力電圧Ｖｏを生成するに際し、コンパレータ１２では、出力電圧Ｖｏに応じた帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとの比較信号Ｓａが生成される。より具体的に述べると、コンパレータ１２では、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低いときに比較信号Ｓａがハイレベルとされ、高いときにローレベルとされる。

一方、発振器１４では、出力トランジスタ１１のスイッチング周波数を定めるべく、所定周波数ｆ（例えば１００〜２００［ｋＨｚ］）のクロック信号Ｓｂが生成される。

ラッチ回路１５では、上記の比較信号Ｓａとクロック信号Ｓｂに基づいて、所望デューティのＰＷＭ信号Ｓｃが生成される。より具体的に述べると、ラッチ回路１５では、クロック信号Ｓｂの立上がりエッジでＰＷＭ信号Ｓｃがハイレベルとされ、比較信号Ｓａの立下がりエッジでＰＷＭ信号Ｓｃがローレベルとされる。すなわち、ラッチ回路１５では、クロック信号Ｓｂに応じてＰＷＭ信号Ｓｃがハイレベルに遷移されると、以後、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆに達するまで、ＰＷＭ信号Ｓｃがハイレベルに維持され、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆに達したときに、ＰＷＭ信号Ｓｃがローレベルに遷移される形となる。従って、出力電圧Ｖｏがその目標値よりも低いほど、出力トランジスタ１１のオンデューティは高くなり、目標値に近付くに連れて、出力トランジスタ１１のオンデューティは低くなる。

プリドライバ１６では、上記のＰＷＭ信号Ｓｃの駆動能力が高められ、出力トランジスタ１１のゲート信号Ｓｄが生成される。

出力トランジスタ１１は、上記のゲート信号Ｓｄに基づいてスイッチング制御され、そのドレインから矩形波状のスイッチ電圧Ｖｓｗが引き出される。そして、このスイッチ電圧Ｖｓｗは、ダイオードＤ１、インダクタＬ１、及び、容量Ｃ１から成る平滑回路によって平滑化され、所望の出力電圧Ｖｏが生成される。なお、出力電圧Ｖｏは、抵抗Ｒ１〜Ｒ２から成る分圧回路によって分圧され、先述の帰還電圧Ｖｆｂが生成される。

このようなフィードバック制御により、本実施形態のスイッチングレギュレータでは、極めて簡易な構成によって、入力電圧Ｖｉから所望の出力電圧Ｖｏが生成される。

次に、上記構成から成るスイッチングレギュレータのノイズ除去動作について、図２を参照しながら説明する。図２は、本発明のノイズ除去動作を示すタイミングチャートであり、上から順に、スイッチ電圧Ｖｓｗ、帰還電圧Ｖｆｂ、マスク信号Ｓｍ、並びに、比較信号Ｓａが描写されている。

図２に示す通り、マスク信号Ｓｍは、出力トランジスタ１１のオン時点から所定のマスク期間Ｔｍに亘ってハイレベルとされ、その余の期間はローレベルに維持される。一方、トランジスタ１７は、マスク信号Ｓｍがハイレベルであるときにオンされ、ローレベルであるときにオフされる。すなわち、コンパレータ１２の反転入力端（−）に印加される帰還電圧Ｖｆｂは、出力トランジスタ１１がオンされてから所定のマスク期間Ｔｍが経過するまでの間、所定の電圧レベルにプルダウンされる。

従って、上記のマスク期間中に帰還電圧Ｖｆｂに重畳するスイッチングノイズは、コンパレータ１２での比較動作（比較信号Ｓａの生成動作）に何ら影響を及ぼすことがなく、比較信号Ｓａは常にハイレベルに維持されるので、スイッチングノイズに起因する誤動作を防止することが可能となる。

例えば、図２中の符号（ａ）、（ｂ）で示す場合はもちろん、図２中の符号（ｃ）で示す場合、すなわち、帰還電圧Ｖｆｂに対してスイッチングノイズが重畳し、かつ、帰還電圧Ｖｆｂが長期間に亘って基準電圧Ｖｒｅｆを上回った場合であっても、本発明に係るスイッチングレギュレータであれば、コンパレータ１２で不可避的に生じる出力遅延の影響を受けることなく、適切にスイッチングノイズの影響を排除することが可能となる。

このように、コンパレータ１２から出力される比較信号Ｓａに対してマスキング処理を施す従来の構成と異なり、コンパレータ１２に入力される帰還電圧Ｖｆｂに対してマスキング処理を施す本発明の構成であれば、マスク期間Ｔｍにコンパレータ１２の遅延時間ｄが含まれない形となるので、マスク期間Ｔｍを不要に延ばすことなく、スイッチングノイズの影響を排除することが可能となり、延いては、スイッチングレギュレータの発振安定性を向上することが可能となる。

なお、上記構成から成るスイッチングレギュレータにおいて、入力電圧Ｖｉが比較的大きく、出力トランジスタ１１のオン時に大きなスイッチングノイズを生じやすい状況であるならば、マスク能力向上を優先して、マスク期間Ｔｍを十分に長く設定することが望ましい（例えば、ＰＷＭ信号Ｓｃの最小パルス幅３００［ｎｓ］に対して、２００［ｎｓ］程度のマスク期間Ｔｍ）。一方、入力電圧Ｖｉが比較的小さく、出力トランジスタ１１のオン時に大きなスイッチングノイズを生じにくい状況であるならば、低デューティ時の出力精度向上を優先して、マスク期間Ｔｍを短く設定することが望ましい。

このとき、マスク制御回路１８は、マスク期間Ｔｍを設定するための手段として、クロック信号Ｓｂの立上がりエッジをトリガとして起動する時定数回路またはタイマ回路を有して成る構成とすればよい。

また、本実施形態のスイッチングレギュレータにおいて、マスク回路は、トランジスタ１７を介するプルダウン経路上に抵抗１９ｘを挿入して成る。このような構成であれば、抵抗１９ｘの抵抗値を調整することにより、プルダウン時における帰還電圧Ｖｆｂの電圧レベルを任意かつ容易に設定することが可能となる。なお、スイッチングノイズをマスクするという目的だけを鑑みれば、帰還電圧Ｖｆｂをグランドレベルまでプルダウンすればよいが、この場合には、プルダウン解除後の復帰に遅延が生じて、出力電圧Ｖｏのフィードバック制御に支障が生じるおそれもある。そのため、プルダウン時における帰還電圧Ｖｆｂの電圧レベルは、その復帰遅延を十分に考慮して適切に設定すべきである。

また、本実施形態のスイッチングレギュレータにおいて、マスク回路は、コンパレータ１２への帰還経路上に抵抗１９ｙを挿入して成る。このような構成とすることにより、抵抗Ｒ１、Ｒ２の抵抗値に依存して、プルダウン時における帰還電圧Ｖｆｂの電圧レベルが変動しにくくなるため、その調整が容易となる。なお、抵抗Ｒ１、Ｒ２の抵抗値がそれぞれ数［ｋΩ］〜数十［ｋΩ］である場合には、抵抗１９ｙの抵抗値を１０［ｋΩ］程度に設定すればよい。

なお、上記の実施形態では、降圧型のスイッチングレギュレータに本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、昇圧型のスイッチングレギュレータについても、広く適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明は、インクジェットプリンタなど、スイッチングレギュレータを使用する全てのアプリケーションにおいて、出力電圧の安定性及び精度を高める上で有用な技術である。

は、本発明に係るスイッチングレギュレータの一実施形態を示すブロック図である。 は、本発明のノイズ除去動作を示すタイミングチャートである。 は、スイッチングレギュレータの一従来例を示すブロック図である。 は、従来のノイズ除去動作を示すタイミングチャートである。

符号の説明

１０ スイッチングレギュレータＩＣ
１１ Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
１２ コンパレータ
１３ 直流電圧源
１４ 発振器
１５ ラッチ回路（ＲＳフリップフロップ）
１６ プリドライバ
１７ Ｎチャネル型ＭＯＳ電界効果トランジスタ（スイッチ）
１８ マスク制御回路
１９ｘ、１９ｙ 抵抗
Ｄ１ ダイオード（ショットキーダイオード）
Ｌ１ インダクタ
Ｃ１ 容量
Ｒ１、Ｒ２ 抵抗

Claims (7)

1. 出力電圧に応じた帰還電圧と所定の基準電圧との比較信号を生成するコンパレータと、所定周波数のクロック信号を生成する発振器と、前記比較信号と前記クロック信号に基づいて所望デューティのパルス幅変調信号を生成するラッチ回路と、前記パルス幅変調信号に基づいてスイッチング制御され、その一端から矩形波状のスイッチ電圧が引き出される出力トランジスタと、を有して成り、前記スイッチ電圧を平滑化することによって、入力電圧から所望の出力電圧を生成するスイッチングレギュレータであって、
   前記出力トランジスタがオンされてから所定のマスク期間が経過するまでの間、前記帰還電圧を所定の電圧レベルにプルダウンするマスク回路を有して成ることを特徴とするスイッチングレギュレータ。
2. 前記マスク回路は、前記コンパレータの入力端と所定の電位端との間に接続されたスイッチと、前記クロック信号に同期して前記スイッチのオン／オフ制御を行うマスク制御回路と、を有して成ることを特徴とする請求項１に記載のスイッチングレギュレータ。
3. 前記マスク回路は、前記スイッチを介するプルダウン経路上に第１の抵抗を有して成ることを特徴とする請求項２に記載のスイッチングレギュレータ。
4. 前記マスク回路は、前記コンパレータへの帰還経路上に第２の抵抗を有して成ることを特徴とする請求項３に記載のスイッチングレギュレータ。
5. 前記マスク制御回路は、前記マスク期間を設定するための手段として、時定数回路またはタイマ回路を有して成ることを特徴とする請求項２〜請求項４のいずれかに記載のスイッチングレギュレータ。
6. 請求項１〜請求項５のいずれかに記載のスイッチングレギュレータを有する電気機器。
7. 請求項１〜請求項５のいずれかに記載のスイッチングレギュレータを有するインクジェットプリンタ。

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