JP5532688B2

JP5532688B2 - インターポーザ、半導体装置及び電子装置

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Publication number: JP5532688B2
Application number: JP2009135029A
Authority: JP
Inventors: 和明栗原; 貴志鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2009-06-04
Filing date: 2009-06-04
Publication date: 2014-06-25
Anticipated expiration: 2029-06-04
Also published as: JP2010283130A

Description

本発明は、熱電変換素子を有するインターポーザと、そのようなインターポーザを含んだ半導体装置及び電子装置とに関する。

サーバ、パーソナルコンピュータ、ネットワーク機器等の電子機器の多機能化・高性能化に伴い、それに用いられる集積回路（ＩＣ）や大規模集積回路（ＬＳＩ）等の半導体装置の高集積化・高性能化が進められている。

中央演算処理装置（ＣＰＵ）等の高性能ＬＳＩにおいては、スイッチングノイズ等による誤動作を防止するため、電源系のインピーダンスを高周波領域に至るまで低く抑えることが重要である。高周波領域においては、電源系のインピーダンスはそのインダクタンスが支配的である。そのため、高性能ＬＳＩは典型的に、多数の電源端子及びグランド端子を狭ピッチで配置した構成を有し、さらに、そのようなＬＳＩの周囲には多数のデカップリングコンデンサが配置されている。ＬＳＩの高周波動作のため、デカップリングコンデンサは、可能な限り短い配線長でＬＳＩの電源端子及びグランド端子に接続される。そのための一手法として、デカップリングコンデンサを、ＬＳＩと該ＬＳＩが実装される回路基板との間のインターポーザ内に設ける技術が知られている。

また、ＣＰＵ等の高性能ＬＳＩは消費電力が大きく、多量の熱を発生する。ＬＳＩの熱暴走を防止し、安定な動作を確保するために、ＬＳＩから熱を効率良く放散させることが重要である。しかしながら、高性能ＬＳＩ等の半導体チップは、上述のように狭ピッチで配置された多数の端子（パッド）を有するため、一般的に、多数のバンプを用いてフリップチップ実装されている。そのため、半導体チップの表面側に放熱機構を設けることは困難であり、表面側からの放熱は、該半導体チップが搭載される回路基板等の熱抵抗の低減など、効果の小さいものに限られていた。すなわち、半導体チップからの放熱は実質的にその裏面側のみから行われていた。

近年、集積回路チップ等の半導体チップの表面側、すなわち、バンプ側からの放熱を促進させる手法が提案されている。例えば、半導体チップ自体の内部にペルチエ素子を形成する手法が知られている。しかしながら、このように半導体チップ内にペルチエ素子を形成する手法は、半導体チップの製造方法を複雑にするとともに、半導体チップの貴重な面積資源を消費してしまう等、種々の問題を有する。

また、半導体チップと該半導体チップが搭載される第１のインターポーザとの間に第２のインターポーザを配置し、この第２のインターポーザの表面に、ペルチエ素子及び電気配線と、該表面から熱を放散する構造とを形成する手法が知られている。さらに、この手法において、半導体チップから出力された電流がペルチエ素子を流れるように構成し、半導体チップを該半導体チップ用の電源を用いて冷却する手法が提案されている。

特開２００８−０８４９３３号公報特開２００８−１５３３９３号公報特開２００８−２４４３７０号公報

従来の、第２のインターポーザの表面にペルチエ素子を形成する手法においては、第２のインターポーザの表面に形成された配線、及び第２のインターポーザと第１のインターポーザとを接続するワイヤーボンディング等を介して、半導体チップが回路基板に接続される。故に、配線が長く、そのインダクタンスが大きい。従って、この手法は、半導体チップの高周波動作を阻害するため、高性能ＬＳＩに適用することができない。また、第２のインターポーザ表面に形成されたペルチエ素子に半導体チップからの出力電流が流れるように構成した場合、電源配線のインダクタンスは更に増大してしまう。

よって、半導体装置の高周波動作を阻害することなく、半導体チップを該半導体チップ用の電源を利用して冷却することが可能な放熱機構を実現することが望まれる。

一観点によれば、基板と該基板を貫通する複数のビアとを有するインターポーザが提供される。複数のビアは第１のビアと第２のビアとを含み、当該インターポーザに半導体チップが搭載されたとき、第１のビアを含む第１の電流経路が電源経路を構成し、第２のビアを含む第２の電流経路がグランド経路を構成する。第１の電流経路すなわち電源経路は少なくとも１つのＮ型熱電変換層を有し、第２の電流経路すなわちグランド経路は少なくとも１つのＰ型熱電変換層を有する。

他の一観点によれば、半導体チップと、該半導体チップが搭載されるインターポーザ有する半導体装置が提供される。インターポーザは基板と該基板を貫通する複数のビアとを有する。半導体チップは電源パッドとグランドパッドとを有し、インターポーザの前記複数のビアは、半導体チップの電源パッドに電気的に接続された電源ビアと、半導体チップのグランドパッドに電気的に接続されたグランドビアとを含む。電源ビアを含むインターポーザの電源経路は少なくとも１つのＮ型熱電変換層を有し、グランドビアを含むインターポーザのグランド経路は少なくとも１つのＰ型熱電変換層を有する。

他の一観点によれば、半導体チップと、回路基板と、半導体チップと回路基板との間に配置されたインターポーザとを有する電子装置が提供される。半導体チップは電源パッドとグランドパッドとを有し、回路基板は電源配線とグランド配線とを有する。インターポーザは、基板と該基板を貫通する複数のビアとを有し、該複数のビアは、半導体チップの電源パッドと回路基板の電源配線とに電気的に接続された電源ビアと、半導体チップのグランドパッドと回路基板のグランド配線とに電気的に接続されたグランドビアとを含む。電源ビアを含むインターポーザの電源経路は少なくとも１つのＮ型熱電変換層を有し、グランドビアを含むインターポーザのグランド経路は少なくとも１つのＰ型熱電変換層を有する。

なお、半導体チップへの配線には、電源用配線、グランド用配線の他に、信号用配線もあり、インターポーザにも信号経路となる貫通ビアが必要であるが、この経路に熱電変換層を形成すると、信号品質を落としてしまうため、信号経路には、熱電変換層を形成しないのが好ましい。

高周波で動作する半導体装置にも使用することが可能で、半導体チップで発生した熱を、新たな電源を用いることなく放散させることが可能な、熱電変換素子を有するインターポーザ、そのようなインターポーザを含んだ半導体装置及び電子装置が提供される。

一実施形態に従った電子装置を示す断面図である。第１実施形態に従ったインターポーザを示す断面図である。第１実施形態に従ったインターポーザの製造方法を示す断面図である。第１実施形態に従ったインターポーザの製造方法を示す断面図である。第１実施形態に従ったインターポーザの第１の変形例を示す断面図である。第１実施形態に従ったインターポーザの第２の変形例を示す断面図である。第２実施形態に従ったインターポーザを示す断面図である。半導体チップから見た電源系のインピーダンスを示すグラフである。第２実施形態に従ったインターポーザの製造方法を示す断面図である。第２実施形態に従ったインターポーザの製造方法を示す断面図である。第２実施形態に従ったインターポーザの製造方法を示す断面図である。第２実施形態に従ったインターポーザの第１の変形例を示す断面図である。第２実施形態に従ったインターポーザの第２の変形例を示す断面図である。電子装置の実装形態を例示する断面図である。

以下、添付図面を参照しながら実施形態について詳細に説明する。なお、図面において、種々の構成要素は必ずしも同一の尺度で描かれていない。また、図面全体を通して、同一あるいは対応する構成要素には同一又は類似の参照符号を付する。

（第１実施形態）
図１及び２を参照して、第１実施形態に従ったインターポーザ、並びにそれを含んだ半導体装置及び電子装置を説明する。図１は、一実施形態に従った電子装置１００を概略的に示す断面図であり、図２は、電子装置１００が有する第１実施形態に係るインターポーザ２００を拡大して示す断面図である。

図１を参照するに、本実施形態に係る電子装置１００は、回路基板１１０と、回路基板１１０上に実装された半導体装置１２０と、半導体装置１２０上に配置された放熱板１３０とを有する。

回路基板１１０は、特に限定されないが、例えば、樹脂、ガラス又はセラミック等を有する絶縁基板であり、その表面１１１に、パターニングされた導電層１１４を含んでいる。回路基板１１０は、その裏面１１２及び／又は内部にも導電層を含んでいてもよい。導電層１１４は、好ましくは複数の、電源パッド１１４Ｖ、グランドパッド１１４Ｇ、及び信号パッド１１４Ｓを含んでいる。それぞれのパッドは、回路基板１１０の表面１１１、裏面１１２、及び／又は内部に形成された、電源配線、グランド配線又は信号配線に接続されている。

また、回路基板１１０には、半導体装置１２０に加えて例えばコンデンサ１１６等の種々の電子部品が実装され得る。コンデンサ１１６は、好ましくは積層セラミックコンデンサ（ＭＣＣ）とし得る。しかしながら、電解コンデンサ等のその他の種類のコンデンサも実装され得る。図示した例において、ＭＣＣ１１６は電源パッド１１４Ｖとグランドパッド１１４Ｇとの間に接続されており、より詳細に後述するように、半導体装置１２０の電源系に接続されたデカップリングコンデンサとして機能する。

半導体装置１２０は、半導体チップ１４０と、複数の貫通ビア２２０を含むインターポーザ２００とを有する。半導体チップ１４０は特に限定されないが、例えば、動作時に発生する熱が放散される必要があるＣＰＵ等の半導体チップである。半導体チップ１４０は、表面１４１及び裏面１４２を有し、少なくとも表面１４１に導電層１４４を有する。導電層１４４は、好ましくは複数の、電源パッド１４４Ｖ、グランドパッド１４４Ｇ、及び信号パッド１４４Ｓを含んでいる。

インターポーザ２００は、例えば厚さ３０−５０μｍの、半導体又は絶縁体を有する基板２１０を含む。例えば、インターポーザ２００は、シリコン（Ｓｉ）基板２１０を含むＳｉインターポーザである。基板２１０は、第１の面２１１及び第２の面２１２を有し、面２１１、２１２にそれぞれ導電層２１４、２１５を有する。導電層２１４は電源パッド２１４Ｖ、グランドパッド２１４Ｇ、及び信号パッド２１４Ｓを含んでいる。導電層２１５は電源パッド２１５Ｖ、グランドパッド２１５Ｇ、及び信号パッド２１５Ｓを含んでいる。インターポーザ基板２１０の第１の面２１１上の各パッド２１４と、その第２の面２１２上の各パッド２１５とは、貫通ビア２２０によって電気的に接続されている。

インターポーザ基板２１０の第１の面側の電源、グランド及び信号の各パッド２１４は、半導体チップ１４０の表面側の電源、グランド及び信号の各パッド１４４に対して、対応する位置に形成され且つ接続バンプ１５０によって接続されている。接続バンプ１５０は、半導体チップ１４０の表面１４１の各パッド１４４、又はインターポーザ基板２１０の第１の面２１１の各パッド２１４の上に形成された、例えば金（Ａｕ）等の金属バンプ又ははんだバンプとし得る。同様に、インターポーザ基板２１０の第２の面２１２の電源、グランド及び信号の各パッド２１５は、回路基板１１０の表面１１１の電源、グランド及び信号の各パッド１１４に対して、対応する位置に形成され且つ接続バンプ１６０によって接続されている。接続バンプ１６０は、回路基板１１０の表面１１１の各パッド、又はインターポーザ基板２１０の第２の面２１２の各パッド２１５の上に形成された、金属バンプ又ははんだバンプとし得る。

放熱板１３０は、特に限定されず、熱抵抗の低い金属又は合金を有する。放熱板１３０は、例えば、はんだ又はサーマルグリース等の熱伝導材１７０を介して半導体チップ１４０の裏面１４２に接合されている。

半導体チップ１４０から発生される熱は、チップ裏面１４２から放熱板１３０を介しての熱流１８０とともに、図２を参照して説明するように、チップ表面１４１からインターポーザ２００を介しての熱流１９０によっても放散される。すなわち、半導体チップ１４０は実質的にその両面から冷却されることが可能である。

続いて図２を参照して、インターポーザ２００を更に詳細に説明する。ここでは、基板２１０がＳｉ基板であるとして説明する。図２には、Ｓｉ基板２１０に形成された貫通ビア２２０である電源ビア２２０Ｖ、グランドビア２２０Ｇ、信号ビア２２０Ｓが１つずつ示されている。電源ビア２２０Ｖは、Ｓｉ基板２１０の第１の面２１１の電源パッド２１４Ｖと第２の面２１２の電源パッド２１５Ｖとを接続している。同様に、グランドビア２２０Ｇはグランドパッド２１４Ｇと２１５Ｇとを接続し、信号ビア２２０Ｓは信号パッド２１４Ｓと信号パッド２１５Ｓとを接続している。これにより、基板２１０を貫通する電源、グランド及び信号それぞれの電流経路が形成されている。各電流経路（貫通ビア２２０、パッド２１４、２１５）とシリコン基板２１０との間には絶縁膜２３０が形成されており、この絶縁膜によって、各電流経路は互いに電気的に分離されている。なお、基板２１０が絶縁基板である場合、絶縁膜２３０は形成されていなくてもよい。

Ｓｉ基板２１０の第１の面２１１上の電源パッド２１４Ｖは、下層の導電層２１６及び上層の導電層２１９に挟まれたＮ型熱電変換層２１７Ｎを含んでいる。また、グランドパッド２１４Ｇは、導電層２１６及び２１９に挟まれたＰ型熱電変換層２１７Ｐを含んでいる。Ｎ型、Ｐ型の熱電変換層２１７Ｎ、Ｐの厚さは、例えば２−３μｍとし得る。信号パッド２１４Ｓは、導電層２１６と２１９との間に熱電変換層を含んでおらず、代わりに、更なる導電層２１８を含んでいる。

Ｎ型熱電変換層２１７Ｎ及びＰ型熱電変換層２１７Ｐの熱電変換材料として、例えば、ＢｉＴｅ系又はＰｂＴｅ系などの重金属系を用いることができる。また、この熱電半導体材料は、Ｓｉ、ＳｉＧｅ又はＳｉＣなどの半導体系、ＣａＣｏ系、ＣａＭｎ系、ＺｎＯ系又はＳｒＴｉＯ_３系などの酸化物系、さらには、シリサイド系、クラストレート系、スクッテルダイト系などの各種材料としてもよい。一般的に、熱電変換材料の特性指標としては、吸熱側と放熱側との温度差を大きくするため、性能指数Ｚ＝Ｓ^２／（κρ）が用いられる。ただし、Ｓはゼーベック係数、κは熱伝導率、ρは電気抵抗率である。本実施形態においては、吸熱側すなわち半導体チップ１４０側から放熱側すなわち回路基板１１０側への熱流を大きくするために、Ｚに代えて、パワーファクターＰ＝Ｓ^２／ρを用い得る。従って、熱電変換層２１７Ｎ、Ｐの熱電変換材料は、Ｚが比較的低い高熱伝導率の材料としてもよい。表１は、主な熱電変換材料のパワーファクターＰを示している。好適な熱電変換材料として、例えば、約５×１０^−３Ｗ／ｍＫ^２のという他の材料より高いパワーファクターＰを有するＢｉＴｅ系及びＦｅＳｉ_２系の材料が挙げられる。

再び図１を参照するに、インターポーザ基板２１０の第１の面２１１側の電源パッド２１４Ｖ、グランドパッド２１４Ｇの各々には、図２の熱電変換層２１７Ｎ、Ｐが配置されている。従って、インターポーザ２００を介して回路基板１１０から半導体チップ１４０に電源電流を供給し、それを再びインターポーザ２００を介して半導体チップ１４０から回路基板１１０に戻すとき、Ｎ型、Ｐ型の熱電変換層２１７Ｎ、Ｐにも該電流が流れる。そして、Ｎ型熱電変換層２１７Ｎには回路基板１１０側から半導体チップ１４０側へ、Ｐ型熱電変換層２１７Ｐには、逆に、半導体チップ１４０側から回路基板１１０側へと電流が流れる。故に、Ｎ型、Ｐ型の熱電変換層２１７Ｎ、Ｐそれぞれの熱電効果により、それぞれの電流経路で、半導体チップ１４０側から回路基板１１０側への熱流１９０が発生する。従って、半導体チップ１４０で発生した熱が回路基板１５０に渡され、放散される。

なお、図１においては全ての電源パッド２１４Ｖ及びグランドパッド２１４Ｇがそれぞれ図２の熱電変換層２１７Ｎ及びＰを有するとして、熱流１９０を示している。しかしながら、一部の電源パッド２１４Ｖ、グランドパッド２１４Ｇが熱電変換層２１７Ｎ、Ｐを有するように構成してもよい。例えば、ＣＰＵ等の半導体チップ１４０において高温点となり得る局所位置が既知である場合など、そのような高温点に近接する位置にのみ熱電変換層２１７Ｐ及びＮを配置してもよい。

本実施形態によれば、半導体チップ１４０の電源−グランド電流経路内に、熱電変換層２１７Ｎ及び２１７Ｐを有するペルチエ素子が直列に配置される。故に、該ペルチエ素子を動作させるための新たな電源及び配線は不要である。従って、高密度にバンプが形成された例えばＬＳＩ等の半導体チップに使用する、やはり高密度の配線（ビア）を有するインターポーザにも、熱電素子を組み込むことが可能である。

また、回路基板１１０と半導体チップ１４０との間の個々の電流経路には、回路基板に半導体チップを直にバンプ接合した場合と比較して、インターポーザ２００の厚さ分の配線長が追加される。しかしながら、その長さは数１０μｍ程度と短く、この配線長による電源系の等価直列インダクタンス（ＥＳＬ）の増加は無視できるレベルである。従って、半導体チップ１４０の高周波特性への影響は限られたものである。また、電源系の等価直列抵抗（ＥＳＲ）もインターポーザ２００の挿入により増加する。しかしながら、通常、高性能ＬＳＩ等の電源系のＥＳＲは、デカップリングコンデンサ（例えば、ＭＣＣ１１６等）のＥＳＲ成分が支配的であり、貫通ビア２２０及び熱電変換層２１７Ｎ、Ｐの追加によるＥＳＲの増加は無視できる。

なお、電源Ｖ、グランドＧ、信号Ｓのパッド（１１４、１４４、２１４、２１５）及びビア２２０の配置は、図１に制限されるものではない。ただし、隣接する電源経路−グランド経路の対が多数形成されるようにすることが、半導体チップ１４０の均一な冷却や、ＥＳＬ及びＥＳＲの観点から好ましい。

次に、図３及び４を参照して、図２に示した第１実施形態に係るインターポーザ２００の製造方法を説明する。

先ず、図３（ａ）に示すように、基板２１０に貫通ビア開口２２０’を形成する。例えば、Ｓｉ基板２１０の場合、ＩＣＰ（インダクションカップリングプラズマ）エッチング装置を用いて貫通ビア開口２２０’をエッチング形成し得る。Ｓｉ基板２１０の第１の面２１１及び第２の面２１２に、例えば熱酸化膜（ＳｉＯ_２膜）である絶縁膜２３０を予め形成してもよい。

次いで、図３（ｂ）に示すように、貫通ビア開口２２０’の側壁に絶縁膜２３０を形成する。例えば、貫通ビア開口２２０’により露出されたＳｉ基板２１０の部分に、熱酸化によるＳｉＯ_２膜を形成する。なお、Ｓｉ基板２１０の表面２１１、２１２の絶縁膜２３０もここで形成してもよい。

次いで、図３（ｃ）に示すように、台座２６０に基板２１０の第１の面２１１側を貼り付け、導電体によるビア充填及び第２の面２１２側のパッド形成を行う。これは、例えば、Ｃｕめっきにより行い得る。具体的には、先ず、シードとなるＴｉ及びＮｉをスパッタ成膜後、パッド部を開口したレジストマスクを形成する。そして、Ｃｕめっきを行い、研磨により余分なＣｕを取り除いた後、レジスト剥離及び露出したＴｉ及びＮｉの除去を行う。これにより、電源、グランド及び信号それぞれの貫通ビア２２０Ｖ、Ｇ、Ｓ及び第２の面のパッド２１５が形成される。

次いで、図４（ａ）に示すように、基板２１０を台座２６０から剥がして反転させ、第２の面２１２側を台座２７０に貼り付け、第１の面２１１側に、熱電変換層２１７及びその下地となる導電層２１６を形成する。例えば、先ず、導電層２１６としてＣｕ／Ｎｉ／Ｔｉ積層膜をスパッタにより成膜し、ウエットエッチングによりパターニングする。そして、パッド部を開口したレジストマスクの形成後、Ｎ型熱電変換層２１７Ｎを成膜する。例えば、（Ｂｉ_２Ｔｅ_３）_{０．９７５}（Ｂｉ_２Ｓｅ_３）_{０．０２５}を蒸着又はスパッタにより、２μｍ−３μmといった厚さに成膜する。その後、リフトオフにより電源ビア２２０Ｖ上の導電層２１６上のみにＮ型熱電変換層２１７Ｎを残存させる。同様にリフトオフ法を用いて、グランドビア２２０Ｇ上の導電層２１６上にＰ型熱電変換層２１７Ｐを形成する。例えば、（Ｂｉ_０．２５Ｓｂ_０．７５）（Ｔｅ_０．９３Ｓｅ_０．０７）_３を使用し得る。他の一例として、上述のＢｉＴｅ系材料に代えて、ＦｅＳｉ_２系材料をスパッタ等により成膜してもよい。必要に応じて、信号ビア２２０Ｓ上の導電層２１６上に例えばＣｕ層等の導電層２１８を形成する。導電層２１８の形成には、熱電変換層２１７Ｎ、Ｐと同様にリフトオフ法を用い得る。

最後に、図４（ｂ）に示すように、例えば図４（ａ）と同様にリフトオフ法により、電源、グランド及び信号の各パッド２１４の上層の導電層２１９を形成する。導電層２１９は例えばＣｕ層とし得る。

以上により、図２に示したインターポーザ２００が得られる。なお、インターポーザ２００の製造方法は、上述の方法に限定されるものではない。例えば、リフトオフ法に代えて、フォトリソグラフィ及びエッチングによるパターン形成法などのその他の方法を用いてもよい。また、基板２１０がＳｉ以外の半導体基板又は絶縁基板である場合、貫通ビア開口２２０’や絶縁膜２３０の形成方法などは基板材料に応じて種々の既知の方法から選択し得る。

このようにして作製したＳｉインターポーザを、消費電力１００ＷのＣＰＵの表面と回路基板に間に配置し、ＣＰＵの裏面に放熱フィン及びファンを配置して動作時のＣＰＵ表面のジャンクション温度を測定した。その結果、該インターポーザがない場合と比較して、ジャンクション温度が５℃低下することが示された。

次に、図５及び６を参照して、図２に示した第１実施形態に係るインターポーザ２００の変形例を説明する。

図５は、第１の変形例に係るインターポーザ３００を示している。インターポーザ３００は、基板２１０の第１の面２１１側のパッド２１４に加え、その第２の面２１２側のパッド３１５にも熱電変換層を有する。すなわち、基板２１０の第２の面２１２側において、電源パッド３１５Ｖは２つの導電層３１６及び３１９と、それらの間のＮ型熱電変換層３１７Ｎを有し、グランドパッド３１５Ｇは２つの導電層３１６及び３１９と、それらの間のＰ型熱電変換層３１７Ｐを有する。この構成は、基板２１０の第１の面２１１側に配置される半導体チップからの放熱効果１９０を更に高めることを可能にする。

なお、更なる変形例として、図５において基板２１０の第１の面２１１側のパッド２１４Ｖ、Ｇから熱電変換層２１７Ｎ、Ｐを排除した構成、すなわち、基板２１０の第２の面２１２側のみに熱電変換層を有する構成も意図される。この構成は、熱電変換層を全く有しない構成と比較して、インターポーザの両面間の温度勾配を増大させ、半導体チップからの放熱を促進させることが可能である。

図６は、第２の変形例に係るインターポーザ４００を示している。インターポーザ４００は、基板２１０の第１の面２１１、第２の面２１２それぞれの電源パッド４１４Ｖ、２１５Ｖ、及びグランドパッド４１４Ｇ、２１５Ｇ内には熱電変換層を有していない。代わりに、Ｓｉ基板２１０内の電源ビア４２０Ｖ及びグランドビア４２０Ｇ内に熱電変換材料が充填された構成を有する。すなわち、電源パッド４１４Ｖ及びグランドパッド４１４Ｇは導電層のみを有し、電源ビア４２０Ｖ、グランドビア４２０Ｇが、それぞれ、Ｎ型熱電変換層、Ｐ型熱電変換層として機能する。この構成は、インターポーザの総厚を低減しながら、熱電変換材料をより厚く（例えば、３０μｍ−５０μｍ）形成することを可能にし、半導体チップと回路基板との間の温度差を増大させる場合等に有用である。なお、電源ビア４２０Ｖ及びグランドビア４２０Ｇは、その一部にのみ熱電変換材料を充填されて、熱電変換層と導電層との積層構造を有していてもよい。

インターポーザ４００は以下のように製造し得る。図３（ｂ）に示した絶縁膜２３０の形成の後、例えば、スクリーン印刷により、ＢｉＴｅ合金粉末のペーストの形態をしたＮ型熱電変換材料及びＰ型熱電変換材料と、Ｃｕペーストとをそれぞれのビア開口２２０’内に充填し、焼成する。好ましくは、他と比較して焼成温度の高いＣｕを含む信号ビア４２０Ｓの充填・焼成を先に行い、その後、熱電変換材料を有する電源ビア４２０Ｖ及びグランドビア４２０Ｇそれぞれの充填及び焼成を行う。電源ビア４２０Ｖ及びグランドビア４２０Ｇ内の熱電変換材料の焼成は同時に行ってもよい。その後、基板２１０の第１の面２１１及び第２の面２１２のそれぞれにおいて、例えば、スパッタによりＣｕ／Ｎｉ／Ｔｉの積層膜を有するパッド４１４、２１５を形成する。

なお、インターポーザ４００が有する、熱電変換層を有する電源ビア４２０Ｖ及びグランドビア４２０Ｇは、図２、５に示したインターポーザ２００、３００にも適用可能である。

（第２実施形態）
図７を参照して、第２実施形態に従ったインターポーザ５００を説明する。図７は、図２と同様に、インターポーザの一部を拡大して示した断面図であり、図２のインターポーザ２００と共通の構成要素を有する。ここでは、主として、インターポーザ５００がインターポーザ２００と異なる部分について説明する。

インターポーザ５００は、例えばＳｉ基板である基板２１０と、基板２１０を貫通する複数のビア２２０とを含んでいる。インターポーザ５００はまた、基板２１０の第１の面２１１側に形成された、ビア２２０と接触するパッド２１４と、基板２１０の第２の面２１２側に形成された、ビア２２０と接触するパッド２１５とを含んでいる。電源パッド２１４ＶはＮ型熱電変換層２１７Ｎを有しており、グランドパッド２１４ＧはＰ型熱電変換層２１７Ｐを含んでいる。

インターポーザ５００は更に、基板２１０の第１の面２１１側に形成された絶縁層５２０内に複数の薄膜キャパシタ５１０を有する。各薄膜キャパシタ５１０は、誘電体層５１２、該誘電体層を挟む下部電極５１１、及び上部電極５１３を有する。図７においては、上部電極５１３は隣接する電源パッド２１４Ｖにコンタクト５３０Ｖを介して電気的に接続されており、下部電極５１１は隣接するグランドパッド２１４Ｇにコンタクト５３０Ｇを介して電気的に接続されている。なお、グランドビア２２０Ｇと信号ビア２２０Ｓとの間に示した薄膜キャパシタ５１０（ＧＳ）の上部電極５１３は、図示しない断面にて、他の薄膜キャパシタ５１０（例えば、電源ビア２２０Ｖとグランドビア２２０Ｇとの間の薄膜キャパシタ５１０（ＶＧ））の上部電極５１３に接続されている。他の例では、薄膜キャパシタ５１０（ＧＳ）は、その他の薄膜キャパシタから分離されて不使用にされてもよいし、形成されなくてもよい。薄膜キャパシタ５１０（ＧＳ）が不使用にされる場合、その下部電極５１１のグランドパッド２１４Ｇへのコンタクト５３０Ｇは排除され得る。

薄膜キャパシタ５１０の誘電体層５１２は、好ましくは高誘電率誘電体であるペロブスカイト結晶構造を有する金属酸化物材料を有するが、例えばＳｉＯ_２、Ｓｉ_３Ｎ_４、Ｔａ_２Ｏ_５等のその他の絶縁体を有してもよい。ペロブスカイト結晶構造を有する好適な金属酸化物材料としては、例えば、（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）、ＳｒＴｉＯ_３（ＳＴ），ＢａＴｉＯ_３、Ｂａ（Ｚｒ、Ｔｉ）Ｏ_３，Ｂａ（Ｔｉ、Ｓｎ）Ｏ_３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ_３（ＰＬＺＴ），Ｐｂ（Ｍｎ、Ｎｂ）Ｏ_３−ＰｂＴｉＯ_３（ＰＭＮ−ＰＴ）、Ｐｂ（Ｎｉ，Ｎｂ）Ｏ_３−ＰｂＴｉＯ_３等が挙げられる。

誘電体層５１２にペロブスカイト結晶構造を有する金属酸化物材料を用いる場合、下部電極層５１１の材料として、Ｉｒ又はＰｔ等の貴金属や、ＳｒＲｕＯ_３（ＳＲＯ）等の導電性ペロブスカイト酸化物を用いることが好ましい。このような材料を用いることにより、結晶性の高い良質の誘電体膜を成長させることができ、その結果、誘電体層５１２の誘電率の値及び均一性が高められる。

上部電極５１３の材料としては、例えばＡｕ、Ａｌ、Ｐｔ、Ａｇ、Ｐｄ、Ｃｕ、及びこれらの合金等を用いることができる。また、ＩｒＯ_ｘやＳＲＯなどの導電性ペロブスカイト酸化物上に上記金属又は合金を積層してもよい。

このように、インターポーザ５００は、基板２１０を貫通する電源、グランド及び信号用のビア２２０を有し、基板の第１の面２１１上の電源パッド２１４Ｖ及びグランドパッド２１４Ｇ内に熱電変換層２１７Ｎ及びＰを配置した構成を有する。この構成は、インターポーザ内に熱電変換素子とともに薄膜キャパシタ５１０を形成することを可能にする。

インターポーザ５００は、図１の電子装置１００において、また半導体装置１２０において、インターポーザ２００に代えて使用することが可能である。そして、インターポーザ５００を介して回路基板１１０から半導体チップ１４０に電源電流を供給し、それを再びインターポーザ５００を介して半導体チップ１４０から回路基板１１０に戻すとき、半導体チップ１４０側から回路基板１１０側への熱流１９０が発生する。従って、半導体チップ１４０で発生した熱が回路基板１１０に渡され、放散される。また、インターポーザ５００の挿入による電源系のＥＳＬ及びＥＳＲの増加は無視できるレベルである。

さらに、薄膜キャパシタ５１０が、半導体チップ１４０に接続されて、デカップリングコンデンサとして機能する。薄膜キャパシタ５１０は半導体チップ１４０の真下に位置し、且つ、半導体チップ１４０のパッド１４４とバンプ接続されるパッド２１４に、表面配線を介さずに接続される。故に、半導体チップ１４０から薄膜キャパシタ５１０までの配線距離は、回路基板１１０上に配置された例えばＭＣＣであるコンデンサ１１６と比較して数桁小さい。例えば、１０ｍｍ□の半導体チップ１４０を考えると、その中心部からＭＣＣ１１６までの配線距離は少なくとも７ｍｍ程度になるのに対し、半導体チップ１４０と薄膜キャパシタ５１０との間の配線距離は１０μｍ程度にすることができる。

なお、インターポーザ５００は、基板２１０の第２の面２１２側すなわち回路基板１１０側に薄膜キャパシタを有してもよい。しかしながら、ＥＳＲ及びＥＳＬを可能な限り低減するため、インターポーザ５００は好ましくは、基板２１０の第１の面２１１側すなわち半導体チップ１４０側に薄膜キャパシタ５１０を有する。また、インターポーザ５００は、基板２１０の第１の面２１１側の薄膜キャパシタ５１０に加えて、基板２１０の第２の面２１２側にも薄膜キャパシタを有してもよい。基板２１０の両面に薄膜キャパシタを形成することは、更なる製造工程を必要とするが、実現可能な静電容量の増大、及び所望の静電容量を得るために使用可能な誘電体材料の選択幅の増大等をもたらし得る。

図８は、半導体チップ１４０から見た電源系のインピーダンスを、一例に係るインターポーザ５００を用いた場合（実線）と用いない場合（破線）とについて示している。なお、この例において、電源系は、インターポーザ５００が内蔵する薄膜キャパシタ５１０に加え、回路基板１１０上に搭載されたＭＣＣ１１６、及びより大容量の電解コンデンサを含んでいる。薄膜キャパシタ５１０を内蔵したインターポーザ５００を用いることにより、数１０ＭＨｚ以上の高周波領域での電源系のインピーダンスが大幅に低減されている。そして、薄膜デカップリングコンデンサ５１０と、回路基板１１０上、あるいは電源自体の内部のデカップリングコンデンサとの組み合わせにより、少なくとも１ＧＨｚまでの周波数領域全体で電源系のインピーダンスを１ｍΩ程度に抑圧することが可能である。また、インターポーザ挿入によるＥＳＲの悪化は見られず、インターポーザ５００の適用が、電源インピーダンスの低減に効果的であることが分かる。

次に、図９−１１を参照して、図７に示した第２実施形態に係るインターポーザ５００の製造方法を説明する。

先ず、図９（ａ）に示すように、基板２１０の少なくとも第１の面２１１に絶縁膜２３０を形成した後、第１の面２１１側の絶縁膜２３０上に薄膜キャパシタ５１０を形成する。基板２１０がＳｉ基板である場合、絶縁膜２３０は例えば熱酸化によるＳｉＯ_２膜である。薄膜キャパシタ５１０は例えば以下のようにして形成し得る。先ず、スパッタにより、Ｉｒ／ＴｉＯ_２積層膜、Ｂａ_０．７Ｓｒ_０．３ＴｉＯ_３膜、及びＡｕ／ＩｒＯ_２積層膜を順に成膜する。そして、イオンミリングにより、後に貫通ビアを形成する領域からこれらの膜を順に除去し、それぞれの膜から、所定のパターンを有する上部電極５１３、誘電体層５１２、及び下部電極５１１を形成する。

次いで、図９（ｂ）に示すように、保護膜５２０の成膜後、図３（ａ）に示した工程と同様に貫通ビア開口２２０’を形成する。例えば、保護膜５２０として、アルミナ絶縁膜をスパッタにより成膜する。

次いで、図９（ｃ）に示すように貫通ビア開口２２０’の側壁に絶縁膜２３０を形成した後、図１０（ａ）に示すように導電体によるビア充填及び第２の面２１２側のパッド形成を行う。これらの工程は、それぞれ、図３（ｂ）、（ｃ）に関連して説明したのと同様にして行うことができる。これにより、貫通ビア２２０及び第２の面２１２側のパッド２１５が形成される。

次いで、図１０（ｂ）に示すように、保護膜５２０内に、下部電極５１１及び上部電極５１３それぞれとの電気的接続を取るためのコンタクトホール５３０Ｇ’及び５３０Ｖ’を形成する。例えば、イオンリミング法を用い得る。

その後、図１０（ｃ）−図１１（ｂ）に示すように、基板２１０の第１の面２１１側のパッド２１４の形成を行う。すなわち、図４（ａ）、（ｂ）に関連して説明したように、パッド２１４の下層の導電層２１６と、熱電変換層２１７Ｎ、Ｐ及び必要に応じての信号パッド２１４Ｓの更なる導電層２１８と、上層の導電層２１９とを形成する。下層の導電層２１６の成膜時に、保護膜５２０内に形成されたコンタクトホール５３０’が充填され、薄膜キャパシタ５１０の上部電極５１３へのコンタクト５３０Ｖ、及び下部電極５１１へのコンタクト５３０Ｇが形成される。なお、これらのコンタクトは逆にしてもよい。すなわち、薄膜キャパシタ５１０の上部電極５１３とグランドパッドとを接続し、下部電極５１１と電源パッドとを接続してもよい。

次に、図１２及び１３を参照して、図７に示した第２実施形態に係るインターポーザ５００の変形例を説明する。

図１２は、第１の変形例に係るインターポーザ６００を示している。インターポーザ６００は、基板２１０の第１の面２１１側のパッド２１４に加え、その第２の面２１２側のパッド６１５にも熱電変換層を有する。すなわち、基板２１０の第２の面２１２側において、電源パッド６１５Ｖは２つの導電層６１６及び６１９と、それらの間のＮ型熱電変換層６１７Ｎを有し、グランドパッド６１５Ｇは２つの導電層６１６及び６１９と、それらの間のＰ型熱電変換層６１７Ｐを有する。この構成は、基板２１０の第１の面２１１側に配置される半導体チップからの放熱効果１９０を更に高めることを可能にする。

なお、更なる変形例として、図１２において基板２１０の第１の面２１１側のパッド２１４Ｖ、Ｇから熱電変換層２１７Ｎ、Ｐを排除した構成も意図される。この構成は、熱電変換層を完全に排除した構成と比較して、インターポーザの両面間の温度勾配を増大させ、半導体チップからの放熱を促進させる。

図１３は、第２の変形例に係るインターポーザ７００を示している。インターポーザ７００は、基板２１０の第１の面２１１、第２の面２１２それぞれの電源パッド７１４Ｖ、２１５Ｖ、及びグランドパッド７１４Ｇ、２１５Ｇ内には熱電変換層を有していない。代わりに、基板２１０内の電源ビア７２０Ｖ及びグランドビア７２０Ｇ内に熱電変換材料が充填された構成を有する。すなわち、電源パッド７１４Ｖ及びグランドパッド７１４Ｇは導電層のみを有し、電源ビア７２０Ｖ、グランドビア７２０Ｇが、それぞれ、Ｎ型熱電変換層、Ｐ型熱電変換層として機能する。この構成は、インターポーザの総厚を低減しながら、熱電変換材料をより厚く形成することを可能にし、半導体チップと回路基板との間の温度差を増大させる場合等に有用である。なお、電源ビア７２０Ｖ及びグランドビア７２０Ｇは、その一部にのみ熱電変換材料を充填されて、熱電変換層と導電層との積層構造を有していてもよい。インターポーザ７００は、図６に示したインターポーザ４００と同様にして熱電変換材料を有する貫通ビアを形成することによって製造し得る。

なお、インターポーザ７００が有する、熱電変換層を有する電源ビア７２０Ｖ及びグランドビア７２０Ｇは、図７、１２に示したインターポーザ５００、６００にも適用可能である。

次に、図１４を参照して、例えばインターポーザ２００、３００、４００、５００、６００又は７００であるインターポーザ８００を有する電子装置の実装形態例を説明する。

図１４（ａ）に示した電子装置１００’は、インターポーザ８００を介して回路基板１１０に実装された半導体チップ１４０を有する。回路基板１１０は、例えばＭＣＣ等のデカップリングコンデンサ１１６を有し得る。半導体チップ１４０の裏面側、すなわち、インターポーザ８００が接合された面とは反対側の面には、ヒートシンク８１０が熱的に接合されている。また、回路基板１１０の裏面側、すなわち、インターポーザ８００が接合された面とは反対側の面には、例えばメタルコア基板等の高熱伝導性の放熱板８２０が接合されている。インターポーザ８００は、上述のように熱電変換素子を有し、半導体チップ１４０で発生した熱を回路基板１１０へと移動させる。回路基板１１０に伝えられた熱は、メタルコア基板８２０によって効率的に拡散され、放熱される。

図１４（ｂ）に示した電子装置１００”は、スーパーコンピュータやハイエンドサーバ等に適用されるマルチチップ構成の超高密度実装の一例である。例えば数十層の超多層セラミック回路基板１１０”上に、複数のＬＳＩチップ１４０がそれぞれのインターポーザ８００を介して実装されている。セラミック回路基板１１０”は、例えばＭＣＣ等のデカップリングコンデンサ１１６を有し得る。各ＬＳＩチップ１４０の裏面側にはヒートシンク８１０が熱的に接合されている。また、回路基板１１０の裏面側には、好ましくは複数のヒートシンク８３０が接合されている。各インターポーザ８００は、上述のように熱電変換素子を有し、それぞれのＬＳＩチップ１４０で発生した熱をセラミック回路基板１１０”へと移動させる。セラミック回路基板１１０”に伝えられた熱は、当該基板の高熱伝導性により効率的に拡散され、さらに、ヒートシンク８３０によって放熱される。

また、インターポーザ８００が薄膜デカップリングコンデンサ５１０を内蔵した例えばインターポーザ５００、６００、７００等のインターポーザである場合、電子装置１００’、１００”は、高周波領域でもその動作を阻害しないような十分に低い電源インピーダンスを有し、ＬＳＩ等の半導体チップ１４０を大電流動作時でも安定に動作させることができる。

以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。例えば、インターポーザ基板はその内部に中間導電層を有していてもよく、それを用いて、第１の面上のパッドと第２の面上のパッドとが異なるピッチで形成されていてもよい。

以上の説明に関し、更に以下の付記を開示する。
（付記１）
半導体チップが搭載される第１の面、及び前記第１の面とは反対側の第２の面を有する基板と、
前記基板を貫通する、第１のビア及び第２のビアを含む複数のビアと、
を有し、
前記半導体チップが搭載されたときに電源経路となる前記第１のビアを含む第１の電流経路が少なくとも１つのＮ型熱電変換層を有し、前記半導体チップが搭載されたときにグランド経路となる前記第２のビアを含む第２の電流経路が少なくとも１つのＰ型熱電変換層を有することを特徴とするインターポーザ。
（付記２）
前記第１の電流経路は、前記基板の前記第１の面上に形成された第１のパッドを含み、前記第２の電流経路は、前記基板の前記第１の面上に形成された第２のパッドを含み、前記第１のパッド内に前記Ｎ型熱電変換層が形成され、前記第２のパッド内に前記Ｐ型熱電変換層が形成されている、付記１に記載のインターポーザ。
（付記３）
前記第１のビア内に前記Ｎ型熱電変換層が形成され、前記第２のビア内に前記Ｐ型熱電変換層が形成されている、付記１又は２に記載のインターポーザ。
（付記４）
前記第１の電流経路は、前記基板の前記第２の面上に形成された第３のパッドを含み、前記第２の電流経路は、前記基板の前記第２の面上に形成された第４のパッドを含み、前記第３のパッド内に前記Ｎ型熱電変換層が形成され、前記第４のパッド内に前記Ｐ型熱電変換層が形成されている、付記１乃至３の何れか一に記載のインターポーザ。
（付記５）
前記Ｎ型熱電変換層及び前記Ｐ型熱電変換層は、重金属系、半導体系、ＣａＣｏ系、ＣａＭｎ系、ＺｎＯ系、酸化物系、シリサイド系、クラストレート系、及びスクッテルダイト系からなる群から選択された熱電変換材料を有する、付記１乃至４の何れか一に記載のインターポーザ。
（付記６）
前記Ｎ型熱電変換層及び前記Ｐ型熱電変換層は、ＢｉＴｅ系又はＦｅＳｉ_２系の熱電変換材料を有する、付記５に記載のインターポーザ。
（付記７）
前記基板上に、前記第１の電流経路に電気的に接続された第１電極、誘電体層、及び前記第２の電流経路に電気的に接続された第２電極が積層された薄膜キャパシタ、を更に有する付記１乃至６の何れか一に記載のインターポーザ。
（付記８）
前記複数のビアは、複数対の前記第１のビア及び前記第２のビアを有する、付記１乃至７の何れか一に記載のインターポーザ。
（付記９）
前記複数のビアは更に第３のビアを含み、前記半導体チップが搭載されたときに信号経路となる前記第３のビアを含む第３の電流経路は、熱電変換層を有しない、付記１乃至８の何れか一に記載のインターポーザ。
（付記１０）
半導体チップと、
前記半導体チップが搭載される、基板及び該基板を貫通する複数のビアを有するインターポーザと、
を有し、
前記半導体チップは電源パッド及びグランドパッドを有し、
前記インターポーザの前記複数のビアは、前記半導体チップの前記電源パッドに電気的に接続された電源ビアと、前記半導体チップの前記グランドパッドに電気的に接続されたグランドビアとを含み、
前記電源ビアを含む前記インターポーザの電源経路が少なくとも１つのＮ型熱電変換層を有し、前記グランドビアを含む前記インターポーザのグランド経路が少なくとも１つのＰ型熱電変換層を有する、
半導体装置。
（付記１１）
半導体チップと、
回路基板と、
前記半導体チップと前記回路基板との間に配置された、基板及び該基板を貫通する複数のビアを有するインターポーザと、
を有し、
前記半導体チップは電源パッド及びグランドパッドを有し、
前記回路基板は電源配線及びグランド配線を有し、
前記インターポーザの前記複数のビアは、前記電源パッド及び前記電源配線に電気的に接続された電源ビアと、前記グランドパッド及び前記グランド配線に電気的に接続されたグランドビアとを含み、
前記電源ビアを含む前記インターポーザの電源経路が少なくとも１つのＮ型熱電変換層を有し、前記グランドビアを含む前記インターポーザのグランド経路が少なくとも１つのＰ型熱電変換層を有する、
電子装置。
（付記１２）
前記回路基板の、前記インターポーザが配置された面とは反対側の面に、放熱板又はヒートシンクが接合されている、付記１１に記載の電子装置。

１００、１００’、１００” 電子装置
１１０、１１０” 回路基板
１１１回路基板の表面
１１６デカップリングコンデンサ
１２０半導体装置
１３０、８２０放熱板
１４０半導体チップ
１４１半導体チップの表面
１５０、１６０接続バンプ
１１４、１４４パッド（導電層）
１８０、１９０熱流
２００、３００、４００、５００、６００、７００インターポーザ
２１０インターポーザ基板
２１１インターポーザ基板の第１の面
２１２インターポーザ基板の第２の面
２１４Ｖ、４１４Ｖ、７１４Ｖ第１の面の電源パッド
２１４Ｇ、４１４Ｇ、７１４Ｇ第１の面のグランドパッド
２１４Ｓ、４１４Ｓ、７１４Ｓ第１の面の信号パッド
２１５Ｖ、３１５Ｖ、６１５Ｖ第２の面の電源パッド
２１５Ｇ、３１５Ｇ、６１５Ｇ第２の面のグランドパッド
２１５Ｓ、３１５Ｓ、６１５Ｓ第２の面の信号パッド
２１６、２１８、２１９、３１６、３１８、３１９、６１６、６１８、６１９導電層
２１７Ｎ、３１７ＮＮ型熱電変換層
２１７Ｐ、３１７ＰＰ型熱電変換層
２２０Ｖ、４２０Ｖ、７２０Ｖ電源ビア
２２０Ｇ、４２０Ｇ、７２０Ｇグランドビア
２２０Ｓ、４２０Ｓ、７２０Ｓ信号ビア
２３０絶縁膜
５１０薄膜キャパシタ
５１１下部電極
５１２誘電体層
５１３上部電極
５２０絶縁層
５３０Ｖ、５３０Ｇコンタクト

Claims

半導体チップが搭載される第１の面、及び前記第１の面とは反対側の第２の面を有する基板と、
前記基板を貫通する、第１のビア及び第２のビアを含む複数のビアと、
を有し、
前記半導体チップが搭載されたときに前記半導体チップの電源経路となる前記第１のビアを含む第１の電流経路が少なくとも１つのＮ型熱電変換層を有し、前記半導体チップが搭載されたときに前記半導体チップのグランド経路となる前記第２のビアを含む第２の電流経路が少なくとも１つのＰ型熱電変換層を有することを特徴とするインターポーザ。
半導体チップが搭載される第１の面、及び前記第１の面とは反対側の第２の面を有する基板と、
前記基板を貫通する、第１のビア及び第２のビアを含む複数のビアと、
を有し、
前記半導体チップが搭載されたときに電源経路となる前記第１のビアを含む第１の電流経路の熱電変換層はＮ型熱電変換層のみを有し、前記半導体チップが搭載されたときにグランド経路となる前記第２のビアを含む第２の電流経路の熱電変換層はＰ型熱電変換層のみを有する、
ことを特徴とするインターポーザ。
前記第１の電流経路は、前記基板の前記第１の面上に形成された第１のパッドを含み、前記第２の電流経路は、前記基板の前記第１の面上に形成された第２のパッドを含み、前記第１のパッド内に前記Ｎ型熱電変換層が形成され、前記第２のパッド内に前記Ｐ型熱電変換層が形成されている、請求項１又は２に記載のインターポーザ。
前記第１のビア内に前記Ｎ型熱電変換層が形成され、前記第２のビア内に前記Ｐ型熱電変換層が形成されている、請求項１乃至３の何れか一項に記載のインターポーザ。
前記Ｎ型熱電変換層及び前記Ｐ型熱電変換層は、ＢｉＴｅ系又はＦｅＳｉ_２系の熱電変換材料を有する、請求項１乃至４の何れか一項に記載のインターポーザ。
前記基板上に、前記第１の電流経路に電気的に接続された第１電極、誘電体層、及び前記第２の電流経路に電気的に接続された第２電極が積層された薄膜キャパシタ、を更に有する請求項１乃至５の何れか一項に記載のインターポーザ。
半導体チップと、
前記半導体チップが搭載される、基板及び該基板を貫通する複数のビアを有するインターポーザと、
を有し、
前記半導体チップは電源パッド及びグランドパッドを有し、
前記インターポーザの前記複数のビアは、前記半導体チップの前記電源パッドに電気的に接続された電源ビアと、前記半導体チップの前記グランドパッドに電気的に接続されたグランドビアとを含み、
前記電源ビアを含む前記半導体チップの電源経路が少なくとも１つのＮ型熱電変換層を有し、前記グランドビアを含む前記半導体チップのグランド経路が少なくとも１つのＰ型熱電変換層を有する、
半導体装置。
半導体チップと、
前記半導体チップが搭載される、基板及び該基板を貫通する複数のビアを有するインターポーザと、
を有し、
前記半導体チップは電源パッド及びグランドパッドを有し、
前記インターポーザの前記複数のビアは、前記半導体チップの前記電源パッドに電気的に接続された電源ビアと、前記半導体チップの前記グランドパッドに電気的に接続されたグランドビアとを含み、
前記電源ビアを含む前記インターポーザの電源経路の熱電変換層はＮ型熱電変換層のみを有し、前記グランドビアを含む前記インターポーザのグランド経路の熱電変換層はＰ型熱電変換層のみを有する
半導体装置。
半導体チップと、
回路基板と、
前記半導体チップと前記回路基板との間に配置された、基板及び該基板を貫通する複数のビアを有するインターポーザと、
を有し、
前記半導体チップは電源パッド及びグランドパッドを有し、
前記回路基板は電源配線及びグランド配線を有し、
前記インターポーザの前記複数のビアは、前記電源パッド及び前記電源配線に電気的に接続された電源ビアと、前記グランドパッド及び前記グランド配線に電気的に接続されたグランドビアとを含み、
前記電源ビアを含む前記半導体チップの電源経路が少なくとも１つのＮ型熱電変換層を有し、前記グランドビアを含む前記半導体チップのグランド経路が少なくとも１つのＰ型熱電変換層を有する、
電子装置。
半導体チップと、
回路基板と、
前記半導体チップと前記回路基板との間に配置された、基板及び該基板を貫通する複数のビアを有するインターポーザと、
を有し、
前記半導体チップは電源パッド及びグランドパッドを有し、
前記回路基板は電源配線及びグランド配線を有し、
前記インターポーザの前記複数のビアは、前記電源パッド及び前記電源配線に電気的に接続された電源ビアと、前記グランドパッド及び前記グランド配線に電気的に接続されたグランドビアとを含み、
前記電源ビアを含む前記インターポーザの電源経路の熱電変換層はＮ型熱電変換層のみを有し、前記グランドビアを含む前記インターポーザのグランド経路の熱電変換層はＰ型熱電変換層のみを有する、
電子装置。