以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。
(第1の実施形態)
先ず、本発明の第1の実施形態について説明する。図1A乃至図1Sは、本発明の第1の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
第1の実施形態では、先ず、図1Aに示すように、n型又はp型の半導体基板31の表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより、素子分離絶縁膜32を形成する。なお、LOCOS(Local Oxidation of Silicon)法により素子分離絶縁膜を形成してもよい。
次いで、活性領域にp型不純物を導入することにより、pウェル33を形成する。次に、活性領域の表面を熱酸化することにより、ゲート絶縁膜34を形成する。続いて、半導体基板31の上側全面に、非晶質又は多結晶のシリコン膜を形成し、これをフォトリソグラフィ技術によりパターニングすることにより、ゲート電極35を形成する。このとき、pウェル33上に、2つのゲート電極35を互いに平行に配置する。これらのゲート電極35は、メモリのワード線の一部として機能する。
次いで、ゲート電極35をマスクとして用いて、n型不純物の導入(イオン注入)を行うことにより、エクステンション層36をゲート電極35の両脇に形成する。その後、半導体基板31の上側全面に絶縁膜を形成し、これをエッチバックすることにより、ゲート電極35の横に絶縁性のサイドウォール38を形成する。絶縁膜としては、例えばシリコン酸化膜をCVD法により形成する。
続いて、サイドウォール38及びゲート電極35をマスクとして用いて、n型不純物の導入(イオン注入)を行うことにより、不純物拡散層37をゲート電極35の両脇に形成する。2組のエクステンション層36及び不純物拡散層37から、MOSトランジスタのソース及びドレインが構成される。
次に、半導体基板31の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成し、この高融点金属層を加熱してシリコンと反応させる。この結果、ゲート電極35上に高融点金属のシリサイド層39が形成され、不純物拡散層37上に高融点金属のシリサイド層40が形成される。そして、素子分離絶縁膜32上等にある未反応の高融点金属層をウェットエッチングにより除去する。
次に、例えば、プラズマCVD法により厚さが約200nmのシリコン酸窒化膜41を半導体基板31の上側全面に形成する。次いで、シリコン酸窒化膜41上に、例えば、原料ガスとしてTEOSガスを用いたプラズマCVD法により、厚さが約1000nmのシリコン酸化膜42を形成する。その後、シリコン酸化膜42の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。この平坦化では、シリコン酸化膜42の厚さを、半導体基板31の上面上から約700nmとする。
次に、フォトリソグラフィ技術によりシリコン酸化膜42及びシリコン酸窒化膜41をパターニングすることにより、シリサイド層40を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば0.25μmとする。次いで、コンタクトホールの底部及び側部に、厚さが約30nmのTi膜及び厚さが約20nmのTiN膜を順次形成することにより、グルー膜(密着膜)43を形成する。その後、コンタクトホール内及びシリコン酸化膜42上にタングステン膜(W膜)44を形成する。W膜44の厚さは、シリコン酸化膜42の上面から約300nmとする。続いて、CMPを行うことにより、コンタクトホール内のみにグルー膜43及びW膜44を残す。これらからコンタクトプラグが構成される。このCMPでは、オーバー研磨を行うことにより、シリコン酸化膜42上のグルー膜43及びW膜44を完全に除去する。
次に、例えば、プラズマCVD法により厚さが約130nmのシリコン酸窒化膜45を酸化防止膜としてシリコン酸化膜42及びコンタクトプラグ上に形成する。更に、シリコン酸窒化膜45上に、例えば、原料ガスとしてTEOSガスを用いたたプラズマCVD法により、厚さが約300nmのシリコン酸化膜46を形成する。なお、酸化防止膜として、シリコン酸窒化膜45の代わりに、シリコン窒化膜又はアルミニウム酸化膜を形成してもよい。
次いで、図1Bに示すように、フォトリソグラフィ技術によりシリコン酸化膜46及びシリコン酸窒化膜45をパターニングすることにより、シリサイド層40を露出するコンタクトホールを形成する。コンタクトホールの直径は、例えば0.25μmとする。次いで、コンタクトホールの底部及び側部に、厚さが約30nmのTi膜及び厚さが約20nmのTiN膜を順次形成することにより、グルー膜(密着膜)47を形成する。その後、コンタクトホール内及びシリコン酸化膜46上にタングステン膜(W膜)48を形成する。W膜48の厚さは、シリコン酸化膜46の上面から約300nmとする。続いて、CMPを行うことにより、コンタクトホール内のみにグルー膜47及びW膜48を残す。これらからコンタクトプラグが構成される。なお、このCMPでは、オーバー研磨を行うことにより、シリコン酸化膜46上のグルー膜47及びW膜48を完全に除去する。また、スラリとしては、例えば、Cabot Microelectronics Corporation社製のSSW2000を使用する。
次に、シリコン酸化膜46の表面に対してNH3プラズマ処理を行うことにより、シリコン酸化膜46の表面の酸素原子にNH基を結合させる。このプラズマ処理では、例えば、半導体基板31から約9mm(350mils)離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、半導体基板31の設定温度を400℃とし、チャンバ内圧力を266Pa(2Torr)とした状態で、チャンバ内にアンモニアガスを350sccmの流量で供給する。また、半導体基板31側に13.56MHzの高周波を100Wのパワで供給すると共に、対向電極に350kHzの高周波を55Wのパワで供給し、これらを60秒間継続する。
次いで、シリコン酸化膜46及びコンタクトプラグ上に厚さが約20nmのTi膜を形成する。このTi膜の形成では、例えば、半導体基板31から約60mm離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、半導体基板31の設定温度を20℃とし、チャンバ内圧力を0.15Paとし、チャンバ内の雰囲気をAr雰囲気とした状態で、2.6kWのスパッタDCパワを5秒間供給する。本実施形態では、Ti膜の形成前に、シリコン酸化膜46の表面にNH3プラズマ処理を行っているので、その上に堆積したTi原子は酸素原子に捕獲されることなく、シリコン酸化膜46の表面を自在に移動することができる。この結果、Ti膜は自己組織化され、その表面が(002)面に強く配向したものとなる。その後、窒素雰囲気中で650℃、60秒間のRTA(Rapid Thermal Annealing)を行うことにより、図1Cに示すように、Ti膜を、その表面が(111)面に強く配向したTiN膜51とする。なお、結晶性向上導電性密着膜として、TiN膜51の代わりに、TaN膜等を形成してもよい。
続いて、TiN膜51上に、例えば反応性スパッタ法により厚さが約100nmのTiAlN膜52を酸素拡散バリア膜として形成する。このとき、例えば、Ti及びAlを合金化したターゲットを使用する。また、半導体基板31の設定温度を400℃とし、チャンバ内圧力を253.3Paとし、チャンバ内に、Arを40sccmの流量で供給すると共に、N2を10sccmの流量で供給する。また、スパッタパワは、例えば1.0kWとする。なお、TiAlN膜52の代わりに、TiAlON膜、TaAlN膜、TaAlON膜、Ir膜又はRu膜等の導電性酸素バリア膜を形成してもよい。
次に、TiAlN膜52上に、例えばスパッタ法により厚さが50nm〜100nm(例えば50nm)のIr膜53を形成する。このとき、半導体基板31の設定温度を425℃とし、チャンバ内圧力を0.2Paとし、チャンバ内雰囲気をAr雰囲気とする。また、スパッタパワは、例えば0.3kWとする。なお、Ir膜53はTiN膜51の配向を引き継ぐため、(111)面に配向する。また、Ir膜53の代わりに、白金族に属する金属(Ru、Rh又はPd等)の膜を形成してもよい。なお、Ir膜53自体に生じるストレスを抑制するためには、半導体基板31の設定温度を400℃〜450℃とすることが好ましい。
その後、図1Dに示すように、Ir膜53上に、例えばスパッタ法により厚さが5〜50nm(例えば30nm)のIr酸化膜54(金属酸化膜)を形成する。Ir酸化膜54としては、アモルファス膜を形成するか、又は微細な等軸晶(微結晶)からなる膜を形成する。このようなIr酸化膜54の形成に当たっては、例えば、半導体基板31の設定温度を100℃以下(例えば50℃〜60℃)とし、チャンバ内に、Arを100sccmの流量で供給し、O2を100sccmの流量で供給する。なお、Ir酸化膜54の酸化度は高いことが好ましい。これは、その後の処理においてIr酸化膜54の更なる酸化が進むと、その上下で剥がれが生じる可能性があるからである。なお、Ir酸化膜54の代わりに、Pt酸化膜、Ru酸化膜、Pd酸化膜、Os酸化膜、Re酸化膜、Rh酸化膜、SrRuO3、La2-xSrxCuO4又はYBa2Cu3O7等の導電性金属酸化膜を形成してもよい。
続いて、図1Eに示すように、Ir酸化膜54上に、例えばスパッタ法により厚さが5nm〜20nmのPt膜91(第1の貴金属膜)を形成する。このとき、半導体基板31の設定温度を100℃とし、チャンバ内圧力を0.2Paとし、チャンバ内雰囲気をAr雰囲気とする。また、スパッタパワは、例えば0.3kWとする。このとき、Ir酸化膜54がどの方位にも配向していないため、Pt膜91は自己配向し、表面のミラー指数は(111)となる。従って、Pt膜91を形成する際の半導体基板31の温度は、Ir酸化膜54が結晶化する温度よりも低くしておく(例えば100℃以下)。また、他の金属酸化膜が形成されている場合であっても、その表面の荒れ等を考慮すると、200℃以下とすることが好ましい。その一方で、半導体基板31の温度を20℃未満とすると、成膜が困難となる場合がある。なお、Pt膜91の代わりに、Pd膜を形成してもよく、Pt又はPdを含む貴金属合金膜を形成してもよい。
次いで、Arガス又はN2ガス等の不活性ガスの雰囲気中で650℃〜750℃、60秒間のRTAを行うことにより、Pt膜91の結晶性を向上させる。つまり、Pt膜91中の結晶の配向をより揃える。また、このRTAにより、TiN膜51、TiAlN膜52、Ir膜53、Ir酸化膜54及びPt膜91間の密着性が向上する。
その後、図1Eに示すように、Pt膜91上に、例えばスパッタ法により厚さが20nm以上のPt膜92(第2の貴金属膜)を形成する。このとき、半導体基板31の設定温度を200℃〜500℃(例えば350℃)とし、チャンバ内に、Arを199sccmの流量で供給する。また、スパッタパワは、例えば0.3kWとする。このとき、Pt膜92はPt膜91の配向を引き継ぐため、Pt膜92の表面のミラー指数も(111)となる。Pt膜91及びPt膜92の結晶構造は、例えば断面TEMを用いて確認することができる。なお、Pt膜92を形成する際の半導体基板31の温度は、Pt膜91を形成する際の温度よりも高くする。これは温度が高いほど、結晶粒が大きくなり、より一層配向が良好になるからである。従って、Pt膜92を構成する結晶粒はPt膜を構成する結晶粒よりも大きくなる。その一方で、Pt膜92を形成する際の半導体基板31の温度を500℃よりも高くすると、Pt膜92中の引張方向のストレスが強くなりすぎることがある。従って、Pt膜92を形成する際の半導体基板31の温度は200℃以上とすることが好ましく、500℃以下とすることがより好ましい。また、良好な配向を確保するために、Pt膜92における平均結晶粒径は20nm以上とすることが好ましく、Pt膜92の厚さは20nm以上とすることが好ましい。また、Pt膜92における平均結晶粒径はPt膜91における平均結晶粒径の2倍以上であることが好ましい。その一方で、Pt膜92の厚さが50nmを超えると、その後の加工に多大な時間がかかる可能性がある。従って、Pt膜92の厚さは、例えば20nm〜50nmとする。なお、Pt膜92の代わりに、Pd膜を形成してもよく、Pt又はPdを含む貴金属合金膜を形成してもよい。但し、第1の貴金属膜及び第2の貴金属膜は互いに同一の元素から構成されていることが好ましい。結晶格子の不整合が生じにくいからである。
続いて、Arガス等の不活性ガスの雰囲気中で650℃以上、60秒間のRTAを行うことにより、Pt膜92の結晶性を向上させる。つまり、Pt膜92中の結晶の配向をより揃える。また、このRTAにより、TiN膜51、TiAlN膜52、Ir膜53、Ir酸化膜54、Pt膜91及びPt膜92間の密着性がより向上する。TiN膜51、TiAlN膜52、Ir膜53、Ir酸化膜54、Pt膜91及びPt膜92から下部電極膜が構成される。
次いで、図1Fに示すように、Pt膜92上に、例えばスパッタ法により、厚さが50nm〜140nm(100nm)の容量絶縁膜55を形成する。容量絶縁膜55としては、例えば強誘電体膜を形成する。強誘電体膜の材料は特に限定されず、例えば、ABO3型ペロブスカイト構造(A=Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素から選ばれた少なくとも1種、B=Ti、Zr、Nb、Ta、W、Mn、Fe、Co、Crから選ばれた少なくとも1種)の強誘電体材料が用いられる。より具体的には、例えば、La、Ca、Sr、及び/又はSiがドープされたPZT、PLZT、BLT、SBT、並びにBi層状構造(例えば、(Bi1-xRx)Ti3O12(Rは希土類元素:0<x<1)、SrBi2Ta2O9、SrBi4Ti4O15)の材料が用いられる。これらの材料の結晶構造は、1単位としてみればABO3型ペロブスカイト構造に該当する。なお、1単位のペロブスカイト構造には複数のA原子が存在しているが、それらは各単位で全て同一である必要はない。これは、B原子についても同様である。La、Ca、Sr又はNb等が添加されている場合、添加されていない場合と比較して、キャパシタの耐疲労特性が向上したり、インプリント特性が向上したり、リーク電流が低減されたり、低電圧動作が可能となったりする。但し、添加元素の量が多すぎるとスイッチング電荷量が低下することがある。このため、各元素の添加量は0.1mol%〜5mol%とすることが好ましい。例えば、Caが5mol%、Laが2mol%、Srが2mol%添加されたPZTが使用される。なお、強誘電体材料に代えて、酸化Zr、Pb系材料等の高誘電体材料を用いてもよい。
その後、酸素を含む雰囲気(不活性ガスと酸素ガスとの混合雰囲気)中でRTAを行うことにより、容量絶縁膜55の全体を柱状晶にする。容量絶縁膜55を構成する柱状晶は、Pt膜92の配向を引き継ぐため、その表面のミラー指数も(111)となる。このRTAでは、半導体基板31を550℃〜800℃(例えば、580℃)まで上昇させる。また、例えば、Arガスの流量を2000sccmとし、O2ガスの流量を15sccm〜50sccmとし、時間を60秒間〜120秒間(例えば90秒間)とする。なお、RTAの温度は材料により調節することが好ましい。例えば、PZT又は添加元素を含有するPZTを用いている場合は600℃以下とすることが好ましく、BLTを用いている場合は700℃以下とすることが好ましく、SBTを用いている場合は800℃以下とすることが好ましい。
続いて、図1Gに示すように、容量絶縁膜55上に、例えばスパッタ法により厚さが50nmの成膜の時点で結晶化しているIr酸化膜56を形成する。このとき、半導体基板31の設定温度を300℃とし、チャンバ内に、Arガスを140sccmの流量で供給すると共に、O2ガスを60sccmの流量で供給する。また、スパッタパワは、例えば1kW〜2kW程度とする。なお、Ir酸化膜56の代わりに、Ru、Rh、Re、Os又はPdの酸化膜を形成してもよい。また、SrRuO3膜等の導電性酸化物膜を形成してもよい。また、これらを積層したものを用いてもよい。
次いで、チャンバ内に、O2を20sccmの流量で供給すると共に、Arを2000scmの流量で供給しながら、725℃、60秒間のRTAを行うことにより、容量絶縁膜55の全体を柱状晶にする。また、このRTAにより、Ir酸化膜56のプラズマダメージが回復され、容量絶縁膜55中の酸素欠損が補われる。
その後、Ir酸化膜56上に、例えばスパッタ法により厚さが100nm〜300nmのIr酸化膜57を形成する。チャンバ内雰囲気をAr雰囲気とし、チャンバ内圧力を0.8Paとし、スパッタパワを1.0kWとした場合、79秒間程度で、Ir酸化膜57の厚さは200nm程度となる。なお、Ir酸化膜57の組成はIr酸化膜56の組成よりもIrO2の化学量論組成に近い組成とすることが好ましい。これは、このような組成とすることにより、水素に対する触媒作用が抑えられ、容量絶縁膜55が水素ラジカルにより還元されるという問題が抑制され、強誘電体キャパシタの水素耐性が向上するからである。また、Ir酸化膜57を形成する際の半導体基板31の温度は100℃以下とすることが好ましい。Ir酸化膜57の異常成長を抑制するためである。また、Ir酸化膜57の代わりに、Ru、Rh、Re、Os又はPdの酸化膜を形成してもよい。また、SrRuO3膜等の導電性酸化物膜を形成してもよい。また、これらを積層したものを用いてもよい。
次に、図1Hに示すように、Ir酸化膜57上に、例えばスパッタ法により厚さが20nm〜100nmのIr膜58を、水素の拡散の抑制及び工程劣化の抑制を目的として形成する。このとき、チャンバ内雰囲気をAr雰囲気とし、チャンバ内圧力を1Paとし、スパッタパワを1.0kWとする。なお、Ir膜58の代わりに、Pt膜、Ru膜、Rh膜又はPd膜等の貴金属膜を形成してもよい。また、酸化度が低いIr酸化膜又はRu酸化膜を形成してもよい。Ir酸化膜56、Ir酸化膜57及びIr膜58から上部電極膜が構成される。
その後、半導体基板31の背面に付着したPZT膜の材料等を除去するために背面洗浄を行う。続いて、図1Iに示すように、Ir膜58上に窒化チタン膜(TiN膜)61及びシリコン酸化膜62を順次形成する。TiN膜61は、例えばスパッタ法により形成する。シリコン酸化膜62は、例えばTEOSガスを用いたCVD法により形成する。TiN膜61に代えて、TiAlN膜を形成してもよい。
次いで、図1Jに示すように、シリコン酸化膜62を島状にパターニングする。
次に、図1Kに示すように、シリコン酸化膜62をマスクとして用いて、TiN膜61をエッチングする。この結果、島状のTiN膜61及びシリコン酸化膜62からなるハードマスクが形成される。
次に、TiN膜61及びシリコン酸化膜62をマスクとして用いて、HBr、O2、Ar、及びC4F8の混合ガスをエッチングガスとするプラズマエッチングを、Ir膜58、Ir酸化膜57、Ir酸化膜56、容量絶縁膜55、Pt膜92、Pt膜91、Ir酸化膜54及びIr膜53に対して行う。この結果、上部電極63が形成される。
続いて、図1Lに示すように、ドライエッチング又はウェットエッチによりシリコン酸化膜62を除去する。
次に、図1Mに示すように、Ir膜58等をマスクとして用いて、ドライエッチングを行うことにより、TiAlN膜52及びTiN膜51をパターニングする。本実施形態では、Pt膜92、Pt膜91、Ir酸化膜54、Ir膜53、TiAlN膜52及びTiN膜51から下部電極60が構成される。なお、TiAlN膜52及びTiN膜51をバリアメタル膜とみなすことも可能である。
次いで、図1Nに示すように、強誘電体キャパシタを覆う保護膜65をシリコン酸化膜46上に形成する。保護膜65としては、例えばスパッタ法により厚さが約20nmのアルミニウム酸化膜を形成する。保護膜65として、MOCVD法により厚さ2nm〜5nmのアルミニウム酸化膜を形成してもよい。
その後、図1Oに示すように、強誘電体膜のダメージを回復させるために、酸素含有雰囲気中で回復アニールを行う。この回復アニールの条件は特に限定されないが、例えば半導体基板31の設定温度を550℃〜700℃とする。特に、本実施形態のような容量絶縁膜55が形成されている場合には、酸素雰囲気中で650℃、60分間の回復アニールを行う。
その後、図1Pに示すように、保護膜65上に新たな保護膜66を形成する。保護膜66としては、例えばCVD法により厚さが約20nmのアルミニウム酸化膜を形成する。
次に、図1Qに示すように、保護膜66上に、例えばプラズマTEOSCVD法により厚さが約1500nmのシリコン酸化膜67を層間絶縁膜として形成する。このとき、原料ガスとして、例えば、TEOSガス、酸素ガス及びヘリウムガスからなる混合ガスを用いる。その後、シリコン酸化膜67の表面を、例えばCMP法により平坦化する。なお、層間絶縁膜として、例えば、絶縁性を有する無機膜等を形成してもよい。
続いて、N2Oガス又はN2ガス等を用いて発生させたプラズマ雰囲気中で、熱処理を行う。この結果、シリコン酸化膜67中の水分が除去されると共に、シリコン酸化膜67の膜質が変化し、シリコン酸化膜67中に水分が入りにくくなる。
その後、シリコン酸化膜67上に、例えばスパッタ法又はCVD法により、保護膜(バリア膜)68を形成する。保護膜68としては、例えば厚さが20nm〜100nmのアルミニウム酸化膜を形成する。平坦化されたシリコン酸化膜67上に保護膜68が形成されるため、保護膜68も平坦となる。
次に、保護膜68上に、例えばプラズマTEOSCVD法により厚さが300nm〜500nmのシリコン酸化膜69を層間絶縁膜として形成する。その後、シリコン酸化膜69の表面を、例えばCMP法により平坦化する。なお、層間絶縁膜として、シリコン酸窒化膜又はシリコン窒化膜等を形成してもよい。
次いで、図1Rに示すように、フォトリソグラフィ技術により、シリコン酸化膜69、保護膜68及びシリコン酸化膜67をパターニングすることにより、上部電極63を露出するコンタクトホールを形成する。その後、550℃の酸素雰囲気中で熱処理を行うことにより、コンタクトホールの形成の際に容量絶縁膜55に生じた酸素欠損を回復させる。続いて、このコンタクトホール内に埋込材を形成し、フォトリソグラフィ技術により、シリコン酸化膜69、保護膜68、シリコン酸化膜67、保護膜66、保護膜65、シリコン酸化膜46及びシリコン酸窒化膜45をパターニングすることにより、グルー膜43及びW膜44からなるコンタクトプラグを露出するコンタクトホールを形成する。
次いで、埋込材を除去し、各コンタクトホールの底部及び側部に、Ti膜及びTiN膜を順次形成することにより、グルー膜(密着膜)70を形成する。このとき、例えば、Ti膜をスパッタ法により形成し、その上にTiN膜をMOCVD法により形成する。但し、TiN膜をMOCVD法により形成する場合には、TiN膜から炭素を除去するために、窒素及び水素の混合ガスのプラズマ中での処理が必要とされる。本実施形態では、上部電極63の最表面がIr膜58となっているため、このプラズマ処理が行われても、上部電極63は還元されない。また、グルー膜70として、TiN膜のみを形成してもよい。
その後、コンタクトホール内及びシリコン酸化膜69上にタングステン膜(W膜)71を形成する。W膜71の厚さは、シリコン酸化膜69の上面から約300nmとする。続いて、CMPを行うことにより、コンタクトホール内のみにグルー膜70及びW膜71を残す。これらからコンタクトプラグが構成される。なお、このCMPでは、オーバー研磨を行うことにより、シリコン酸化膜69上のグルー膜70及びW膜71を完全に除去する。
続いて、図1Sに示すように、シリコン酸化膜69及びコンタクトプラグ上に、Ti膜72、TiN膜73、AlCu膜74、TiN膜75及びTi膜76からなる配線を形成する。配線の形成に当たっては、例えばスパッタ法により、厚さが60nmのTi膜、厚さが30nmのTiN膜、厚さが360nmのAlCu膜、厚さが5nmのTi膜、及び厚さが70nmのTiN膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第2層目以降の配線の形成等を行う。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
第1の実施形態によれば、アモルファス状又は微結晶状のIr酸化膜54の上にPt膜91を形成しているため、Pt膜91が自己配向し、その配向が(111)に揃いやすい。このため、その上に形成されるPt膜92の配向も(111)に揃いやすい。また、Pt膜92は比較的高温で形成されているため、結晶粒が大きくなり、Pt膜91よりも良好な配向が得られる。従って、容量絶縁膜55の配向を極めて良好なものとすることができる。
なお、TiAlN膜52上にPt膜91を直接形成した場合、容量絶縁膜55を形成した後の熱処理の際にPb等の容量絶縁膜55に含まれる元素の拡散によって剥がれが生じることがある。これに対し、本実施形態では、TiAlN膜52上にIr膜53が存在するため、このような剥がれが生じにくい。
また、Ir膜53上にPt膜91を直接形成すると、Pt膜91の配向がIr膜53の配向の影響を受けるため、好ましい結晶性が得られない。また、容量絶縁膜55を形成した後の熱処理の際にPt膜91とIr膜53との間に剥がれが生じることもある。これに対し、本実施形態では、Ir膜53上にIr酸化膜54が存在するため、このような結晶性の低下及び剥がれが生じにくい。
なお、Ir酸化膜54は最終的には結晶化していてもよい。このような場合であっても、リーク電流が抑制され、また、容量絶縁膜55において良好な配向が得られる。上述のような処理が行われた場合、結晶化したIr酸化膜54の表面は(110)及び(200)に配向しやすい。また、成膜の時点で結晶化しているIr酸化膜と比較すると、結晶が微細である。
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。第1の実施形態では、わずかながらIr酸化膜54又はIr膜53中のIrが容量絶縁膜55まで拡散することがある。そこで、第2の実施形態では、Ir酸化膜54を形成した後に、厚さが約30nmのPt酸化膜(拡散抑制膜)を形成し、このPt酸化膜上にPt膜91を形成する。このようにPt酸化膜をIr酸化膜54と容量絶縁膜55との間に介在させることにより、Irの拡散をより確実に妨げることができる。この結果、Irの拡散に伴うリーク電流を抑制することができる。このPt酸化膜は、例えばスパッタ法により形成する。このとき、半導体基板31の設定温度は350℃とし、チャンバ内に、Arガスを40sccmの流量で供給し、O2ガスを160sccmの流量で供給する。つまり、酸素濃度を80%とする。また、チャンバ内の圧力を0.3Paとし、スパッタパワを1kWとする。
なお、Ir酸化膜54と接するようにPt酸化膜を形成すると、容量絶縁膜55の結晶化のための熱処理の際にこれらの間で剥がれが生じる可能性がある。そこで、第2の実施形態では、Ir酸化膜54を形成した後に、Ir酸化膜54上に厚さが約10nmのPt膜(第3の貴金属膜)を形成し、このPt膜の上に上記のPt酸化膜を形成する。つまり、第1の実施形態と比較すると、Ir酸化膜54とPt膜91との間に、下から順にPt膜及びPt酸化膜が存在することになる。なお、このPt膜は、例えばスパッタ法により形成する。このとき、半導体基板31の設定温度は350℃とし、チャンバ内にArガスを199sccmの流量で供給し、スパッタパワを0.3kWとする。
なお、Pt酸化膜を形成する際の半導体基板31の温度が低いほど、その絶縁性が高くなり、150℃未満となると、その後のアニール等によっても高い導電性を得にくくなる。このため、Pt酸化膜を形成する際の半導体基板31の温度は150℃以上とすることが好ましい。その一方で、この温度を400℃より高くすると、酸素が解離してPt膜が形成されてしまう。このため、Pt酸化膜を形成する際の半導体基板31の温度は400℃以下とすることが好ましい。
また、Pt酸化膜の厚さが20nm未満の場合、その後の熱処理等の際にPt酸化膜の全体が還元されてPt膜になってしまい、Irの拡散を十分に抑えることができない可能性がある。このため、Pt酸化膜の厚さは20nm以上とすることが好ましい。その一方で、Pt酸化膜の厚さが50nmを超えると、下部電極60全体の電気抵抗が高くなる可能性がある。このため、Pt酸化膜の厚さは50nm以下とすることが好ましい。
このような第2の実施形態によれば、第1の実施形態と比較してリーク電流を1桁以上低減することができる。また、熱処理によってPt酸化膜の一部が還元された場合でも、その元素の拡散を抑制する性質はほとんど影響を受けない。
なお、Pt酸化膜に代えてPt合金の酸化膜を用いてもよく、Pt膜に代えてPt合金膜を用いてもよい。
ここで、第1及び第2の実施形態における強誘電体キャパシタの下部電極の構造の概要を夫々図2A、図2Bに示す。このような第1及び第2の実施形態に対し、図3A及び図3Bに示すように、TiN膜51を省略してもよい。更に、図4A及び図4Bに示すように、TiAlN膜52を省略してもよい。
(第3の実施形態)
次に、本発明の第3の実施形態について説明する。図5A乃至図5Cは、本発明の第3の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
第3の実施形態では、先ず、第1の実施形態と同様に、シリコン酸化膜46の表面に対するNH3プラズマ処理までの処理を行う。但し、グルー膜47及びW膜48からなるコンタクトプラグの形成に当たっては、図5Aに示すように、コンタクトプラグの表面にリセス80が形成されることがある。リセス80の深さは、例えば20nm〜50nm程度である。
このようなリセス80が存在したままで第1の実施形態と同様の処理を行うと、TiN膜51等の表面に、リセス80を反映した凹部が形成され、容量絶縁膜55の配向が低下することがある。そこで、第3の実施形態では、図5Bに示すように、シリコン酸化膜46及びコンタクトプラグ上に厚さが約100nmのTi膜81を形成する。このTi膜81の形成では、例えば、半導体基板31から約60mm離間した位置にターゲットが設けられたスパッタリング装置を使用する。そして、半導体基板31の設定温度を20℃とし、チャンバ内圧力を0.15Paとし、チャンバ内の雰囲気をAr雰囲気とした状態で、2.6kWのスパッタDCパワを35秒間供給する。本実施形態でも、Ti膜81の形成前に、シリコン酸化膜46の表面にNH3プラズマ処理を行っているので、その上に堆積したTi原子は酸素原子に捕獲されることなく、シリコン酸化膜46の表面を自在に移動することができる。この結果、Ti膜81は自己組織化され、その表面が(002)面に強く配向したものとなる。
その後、例えばCMP法によりTi膜81の表面を平坦化する。平坦化後のTi膜81の厚さは、例えばシリコン酸化膜46の表面から50nm〜100nmとする。この厚さの制御は、例えば時間制御により行う。
続いて、Ti膜81の表面をNH3プラズマにさらす。Ti膜81の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。
次に、Ti膜81上に、厚さが約20nmのTi膜を形成する。次いで、第1の実施形態と同様に、窒素雰囲気中で650℃、60秒間のRTAを行うことにより、図5Cに示すように、Ti膜を、その表面が(111)面に強く配向したTiN膜51とする。
その後、第1又は第2の実施形態と同様に、TiAlN膜52の形成以降の処理を行う。
このような第3の実施形態によれば、リセス80が形成された場合であっても、良好な特性の強誘電体キャパシタを得ることができる。
(第4の実施形態)
次に、本発明の第4の実施形態について説明する。図6A及び図6Bは、本発明の第4の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
第4の実施形態では、先ず、第3の実施形態と同様に、Ti膜81の形成までの処理を行う。その後、図6Aに示すように、例えばCMP法により、シリコン酸化膜46の表面が露出するまでTi膜81の表面を平坦化する。つまり、第3の実施形態とは異なり、シリコン酸化膜46上のTi膜81を完全に除去する。
続いて、第3の実施形態と同様に、Ti膜81の表面をNH3プラズマにさらす。Ti膜81の表面の結晶には、平坦化処理によって歪が生じているが、このプラズマ処理により、歪が緩和される。このため、その上に形成される膜の結晶性の低下を未然に回避することができる。
次に、Ti膜81上に、厚さが約20nmのTi膜を形成する。次いで、第1の実施形態と同様に、窒素雰囲気中で650℃、60秒間のRTAを行うことにより、図6Bに示すように、Ti膜を、その表面が(111)面に強く配向したTiN膜51とする。
その後、第1又は第2の実施形態と同様に、TiAlN膜52の形成以降の処理を行う。
このような第4の実施形態によっても、第3の実施形態と同様の効果が得られる。
(第5の実施形態)
次に、本発明の第5の実施形態について説明する。図7A乃至図7Cは、本発明の第5の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を工程順に示す断面図である。
第5の実施形態では、先ず、図7Aに示すように、第1の実施形態と同様に、グルー膜43及びW膜44からなるコンタクトプラグの形成までの処理を行う。但し、グルー膜43及びW膜44からなるコンタクトプラグは、2つのMOSトランジスタに共有されているシリサイド層40上には形成しない。
次に、シリコン酸化膜42の表面に対してNH3プラズマ処理を行うことにより、シリコン酸化膜42の表面の酸素原子にNH基を結合させる。このプラズマ処理では、例えば、半導体基板31から約9mm(350mils)離間した位置に対向電極が設けられた平行平板型のプラズマ処理装置を使用する。そして、半導体基板31の設定温度を400℃とし、チャンバ内圧力を266Pa(2Torr)とした状態で、チャンバ内にアンモニアガスを350sccmの流量で供給する。また、半導体基板31側に13.56MHzの高周波を100Wのパワで供給すると共に、対向電極に350kHzの高周波を55Wのパワで供給し、これらを60秒間継続する。
次いで、図7Bに示すように、TiN膜51をシリコン酸化膜42及びコンタクトプラグ上に形成する。TiN膜51の形成方法は、第1の実施形態と同様である。その後、第1又は第2の実施形態と同様に、TiAlN膜52の形成から保護膜66の形成までの処理を行う。
その後、図7Cに示すように、第1の実施形態と同様にして、シリコン酸化膜67の形成及び平坦化を行う。次に、2つのMOSトランジスタに共有されているシリサイド層40まで到達するコンタクトホールを、シリコン酸化膜67、保護膜66、保護膜65、シリコン酸化膜42及びシリコン酸窒化膜41に形成する。そして、このコンタクトホール内に、グルー膜70及びW膜71からなるコンタクトプラグを形成する。更に、コンタクトプラグを酸化防止膜(図示せず)等により覆った状態で、上部電極63を露出する孔を形成する。
続いて、シリコン酸化膜67上、コンタクトプラグ上及び孔内に、Ti膜72、TiN膜73、AlCu膜74、TiN膜75及びTi膜76からなる配線及びパッドを形成する。配線及びパッドの形成に当たっては、例えばスパッタ法により、厚さが60nmのTi膜、厚さが30nmのTiN膜、厚さが360nmのAlCu膜、厚さが5nmのTi膜、及び厚さが70nmのTiN膜を順次形成し、フォトリソグラフィ技術を用いて、これらをパターニングする。
その後、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第2層目以降の配線の形成等を行う。そして、例えばTEOS酸化膜及びSiN膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
このような第5の実施形態によれば、第1の実施形態よりも少ない工程で強誘電体キャパシタを完成させることができる。
なお、いずれの実施形態においても、容量絶縁膜55をゾルゲル法により形成してもよい。また、容量絶縁膜55の最下部をスパッタ法又はゾルゲル法により形成すれば、MOCVD法を組み合わせてもよい。また、容量絶縁膜55の構造を多層構造としてもよい。例えば、スパッタ法により厚さが90nmの強誘電体膜を形成し、結晶化アニールを行い、更に厚さが10nm〜30nmのアモルファス強誘電体膜を形成してもよい。また、スパッタ法により厚さが20nm〜30nmの強誘電体膜を形成し、結晶化アニールを行い、MOCVD法により厚さが40nm〜80nmの結晶化している強誘電体膜を形成してもよい。更に、その上に厚さが10nm〜30nmのアモルファス強誘電体膜を形成してもよい。
また、キャパシタの構造をスタック型ではなくプレーナ型としてもよい。この場合、Ir酸化膜54等の導電性金属酸化膜に代えて、Al酸化膜、Ti酸化膜、Ta酸化膜、Zn酸化膜等の絶縁性金属酸化膜を用いてもよい。
次に、本願発明者が実際に行った実験の結果について説明する。この実験では、Ir酸化膜54を形成する際の雰囲気中のO2ガスの濃度を異ならせた複数の試料(実施例)を第1の実施形態に倣って作製した。なお、Pt膜91の厚さを20nmとし、Pt膜92の厚さを30nmとした。また、Pt膜91を形成する際の半導体基板31の温度を100℃とし、Pt膜92を形成する際の半導体基板31の温度を350℃とした。また、比較例として、Pt膜91及びPt膜92を形成せずに、これらに代えて、半導体基板の温度を100℃として厚さが50nmのPt膜を形成した試料も作製した。
そして、実施例ではPt膜92を形成した後にその結晶構造をX線回折法により分析し、比較例では、Pt膜91及びPt膜92の代わりのPt膜を形成した後にその結晶構造をX線回折法により分析した。この分析は、半導体基板31のオリエンテーションフラットを下端に位置させたときの中央部、上端部及び右端部の3箇所について行った。この結果を図8A及び図8Bに示す。図8Aは、(111)面への配向の積分強度を示し、図8Bは、(111)面への配向を示すピークの半値幅を示している。なお、O2の割合は、チャンバ内に供給するO2ガスの流量の、O2ガスの流量及びArガスの流量の和に対する割合である。
図8Aに示すように、O2の割合がどのような値であっても、実施例において比較例よりも高い積分強度が得られた。また、図8Bに示すように、O2の割合がどのような値であっても、実施例において比較例よりも低い半値幅が得られた。これらの結果は、実施例における配向が比較例よりも良好であることを示している。
更に、上述の実施例及び比較例の各試料に対し、Pt膜92上、又はPt膜91及びPt膜92の代わりのPt膜の上に、Ca、Sr及びLaが添加されたPZT膜(CSPLZT膜)をスパッタ法により形成し、その結晶化アニールを行った。そして、各試料におけるCSPLZT膜の結晶構造をX線回折法により分析した。この結果を図9A〜図9Eに示す。図9Aは、(100)面への配向の積分強度を示し、図9Bは、(101)面への配向の積分強度を示し、図9Cは、(111)面への配向の積分強度を示している。また、図9Dは、(222)面の配向率を示し、図9Eは、(111)面への配向を示すピークの半値幅を示している。
図9A〜図9Eに示すように、O2の割合がどのような値であっても、実施例において比較例よりも、(100)及び(101)への配向が低く、(111)への配向が強かった。特に、図9Eに示すように、実施例の半値幅が0.2°程度低くなっており、CSPLZT膜の配向が良好なものとなっていることが顕著に表れている。
なお、特許文献2〜5に記載の技術では、下部電極を構成する2つのPt膜の間にPt酸化膜が存在している。つまり、Pt酸化膜上のPt膜は一つだけである。また、このPt膜は100℃で形成されている。このため、結晶粒の大きさが比較的小さく、容量絶縁膜の配向を本願発明ほど揃えることはできない。仮にPt酸化膜上のPt膜を高温で十分な厚さに形成すると、その形成途中でPt酸化膜が結晶化するため、Pt膜の配向が揃いにくい。このため、その上の容量絶縁膜の配向を揃えることが困難である。
また、特許文献16には、2つのPt膜を重ねることが記載されている。しかしながら、下方のPt膜がTiN膜上に形成されているため、その配向は揃いにくい。更に、特許文献16の技術では、上方のPt膜を下方のPt膜から極力独立させようとする記載があり、上方のPt膜の配向はより乱れたものとなる。従って、容量絶縁膜の配向を揃えることは困難である。