−本発明の骨子−
本発明者は、強誘電体膜を形成した際に発生した半導体ウエハの周縁領域における膜の剥がれの防止を図るべく、まず、以下に示す実験を行った。
本発明者は、まず、半導体基板(半導体ウエハ)11の周縁領域における膜の剥がれの原因が、強誘電体膜16の下層膜である下部電極膜15に起因するものと考え、半導体基板(半導体ウエハ)11の全面に下部電極膜15を形成した後、半導体基板(半導体ウエハ)11の周縁端部から内側の約5mm程度の下部電極膜をエッチングする方法を試みた。これにより、半導体基板(半導体ウエハ)11の周縁領域の大面積に亘る膜の剥がれは回避できたが、膜の剥がれの発生を防止するまでには至らなかった。この半導体基板(半導体ウエハ)11の周縁領域の下部電極膜15をエッチング処理した際の半導体基板(半導体ウエハ)11の表面写真を図3に示す。
図3に示す半導体基板(半導体ウエハ)11の周縁領域には、微小な膜剥がれの発生が観察できる。そして、本発明者らは、この膜剥がれのメカニズムを究明するために、半導体基板(半導体ウエハ)11の周縁領域の断面を観察した。図4及び図5に、半導体基板(半導体ウエハ)11の周縁領域の断面写真を示す。
図4(a)に示す半導体基板(半導体ウエハ)11の周縁領域において、半導体基板の周縁の傾斜部(ベベル部)より若干内側に位置する領域Aに、膜浮き及び剥がれが観測された(図4(b)参照)。更に、図5(a)及び図5(b)に示すように、ベベル部近傍及びベベル部より10〜50μm内側に、酸化防止膜14として用いたTiAlN膜の膜剥がれ及び膜浮きが観察された。
この際、酸化防止膜14として用いたTiAlN膜の下には、層間絶縁膜12は存在していなかった。即ち、従来のスタック型の強誘電体メモリにおける周縁領域は、図2に示すように、半導体基板(半導体ウエハ)11の直上に酸化防止膜14が形成されている構造となっている。これは、半導体基板(半導体ウエハ)11の周縁領域では、図1に示す導電性プラグ13を平坦化する工程において、形成された層間絶縁膜12が除去されてしまい、半導体基板(半導体ウエハ)11が露出した状態で、酸化防止膜14が形成されるためであると考えられる。
この点から、本発明者は、Si等からなる半導体基板(半導体ウエハ)11と、TiAlN或いはTiN等からなる酸化防止膜14との密着性が悪いため、強誘電体膜を形成した際に、そのストレスなどの影響により、半導体基板(半導体ウエハ)11と酸化防止膜14との界面において、酸化防止膜14の膜の剥がれが発生することを見出した。そして、本発明者は、これらの見解に基づき、以下に示す発明の態様に想到した。
図6及び図7は、本発明の強誘電体メモリ(半導体装置)の製造方法を示す模式図である。
本発明では、図6(a)に示すように、層間絶縁膜12に導電性プラグ13を形成した後、酸化防止膜14を形成する前に、半導体基板(半導体ウエハ)11と酸化防止膜14との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜20を形成する。これにより、半導体基板(半導体ウエハ)11の周縁領域では、図6(b)に示すように、半導体基板(半導体ウエハ)11と、酸化防止膜14との間に、半導体基板(半導体ウエハ)11と酸化防止膜14との密着性を向上させる導電性密着膜20が形成される。
本発明では、半導体基板(半導体ウエハ)11の周縁領域において、半導体基板(半導体ウエハ)11と酸化防止膜14との間に導電性密着膜20を設けることにより、強誘電体膜16の形成時における酸化防止膜14の膜の剥がれを防止する。
更に、本発明では、図7(a)に示す酸化防止膜14上に下部電極膜15を形成した際に、図7(b)に示す半導体基板(半導体ウエハ)11の周縁領域においては、当該下部電極膜15をエッチングにより除去する。これにより、本発明では、従来、強誘電体膜16の形成時において周縁領域で生じていた下部電極膜15による膜の剥がれも防止する。
上述した特許文献1〜3のいずれの文献も、本発明のように、導電性プラグ13上に、導電性密着膜20を形成し、更に、導電性密着膜20上に酸化防止膜14を形成する構成について開示されていない。また、各特許文献1〜3には、導電性プラグ上に形成する酸化防止膜について、本発明の実施形態において導電性密着膜20に用いるIrを適用できる旨の記載がある。しかしながら、酸化防止膜としてIr膜を使用する場合には、例えばTiAlN膜等に比べてその酸化防止能力が低いために、酸化防止膜として機能させるためには、その膜厚を例えば200nm以上に厚く形成する必要がある。そして、このように酸化防止膜を厚く形成することは、上述したメモリセルの微細化を後退させる要因となる。即ち、半導体ウエハの周縁領域における膜の剥がれを防止するという観点と、メモリセルの微細化を進展させるという観点を考慮すると、本発明のように、酸化防止膜14とは別に、導電性密着膜20を構成することは必須である。
−本発明を適用した具体的な実施形態−
以下、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。
図8〜図15は、本発明の実施形態に係る強誘電体メモリ(半導体装置)の製造方法を示す概略断面図である。
まず、図8(a)に示すように、半導体基板(半導体ウエハ)61に素子分離構造62と、例えばpウェル91を形成し、更に、半導体基板61上に、MOSFET101、102を形成するとともに、各MOSFETを覆う例えばSiON膜(シリコン酸窒化膜)67を形成する。
具体的には、まず、Si基板等の半導体基板61に素子分離構造、ここではSTI(Shallow Trench Isolation)法による素子分離構造62を形成し、素子形成領域を画定する。なお、本実施形態では、STI法により素子分離構造を形成するようにしているが、例えば、LOCOS(Local Oxidation of Silicon)法により素子分離構造を形成するようにしてもよい。
続いて、半導体基板61の素子形成領域の表面に、例えばホウ素(B)を、例えば、エネルギー300keV、ドーズ量3.0×1013cm-2の条件でイオン注入して、pウェル91を形成する。続いて、半導体基板61上に、例えば熱酸化法により、厚さ3nm程度のSiO2膜(シリコン酸化膜)を形成する。続いて、SiO2膜上に、CVD法により、厚さ180nm程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びSiO2膜を、素子形成領域のみに残すパターニングを行って、SiO2膜からなるゲート絶縁膜63と、多結晶シリコン膜からなるゲート電極64を形成する。このゲート電極64は、ワード線の一部を構成する。
続いて、ゲート電極64をマスクとして、半導体基板61の表面に、例えばリン(P)を、例えば、エネルギー13keV、ドーズ量5.0×1014cm-2の条件でイオン注入して、n-型の低濃度拡散層92を形成する。続いて、全面に、CVD法により、厚さ300nm程度のSiO2膜を形成した後、異方性エッチングを行って、当該SiO2膜をゲート電極64の側壁にのみ残して、サイドウォール66を形成する。
続いて、ゲート電極64及びサイドウォール66をマスクとして、半導体基板61の表面に、例えば砒素(As)を、例えば、エネルギー10keV、ドーズ量5.0×1014cm-2の条件でイオン注入して、n+型の高濃度拡散層93を形成する。
続いて、全面に、例えばスパッタリング法により、例えばCo等の高融点金属膜を堆積する。その後、温度400℃乃至900℃の熱処理を行うことによって、ゲート電極64の多結晶シリコン膜と高融点金属膜がシリサイド反応し、ゲート電極64の上面にシリサイド層65が形成される。その後、フッ酸等を用いて、未反応の高融点金属膜を除去する。これにより、半導体基板61上に、ゲート絶縁膜63、ゲート電極64、シリサイド層65、サイドウォール66、並びに低濃度拡散層92及び高濃度拡散層93からなるソース/ドレイン拡散層を備えたMOSFET101、102が形成される。なお、本実施形態においては、nチャンネル型のMOSFETの形成を例にして説明を行ったが、pチャンネル型のMOSFETを形成するようにしてもよい。続いて、全面に、プラズマCVD法により、厚さ200nm程度のSiON膜67を形成する。
次いで、図8(b)に示すように、層間絶縁膜68、グルー膜69a、Wプラグ69b及び69cを形成する。
具体的には、まず、TEOS(Tetra Ethyl Ortho Silicate)ガスを用いたプラズマCVD法により、SiON膜67上に、厚さが1000nm程度のSiO2膜(シリコン酸化膜)を堆積した後、これをCMP(Chemical Mechanical Polishing)法により平坦化し、SiO2膜からなる層間絶縁膜68を、厚さ700nm程度で形成する。
続いて、各MOSFETの高濃度拡散層93まで到達するビア孔69dを、例えば0.25μm程度の径で層間絶縁膜68及びSiON膜67に形成する。その後、全面に、例えばスパッタリング法により、Ti膜を厚さ30nm程度、TiN膜を厚さ20nm程度で連続して積層する。
続いて、更に、CVD法により、当該各ビア孔69d内を埋めるのに足る厚さのW膜を堆積した後、CMP法により層間絶縁膜68の表面が露出するまでW膜、TiN膜及びTi膜を研磨して平坦化を行うことにより、ビア孔69d内に、Ti膜及びTiN膜からなるグルー膜69aと、Wプラグ69b、69cを形成する。この際、CVD法により堆積されるW膜は、層間絶縁膜68の平坦面上に対して厚さ300nm程度となる。ここで、Wプラグ69bは、各MOSFETのソース/ドレイン拡散層のうちの一方と接続するものであり、Wプラグ69cは、他方と接続するものである。
次いで、図8(c)に示すように、SiON膜(シリコン酸窒化膜)70及び層間絶縁膜71を形成する。
具体的には、まず、全面に、プラズマCVD法により、厚さ130nm程度のSiON膜70を形成する。このSiON膜70は、Wプラグ69b、69cの酸化を防止する酸化防止膜となる。ここでは、SiON膜の替わりに、例えば、SiN膜(シリコン窒化膜)やAl2O3膜(アルミナ膜)を形成するようにしてもよい。続いて、SiON膜70上に、TEOSを原料としたプラズマCVD法により、厚さ300nm程度のSiO2膜(シリコン酸化膜)からなる層間絶縁膜71を形成する。
次いで、図9(a)に示すように、グルー膜72a及びWプラグ72bを形成する。
具体的には、まず、Wプラグ69bの表面を露出させるビア孔72cを、例えば0.25μm程度の径で層間絶縁膜71及びSiON膜70に形成する。その後、全面に、スパッタリング法により、Ti膜を厚さ30nm程度、TiN膜を厚さ20nm程度で連続して積層する。
続いて、更に、CVD法により、当該各ビア孔72c内を埋めるのに足る厚さのW膜を堆積した後、CMP法により層間絶縁膜71の表面が露出するまでW膜、TiN膜及びTi膜を研磨して平坦化を行うことにより、ビア孔72c内に、グルー膜72a及びWプラグ72bを形成する。
この図9(a)に示す工程における半導体基板(半導体ウエハ)61の周縁領域の概略断面図を図19に示す。図19に示すように、半導体基板61の周縁領域では、半導体基板61上に堆積された膜のエッチング処理やCMP法による研磨等により、半導体基板61が露出した状態となっている。例えば、図9(a)に示す工程のCMP法において、研磨対象であるW膜、TiN膜及びTi膜の研磨速度が、下地の層間絶縁膜71よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名SSW2000を使用した場合、層間絶縁膜71に研磨残を残さないために、当該CMP法による研磨量は各膜の合計膜厚よりも厚く設定されてオーバー研磨となる。このようなオーバー研磨となった場合に、特に、半導体基板(半導体ウエハ)61の周縁領域において、半導体基板61の露出が顕著となる。
次いで、図9(b)に示すように、半導体基板(半導体ウエハ)61の全面に、厚さ1nm以上20nm以下の導電性密着膜73を形成する。
具体的に、本実施形態では、導電性密着膜73として、スパッタリング法によりIr膜を形成する。この図9(b)に示す工程における半導体基板(半導体ウエハ)61の周縁領域の概略断面図を図20に示す。図20に示すように、半導体基板61の周縁領域では、半導体基板61上に、結晶性導電密着膜73が形成された状態となっている。この結晶性導電密着膜73は、半導体基板61の周縁領域において、後工程で形成されるTiN膜からなる結晶性向上導電性膜(結晶性向上導電性膜を形成しない場合にはTiAlN膜からなる酸化防止膜)と、半導体基板61とを良好に密着させ得る、即ち、これらの密着性を向上させるために形成された膜である。
なお、本実施形態では、導電性密着膜73の厚さを1nm以上20nm以下としている。これは、膜厚が1nm未満になると、半導体基板(半導体ウエハ)61の周縁領域において半導体基板(半導体ウエハ)61と後工程で形成されるTiN膜からなる結晶性向上導電性膜(結晶性向上導電性膜を形成しない場合にはTiAlN膜からなる酸化防止膜)とを良好に密着させることができないという不具合が生じ、また、膜厚が20nmを超えると、後工程で形成される結晶性向上導電性膜及び酸化防止膜と共にパターニングする際に、エッチングし難くなるという不具合が生じるためである。
また、導電性密着膜73は、後工程で形成される下部電極の結晶性を向上させるために、その結晶面が(111)面に配向した金属、特に、面心立方(FCC)構造であり、格子定数が3.0Å〜5.0Å、より好適には3.8Å〜4.1Åの金属、或いは、最密六方(HCP)構造である金属が望ましい。
例えば、導電性密着膜73として、その結晶面が(111)面となる自己配向性を有する貴金属であるIr、Pt、Ru、Pd、Os及びRhの中から選択された1種を含む膜を適用することができる。ここで、「自己配向性を有する」とは、熱処理等の物理的処方によって、自己配向することができることをいう。この導電性密着膜73を成膜する際の成膜温度は、適用する膜の材質に応じて、膜へのストレスが緩く、且つ自己配向しやすい温度で成膜する。具体的に、本実施形態で適用するIr膜の場合には、基板温度を425℃程度、流量100sccm〜200sccmのArガス雰囲気中において、圧力0.11Pa程度、電力0.5kW以下の条件で成膜する。
更に、導電性密着膜73として、PtOX、IrOX、RuOX及びPdOXの中から選択された1種の貴金属酸化物を含む膜を適用することができる。この場合、貴金属酸化物の各xは、それぞれ0.1<x≦2.0の値を満たすものである。
次いで、図9(c)に示すように、導電性密着膜73上に、後工程で形成される強誘電体膜(下部電極)の結晶性を向上させる結晶性向上導電性膜74を形成する。
具体的に、本実施形態では、結晶性向上導電性膜74として、厚さ20nm程度のTiN膜を形成する。その具体的な成膜方法としては、まず、スパッタリング法により厚さ20nm程度のTi膜を形成する。続いて、窒素の雰囲気中において、基板温度650℃程度、時間60秒程度のRTA(Rapid Thermal Anneal)による熱処理を行って、結晶面が(111)面に配向したTiN膜を形成する。
この図9(c)に示す工程における半導体基板(半導体ウエハ)61の周縁領域の概略断面図を図21に示す。図21に示すように、半導体基板61の周縁領域では、半導体基板61上に、導電性密着膜73及び結晶性向上導電性膜74が順次形成された状態となっている。
本実施形態では、結晶性向上導電性膜74としてTiN膜を適用する例を示したが、例えば、Ti、Pt、Ir、Re、Ru、Pd及びOsのうちの少なくともいずれか1種の導体からなる膜、又は、当該1種の導体を含む合金からなる膜を適用することもできる。
次いで、図10(a)に示すように、結晶性向上導電性膜74上に、導電性プラグの酸化を防止する酸化防止膜75を形成する。
具体的に、本実施形態では、酸化防止膜75として、Ti及びAlを合金化したターゲットを用いた反応性スパッタリング法により、厚さ100nm程度のTiAlN膜を形成する。このTiAlN膜は、例えば、Arが流量40sccm程度、且つ窒素が流量10sccm程度である混合雰囲気中において、圧力253.3Pa程度、基板温度400℃程度、電力1.0kW程度の条件によるスパッタリング法により形成される。
この図10(a)に示す工程における半導体基板(半導体ウエハ)61の周縁領域の概略断面図を図22に示す。図22に示すように、半導体基板61の周縁領域では、半導体基板61上に、導電性密着膜73、結晶性向上導電性膜74及び酸化防止膜75が順次形成された状態となっている。
本実施形態では、酸化防止膜75としてTiAlN膜を適用する例を示したが、例えば、TiN膜を適用することもできる。
次いで、図10(b)に示すように、酸化防止膜75上に、強誘電体キャパシタの下部電極膜となる厚さ100nm程度のIr膜76aを形成する。
具体的に、Ir膜76aは、Arガスの雰囲気中において、圧力0.11Pa程度、基板温度500℃程度、電力0.5kW程度の条件によるスパッタリング法により形成される。なお、本実施形態では、下部電極膜としてIr膜を適用する例を示しているが、本発明においては、これに限定されない。本発明に係る下部電極膜としては、例えば、Ir、Ru、Pt及びPdからなる群から選択された1種の金属、或いは、当該1種の金属元素を含む導電性酸化物を適用することが可能である。具体的に、導電性酸化物としては、例えば、PtOやIrOX、SrRuO3などを用いることができる。更に、この下部電極膜は、当該1種の金属、或いは、当該導電性酸化物の積層膜とすることもできる。
この図10(b)に示す工程における半導体基板(半導体ウエハ)61の周縁領域の概略断面図を図23に示す。図23に示すように、半導体基板61の周縁領域では、半導体基板61上に、導電性密着膜73、結晶性向上導電性膜74、酸化防止膜75及びIr膜76aが順次形成された状態となっている。
次いで、図10(c)に示すように、Ir膜76a上に、半導体基板(半導体ウエハ)61の周縁領域以外の覆うAl2O3膜(アルミナ膜)77を20nm程度で形成する。このAl2O3膜77は、Ir膜76aをエッチングする際のハードマスクとなる。
具体的に、まず、全面に、例えばスパッタリング法により、厚さ20程度のAl2O3膜を形成する。続いて、Al2O3膜上に、半導体基板(半導体ウエハ)61の周縁領域のみを開口するハードマスク(不図示)を形成する。続いて、Al2O3膜に対してエッチングを行って、半導体基板(半導体ウエハ)61の周縁領域のAl2O3膜を除去し、半導体基板(半導体ウエハ)61の周縁領域以外の覆うAl2O3膜77を形成する。その後、Al2O3膜上に形成したハードマスク(不図示)を除去する。
この際、半導体基板(半導体ウエハ)61の周縁領域の概略断面図は、当該周縁領域には、Al2O3膜77が形成されないため、図23に示すものと同様である。ここで、本実施形態では、Al2O3膜77が形成されない周縁領域の範囲として、例えば、半導体基板(半導体ウエハ)61の周縁端部から約3.5mm程度内側の範囲としている。
続いて、Al2O3膜77をマスクとして、Ir膜76aをエッチングする。これにより、半導体基板(半導体ウエハ)61の周縁領域では、図24に示すように、Ir膜76aが除去される。
次いで、図11(a)に示すように、Al2O3膜77をエッチングにより除去する。その後、不活性ガスであるArガスの雰囲気中において、基板温度650℃以上、時間60秒程度のRTAによる熱処理を行う。この熱処理は、下部電極膜であるIr膜76aと酸化防止膜75、結晶性向上導電性膜74及び導電性密着膜73の密着性を向上させるとともに、下部電極膜であるIr膜76aの結晶性を改善する。ここで、本実施形態では、Arガスの雰囲気中での熱処理を行うようにしているが、N2ガス、或いは、N2Oガス等の不活性ガスの雰囲気中において当該熱処理を行うようにしてもよい。
次いで、図11(b)に示すように、Ir膜76a上に、MO−CVD法等により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜78を形成する。具体的に、本実施形態の強誘電体膜78は、2層構造を有するチタン酸ジルコン酸鉛(PZT)膜(第1のPZT膜78a及び第2のPZT膜78b)で形成される。
より具体的には、まず、Pb(DPM)2,Zr(dmhd)4及びTi(O−iOr)2(DPM)2を、それぞれTHF(Tetra Hydro Furan:C4H8O)溶媒中にいずれも濃度0.3mol/l程度で溶解し、Pb,Zr及びTiの各液体原料を形成する。更に、MO−CVD装置の気化器に流量0.474ml/分程度のTHF溶媒とともに、これらの液体原料をそれぞれ、0.326ml/分程度、0.200ml/分程度、及び0.200ml/分程度の流量で供給して気化させることにより、Pb,ZrおよびTiの原料ガスを形成する。そして、MO−CVD装置において、圧力665Pa(5Torr)程度、基板温度620℃程度の条件下で、Pb,Zr及びTiの原料ガスを、620秒間程度供給することにより、Ir膜76a上に、厚さ100nm程度の第1のPZT膜78aを形成する。
続いて、全面に、例えばスパッタリング法により、厚さ1nm乃至30nm、本実施形態では20nm程度のアモルファス状態の第2のPZT膜78bを形成する。また、第2のPZT膜78bをMO−CVD法で形成する場合は、鉛(Pb)供給用の有機ソースとして、Pb(DPM)2(Pb(C11H19O2)2)をTHF液に溶かした材料が用いられる。また、ジルコニウム(Zr)供給用の有機ソースとして、Zr(DMHD)4(Zr((C9H15O2)4)をTHF液に溶かした材料が用いられる。また、チタン(Ti)供給用の有機ソースとして、Ti(O−iPr)2(DPM)2(Ti(C3H7O)2(C11H19O2)2)をTHF液に溶かした材料が用いられる。
なお、本実施形態では、強誘電体膜78の形成を、MO−CVD法及びスパッタリング法により行うようにしているが、これに限定されるわけでなく、例えば、ゾル−ゲル法、有機金属分解(MOD)法、CSD(Chemical Solution Deposition)法、化学気相蒸着法又はエピタキシャル成長法により形成することも可能である。
この図11(b)に示す工程における半導体基板(半導体ウエハ)61の周縁領域の概略断面図を図25に示す。図25に示すように、半導体基板61の周縁領域では、半導体基板61上に、導電性密着膜73、結晶性向上導電性膜74、酸化防止膜75、並びに、第1のPZT膜78a及び第2のPZT膜78bからなる強誘電体膜78が順次形成された状態となっている。
この図11(b)に示す強誘電体膜78の形成工程において、半導体基板61の周縁領域では、図25に示すように、半導体基板61と酸化防止膜75(結晶性向上導電性膜74)との間に導電性密着膜73が介在しており、半導体基板61と酸化防止膜75(結晶性向上導電性膜74)とが直接密着していない。これにより、半導体基板61の周縁領域において強誘電体膜78を形成した際のストレス等による酸化防止膜75の膜剥がれを防止することができる。
次いで、図11(c)に示すように、第2のPZT膜78b上に、IrOX膜79a、IrOY膜79b及びIr膜80を順次形成する。ここで、IrOX膜79aは、上部電極の下層膜として機能するものであり、IrOY膜79bは、上部電極の上層膜として機能するものである。
IrOX膜79aの形成にあたっては、まず、第2のPZT膜78b上に、スパッタリング法により、成膜の時点で結晶化したIrOX膜を厚さ50nm程度で形成する。この際のスパッタリングの条件としては、イリジウムの酸化が生じる条件下、例えば、成膜温度を300℃程度とし、成膜ガスとしてAr及びO2を用いてこれらをいずれも流量100sccm程度で供給し、また、スパッタリング時の電力を1kW〜2kW程度とする。
その後、温度725℃程度で且つ、酸素を流量20sccm程度、Arを流量2000sccm程度で供給した雰囲気中で、RTAによる熱処理を60秒間程度行う。この熱処理は、強誘電体膜78(第2のPZT膜78b)を完全に結晶化させて酸素欠損を補償すると同時に、IrOX膜79aのプラズマダメージも回復させる。
続いて、IrOX膜79a上に、例えば、Ar雰囲気中において、圧力0.8Pa(6.0×10-3Torr)程度、電力1.0kW程度、堆積時間79秒間程度の条件によるスパッタリング法により、IrOY膜79bを、厚さ100nm乃至300nm、具体的に本実施形態では200nm程度で形成する。本実施形態では、工程での劣化を抑えるために、IrOY膜79bは、IrO2の化学量論組成に近い組成のものを適用し、水素に対して触媒作用が生じることを回避する。これにより、強誘電体膜78が水素ラジカルにより還元されてしまう問題を抑制し、強誘電体キャパシタの水素耐性が向上する。
続いて、IrOY膜79b上に、例えば、Ar雰囲気中において、圧力1.0Pa(7.5×10-3Torr)程度、電力1.0kW程度の条件によるスパッタリング法により、厚さ100nm程度のIr膜80を形成する。このIr膜80は、強誘電体膜78に対して配線層等の形成の際に生じた水素が侵入するのを防ぐ水素バリア膜として機能するものである。なお、水素バリア膜としては、他にPt膜やSrRuO3膜を用いることも可能である。
次いで、半導体基板61の背面洗浄を行った後、図12(a)に示すように、Ir膜80上に、TiN膜81及びSiO2膜(シリコン酸化膜)82を順次形成する。このTiN膜81及びシリコン酸化膜82は、強誘電体キャパシタを形成する際のハードマスクとなるものである。
ここで、TiN膜81の形成にあたっては、例えば、スパッタリング法を用いる。また、シリコン酸化膜82の形成にあたっては、例えば、TEOSガスを用いたCVD法を用いる。
次いで、図12(b)に示すように、シリコン酸化膜82を、強誘電体キャパシタ形成領域のみを覆うようにパターニングする。その後、シリコン酸化膜82をマスクにしてTiN膜81をエッチングして、強誘電体キャパシタ形成領域のみを覆うシリコン酸化膜82及びTiN膜81からなるハードマスクを形成する。
次いで、図12(c)に示すように、HBr、O2、Ar及びC4F8の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクで覆われていない領域のIr膜80、IrOY膜79b、IrOX膜79a、第2のPZT膜78b、第1のPZT膜78a、及びIr膜76aを除去する。これにより、IrOX膜79a及びIrOY膜79bからなる上部電極79と、第1のPZT膜78a及び第2のPZT膜78bからなる強誘電体膜78と、Ir膜76aからなる下部電極76とを有する強誘電体キャパシタが形成される。
なお、本実施形態では、上部電極79として、イリジウム酸化物膜(IrOX膜及びIrOY膜)を適用した例を示したが、本発明においてはこれに限定されず、Ir(イリジウム)、ルテニウム(Ru)、白金(Pt)、ロジウム(Rh)、レニウム(Re)、オスミウム(Os)及びパラジウム(Pd)からなる群から選択された少なくとも1種の金属からなる金属膜、あるいは、これらの酸化物膜を適用することも可能である。例えば、上部電極79を、SrRuO3の導電性酸化物を含む膜で形成するようにしてもよい。
また、強誘電体キャパシタの強誘電体膜78としては、例えば、熱処理により結晶構造がBi層状構造(例えば、(Bi1-XRX)Ti3O12(Rは希土類元素:0<x<1)、SrBi2Ta2O9、及びSrBi4Ti4O15のうちから選ばれた1種)又はペロブスカイト構造となる膜を形成することができる。このような強誘電体膜78として、本実施形態で用いたPZT膜の他、La、Ca、Sr、Siの少なくともいずれかを微量ドープしたPZT、SBT、BLT、並びにBi系層状化合物などの一般式ABO3で表される膜を適用することも可能である。また、本実施形態では、キャパシタ膜として、強誘電体材料からなる膜を適用しているが、本発明においてはこれに限定されるわけでなく、高誘電体材料からなる膜を適用することも可能である。この場合、高誘電体材料として、例えば、(Ba,Sr)TiO3或いはSrTiO3を適用することが可能である。
また、本実施形態では、下部電極76として、Ir膜を適用した例を示したが、本発明においてはこれに限定されず、Ir、Ru、Pt及びPdのうち、少なくともいずれか1種の金属を含む膜、又は、当該1種の金属における酸化物を含む膜を適用することも可能である。この場合、特に、Ptなどの白金族の金属や、PtO、IrOX、SrRuO3などの導電性酸化物を用いることが好適である。
次いで、図13(a)に示すように、ドライエッチング又はウエットエッチングにより、シリコン酸化膜82を除去する。
次いで、TiN膜81をマスクとしたエッチングにより、図13(b)に示すように、強誘電体キャパシタ形成領域以外の領域の酸化防止膜75、結晶性向上導電性膜74及び導電性密着膜73を除去する。その後、TiN膜81を除去する。
この図13(b)に示す工程でパターニングされた導電性密着膜73、結晶性向上導電性膜74及び酸化防止膜75は、本発明における「導電性下部構造」を構成する。この導電性下部構造は、図12(c)〜図13(b)に示すように、シリコン酸化膜82及びTiN膜81からなるハードマスクにより、強誘電体キャパシタと整合して一体的に形成される。
次いで、図13(c)に示すように、全面に、スパッタリング法により、厚さ20nm程度のAl2O3膜83を形成する。
次いで、図14(a)に示すように、酸素(O2)を含有する雰囲気中での熱処理を行う。この熱処理は、強誘電体キャパシタの強誘電体膜78のダメージを回復させる目的で行われる回復アニールである。この回復アニールの条件は、特に限定されないが、本実施形態では、基板温度を550℃乃至700℃として行われる。本実施形態のように、強誘電体膜78をPZTで形成する場合には、酸素(O2)を含有する雰囲気中において、基板温度650℃程度で、60分間の回復アニールを行うことを望ましい。
次いで、図14(b)に示すように、全面に、CVD法により、厚さ20nm程度のAl2O3膜84を形成する。
次いで、図14(c)に示すように、Al2O3膜84上に、層間絶縁膜85及びAl2O3膜86を順次形成する。
具体的には、まず、全面に、例えばプラズマTEOSを用いたCVD法により、例えば厚さ1500nm程度のSiO2膜(シリコン酸化膜)を堆積する。その後、CMP法により、当該SiO2膜を平坦化して層間絶縁膜85を形成する。
ここで、層間絶縁膜85としてSiO2膜を形成する場合には、原料ガスとして、例えば、TEOSガス、酸素ガス及びヘリウムガスの混合ガスを用いる。なお、層間絶縁膜85として、例えば、絶縁性を有する無機膜等を形成するようにしてもよい。層間絶縁膜85の形成後、N2Oガス又はN2ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理の結果、層間絶縁膜85中の水分が除去されるとともに、層間絶縁膜85の膜質が変化し、層間絶縁膜85中に水分が入りにくくなる。
続いて、層間絶縁膜85上に、例えばスパッタリング法又はCVD法により、バリア膜となるAl2O3膜86を、厚さ20nm乃至100nmで形成する。このAl2O3膜86は、平坦化された層間絶縁膜85上に形成されるため、平坦に形成される。
次いで、図15(a)に示すように、全面に、例えばプラズマTEOSを用いたCVD法により、SiO2膜(シリコン酸化膜)を堆積し、その後、CMP法により、当該SiO2膜を平坦化して、厚さ800nm乃至1000nmの層間絶縁膜87を形成する。なお、層間絶縁膜87として、SiON膜(シリコン酸窒化膜)又はSiN膜(シリコン窒化膜)等を形成するようにしてもよい。
次いで、図15(b)に示すように、グルー膜88a、Wプラグ88b、グルー膜89a及びWプラグ89bを形成する。
具体的には、まず、強誘電体キャパシタにおける水素バリア膜であるIr膜80の表面を露出させるビア孔88cを、層間絶縁膜87、Al2O3膜86、層間絶縁膜85、Al2O3膜84及びAl2O3膜83に形成する。続いて、温度550℃程度の酸素雰囲気中において熱処理を行って、ビア孔88cの形成に伴って強誘電体膜78中に生じた酸素欠損を回復させる。
その後、全面に、例えば、スパッタリング法によりTi膜を堆積し、続いて、MO−CVD法によりTiN膜を連続して堆積する。この場合、TiN膜から炭素除去を行う必要があるため、窒素と水素の混合ガスプラズマ中での処理が必要になるが、本実施形態では、強誘電体キャパシタに水素バリア膜となるIr膜80を形成しているため、強誘電体膜78に水素が侵入して当該強誘電体膜78を還元してしまうという問題は生じない。
続いて、CVD法により、ビア孔88c内を埋めるのに足る厚さのW膜を堆積した後、CMP法により層間絶縁膜87の表面が露出するまでW膜、TiN膜及びTi膜を研磨して平坦化を行うことにより、ビア孔88c内に、Ti膜及びTiN膜からなるグルー膜88aと、Wプラグ88bを形成する。
続いて、Wプラグ69cの表面を露出させるビア孔89cを、層間絶縁膜87、Al2O3膜86、層間絶縁膜85、Al2O3膜84、Al2O3膜83、層間絶縁膜71及びSiON膜70に形成する。続いて、全面に、例えば、スパッタリング法により、TiN膜を堆積する。その後、ビア孔89c内を埋めるのに足る厚さのW膜を堆積した後、CMP法により層間絶縁膜87の表面が露出するまでW膜及びTiN膜を研磨して平坦化を行うことにより、ビア孔89c内に、TiN膜からなるグルー膜89aと、Wプラグ89bを形成する。なお、このグルー膜89aは、例えば、スパッタリング法によりTi膜を堆積し、続いて、MO−CVD法によりTiN膜を連続して堆積して、Ti膜及びTiN膜の積層膜からなるものとして形成することも可能である。
次いで、図15(c)に示すように、金属配線層90を形成する。
具体的に、まず、全面に、例えばスパッタリング法により、厚さ60nm程度のTi膜、厚さ30nm程度のTiN膜、厚さ360nm程度のAlCu合金膜、厚さ5nm程度のTi膜、及び厚さ70nm程度のTiN膜を順次積層する。
続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Wプラグ88b,89b上に、Ti膜及びTiN膜からなるグルー膜90aと、AlCu合金膜からなる配線膜90bと、Ti膜及びTiN膜からなるグルー膜90cとからなる金属配線層90を形成する。更に、不図示ではあるが層間絶縁膜やコンタクトプラグ、金属配線などの形成を所定回数繰り返して行う。
しかる後に、半導体基板(半導体ウエハ)61を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板(半導体ウエハ)61の周縁領域は、各半導体チップから切り離されて除去される。このようにして、下部電極76、強誘電体膜78及び上部電極79を有する強誘電体キャパシタを具備する本実施形態に係る強誘電体メモリ(半導体装置)を完成させる。
図16は、本発明の実施形態に係る強誘電体メモリ(半導体装置)の製造方法において、MO−CVD法等を用いて強誘電体膜78を形成した後の半導体基板(半導体ウエハ)61の周縁領域の表面写真である。この図16に示すように、本発明の実施形態に係る強誘電体メモリでは、半導体基板(半導体ウエハ)61の周縁領域において、膜の剥がれが無く、非常に綺麗な表面が観察された。
本発明の実施形態によれば、導電性プラグ72bと酸化防止膜75との間に、半導体基板61と酸化防止膜75との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜73を設けるようにしたので、導電性密着膜73を設けるのみの簡易な構成で、半導体基板(半導体ウエハ)61の周縁領域における当該酸化防止膜の剥がれを防止することができる。また、酸化防止膜75上に下部電極膜であるIr膜76aを形成した際に、半導体基板(半導体ウエハ)61の周縁領域においては、図24に示すように、Ir膜76aをエッチングにより除去するようにしたので、従来、強誘電体膜78の形成時において周縁領域で生じていた下部電極膜による膜の剥がれを防止することができる。これにより、半導体基板(半導体ウエハ)61の周縁領域における膜の剥がれに起因したパーティクルの発生を回避することができ、製品歩留まりの低下を抑止することが可能となる。
(変形例)
以下、本発明の実施形態に係る変形例について説明する。
以下に示す変形例について、本発明の実施形態で開示した構成部材等と同様のものについては同符号を付し、また、その構成部材等の製造方法についても本発明の実施形態で開示したものと同様であるため、その詳しい製造方法の説明は省略する。
図17及び図18は、本発明の実施形態の変形例に係る強誘電体メモリ(半導体装置)の製造方法を示す概略断面図である。
まず、本変形例では、図8(a)〜図8(c)の各工程を経て、SiON膜70及び層間絶縁膜71までを形成する。
次いで、図17(a)に示すように、グルー膜72a、Wプラグ72bを形成する。
具体的には、まず、Wプラグ69bの表面を露出させるビア孔72cを、例えば0.25μm程度の径で層間絶縁膜71及びSiON膜70に形成する。その後、全面に、スパッタリング法により、Ti膜を厚さ30nm程度、TiN膜を厚さ20nm程度で連続して積層する。
続いて、更に、CVD法により、当該各ビア孔72c内を埋めるのに足る厚さのW膜を堆積した後、CMP法により層間絶縁膜71の表面が露出するまでW膜、TiN膜及びTi膜を研磨して平坦化を行うことにより、ビア孔72c内に、グルー膜72a及びWプラグ72bを形成する。
本変形例の場合のCMP法では、W膜、TiN膜及びTi膜の研磨速度が下地の層間絶縁膜71よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名SSW2000を使用する。そして、この場合、層間絶縁膜71上に研磨残を残さないために、このCMP法による研磨では、その研磨量がW膜、TiN膜及びTi膜の合計膜厚よりも厚く設定される。その結果、図17(a)に示すように、Wプラグ72bの上面の位置が層間絶縁膜71の上面の位置よりも低くなり、凹部(以下、この凹部を「リセス」と称する)72dが形成される。このリセス72dの深さは20nm〜50nm程度であり、典型的には、50nm程度である。このリセス72dは、下部電極膜及び強誘電体膜の配向に大きな影響を与える。
このリセス72dによる問題を解決するために、本変形例では、まず、層間絶縁膜71の表面を、NH3(アンモニア)ガスの雰囲気中でプラズマ処理し、層間絶縁膜71の表面の酸素原子にNH基を結合させる。このアンモニアガスを用いたプラズマ処理は、例えば、半導体基板61に対して9mm(350mils)程度離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用いて、圧力266Pa(2.0Torr)程度、基板温度400℃程度で保持された処理容器中に、アンモニアガスを流量350sccm程度で供給し、半導体基板61に13.56MHz程度の高周波を電力100W程度、また、前記対向電極に350kHz程度の高周波を電力55W程度、それぞれ60秒間程度で供給することにより行われる。
次いで、図17(b)に示すように、リセス72dを埋めるように、下地導電膜となるTiN膜201を形成する。
具体的には、まず、全面に、例えば、半導体基板61とターゲットの間の距離を60mm程度に設定したスパッタリング装置を用いて、圧力0.15Pa(1.1×10-3Torr)程度のAr雰囲気下で、基板温度20℃程度、DC電力2.6kW程度を35秒間程度供給するスパッタリング法により、厚さ100nm程度のTi膜を形成する。このTi膜は、アンモニアガスを用いてプラズマ処理された層間絶縁膜71上に形成されているため、そのTi原子が層間絶縁膜71の酸素原子に捕獲されることなく、層間絶縁膜71の表面を自在に移動することができ、その結果、結晶面が(002)面に配向した自己組織化されたTi膜となる。
続いて、このTi膜に対して、窒素雰囲気中で、温度650℃程度、時間60秒程度のRTAによる熱処理を行うことによって、下地導電膜となる厚さ100nm程度のTiN膜を形成する。ここで、TiN膜は、その結晶面が(111)面に配向したものとなる。また、この下地導電膜の厚さは、100nm〜300nm程度が好ましく、本実施形態では100nm程度としている。この下地導電膜としては、TiN膜に限らず、例えば、タングステン(W)膜、シリコン(SiO2)膜及び銅(Cu)膜を用いることも可能である。
なお、この状態では、TiN膜は、リセス72dの形状を反映してその上面に凹部が形成され、当該TiN膜の上方に形成される強誘電体膜の結晶性が劣化する(強誘電体膜の配向が不均一になる)要因となる。
そこで、本変形例では、図17(b)に示すように、CMP法により、層間絶縁膜71の表面が露出するまで当該TiN膜を研磨して平坦化を行い、当該TiN膜に形成された凹部を除去すると共に、リセス72dを埋めるTiN膜201を形成する。この際のCMP法で使用されるスラリは特に限定されないが、本実施形態では、例えば、上述したCabot Microelectronics Corporation製の商品名SSW2000を使用する。
ところで、上述のように下地導電膜であるTiN膜に対してCMP法による研磨を行った後では、下地導電膜であるTiN膜の上面付近の結晶が研磨によって歪んだ状態となっている。このように結晶に歪みが発生している下地導電膜の上方に、強誘電体キャパシタにおける下部電極膜を形成すると、その歪みを下部電極膜が拾ってしまって下部電極膜の結晶性が劣化し、ひいてはその上に形成される強誘電体膜の結晶性も劣化して強誘電体特性が低下することになる。そこで、このような不都合を回避するために、本実施形態では、下地導電膜であるTiN膜201の上面を、上述したNH3(アンモニア)ガスの雰囲気中でプラズマ処理して、下地導電膜であるTiN膜201の結晶の歪みがその上に形成される膜に伝わらないようにする。
この図17(b)に示す工程における半導体基板(半導体ウエハ)61の周縁領域の概略断面図は、図19に示すものと同様である。即ち、半導体基板61の周縁領域では、半導体基板61上に堆積された膜のエッチング処理やCMP法によるW膜及びTiN膜201等の研磨などにより、半導体基板61が露出した状態となっている。
次いで、全面に、図17(c)に示す導電性密着膜73を形成した後、図9(c)〜図15(c)の各工程を経ることにより、図18に示す変形例に係る強誘電体メモリが形成される。
しかる後に、半導体基板(半導体ウエハ)61を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板(半導体ウエハ)61の周縁領域は、各半導体チップから切り離されて除去される。このようにして、変形例に係る強誘電体メモリ(半導体装置)を完成させる。
以下、本発明の諸態様を付記としてまとめて記載する。
(付記1)
半導体基板と、
前記半導体基板の上方に形成され、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタと、
前記下部電極と上面で電気的接続されてなる導電性プラグと、
前記導電性プラグと前記下部電極との間に形成された導電性下部構造と
を有し、
前記導電性下部構造は、
前記導電性プラグの酸化を防止する酸化防止膜と、
前記導電性プラグと前記酸化防止膜との間に形成され、前記半導体基板と前記酸化防止膜との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜と
を含むことを特徴とする半導体装置。
(付記2)
前記導電性密着膜は、自己配向性を有する貴金属、又は、自己配向性を有する貴金属酸化物からなる膜であることを特徴とする付記1に記載の半導体装置。
(付記3)
前記自己配向性を有する貴金属は、Ir、Pt、Ru、Pd、Os及びRhの中から選択された1種を含むものであり、
前記自己配向性を有する貴金属酸化物は、PtOX、IrOX、RuOX及びPdOXの中から選択された1種を含むものであり、各xは、それぞれ0.1<x≦2.0を満たすことを特徴とする付記2に記載の半導体装置。
(付記4)
前記導電性密着膜の厚みは、1nm以上20nm以下であることを特徴とする付記1乃至3のいずれか1項に記載の半導体装置。
(付記5)
前記酸化防止膜は、TiAlN又はTiNから選択された1種の膜であることを特徴とする付記1乃至4のいずれか1項に記載の半導体装置。
(付記6)
前記導電性下部構造は、前記導電性密着膜と前記酸化防止膜との間に、前記強誘電体膜の結晶性を向上させる結晶性向上導電性膜を更に含むことを特徴とする付記1乃至5のいずれか1項に記載の半導体装置。
(付記7)
前記導電性下部構造は、前記強誘電体キャパシタと整合して一体的に形成されたものであることを特徴とする付記1乃至6のいずれか1項に記載の半導体装置。
(付記8)
半導体基板の上方に導電性プラグを形成する工程と、
前記導電性プラグ上に導電性下部構造を形成する工程と、
前記導電性下部構造上に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタを形成する工程と
を有し、
前記導電性下部構造を形成する工程は、
前記導電性プラグの酸化を防止する酸化防止膜を形成する工程と、
前記酸化防止膜を形成する前に、前記導電性プラグ上に、前記半導体基板と前記酸化防止膜との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
(付記9)
前記導電密着膜は、自己配向性を有する貴金属、又は、自己配向性を有する貴金属酸化物からなる膜であることを特徴とする付記8に記載の半導体装置の製造方法。
(付記10)
前記自己配向性を有する貴金属は、Ir、Pt、Ru、Pd、Os及びRhの中から選択された1種を含むものであり、
前記自己配向性を有する貴金属酸化物は、PtOX、IrOX、RuOX及びPdOXの中から選択された1種を含むものであり、各xは、それぞれ0.1<x≦2.0を満たすことを特徴とする付記9に記載の半導体装置の製造方法。
(付記11)
前記導電性密着膜の厚みは、1nm以上20nm以下であることを特徴とする付記8乃至10のいずれか1項に記載の半導体装置の製造方法。
(付記12)
前記酸化防止膜は、TiAlN又はTiNから選択された1種の膜であることを特徴とする付記8乃至11のいずれか1項に記載の半導体装置の製造方法。
(付記13)
前記導電性下部構造を形成する工程は、前記酸化防止膜を形成する前に、前記導電性密着膜上に、前記強誘電体膜の結晶性を向上させる結晶性向上導電性膜を形成する工程を更に含むことを特徴とする付記8乃至12のいずれか1項に記載の半導体装置の製造方法。
(付記14)
前記導電性下部構造を形成する工程においては、当該導電性下部構造を前記強誘電体キャパシタと整合して一体的に形成することを特徴とする付記8乃至13のいずれか1項に記載の半導体装置の製造方法。
(付記15)
前記強誘電体キャパシタを形成する工程は、
前記酸化防止膜上に、前記下部電極となる下部電極膜を形成する工程と、
前記下部電極膜のうちの前記半導体基板の周縁領域上に形成された部分を除去する工程と、
前記下部電極膜上に、前記強誘電体膜を形成する工程と、
前記強誘電体膜上に、前記上部電極となる上部電極膜を形成する工程と、
前記上部電極膜、前記強誘電体膜及び前記下部電極膜を所定形状にパターニングして、当該強誘電体キャパシタを形成する工程と
を含むことを特徴とする付記8乃至14のいずれか1項に記載の半導体装置の製造方法。
(付記16)
前記下部電極膜のうちの前記半導体基板の周縁領域上に形成された部分を除去した後、前記強誘電体膜を形成する前に、不活性ガスの雰囲気中において熱処理を行う工程を更に含むことを特徴とする付記15に記載の半導体装置の製造方法。
(付記17)
前記強誘電体膜は、ペロブスカイト構造の化合物膜又はBi層状構造の化合物膜であることを特徴とする付記8乃至16のいずれか1項に記載の半導体装置の製造方法。