JP5271661B2

JP5271661B2 - 液晶表示装置

Info

Publication number: JP5271661B2
Application number: JP2008268301A
Authority: JP
Inventors: 昭雄太田
Original assignee: 株式会社ジャパンディスプレイウェスト
Priority date: 2008-10-17
Filing date: 2008-10-17
Publication date: 2013-08-21
Anticipated expiration: 2028-10-17
Also published as: JP2010097024A

Description

本発明は、液晶表示装置に関し、特に表示領域の周囲に形成された個々のダミー画素に
複数個の静電気保護用のスイッチング素子が形成された液晶表示装置に関する。

一般に液晶表示装置には薄型軽量、低消費電力という特徴があり、特に、スイッチング素子として薄膜トランジスタＴＦＴ（Thin Film Transistor）を用いたアクティブマトリクス型の液晶表示装置は、携帯電話機、携帯端末から大型テレビに至るまで幅広く利用されている。しかしながら、液晶表示装置は、製造工程中や使用中に、表示領域内に静電気が進入すると、液晶表示装置としてでき上がった段階で表示欠陥が生じる。特に中小型機種においては高精細化が進むにつれて今まで以上に静電気不良が発生しやすくなっている。静電気は、製造工程においても、パネルを搬送する際にも、他のものと接触するだけで発生してしまう。また、配向膜のラビング時には摩擦により最も静電気が発生しやすい。したがって、液晶表示装置の製造技術分野では、静電気による表示欠陥が生じないようにすることが要求されている。

このような静電気による画素欠陥の発生を防止するために、下記特許文献１には、表示
領域の周辺部にダミー画素を形成し、このダミー画素内に静電気保護用の複数個の微小な
ダミー画素電極とスイッチング素子を形成した液晶表示装置の発明が開示されている。こ
こで、下記特許文献１に開示されている液晶表示装置のダミー画素部分の構成を図８〜図
１０を用いて説明する。

図８は下記特許文献１に開示されているアレイ基板のダミー画素領域の拡大平面図であ
る。図９は図８のIX部分の拡大平面図である。図１０は図９のＸ−Ｘ線の断面図である。

従来例の液晶表示装置５０は、半透過型液晶表示装置であり、第１の透光性基板５１上
にゲート絶縁膜を挟んでマトリクス状に設けられた複数の走査線及び信号線が設けられて
いる。なお、図８には走査線としては走査線Ｘｎ−２、Ｘｎ−１、Ｘｎ、Ｘｎ＋１、Ｘｎ
＋２の部分のみ、信号線としてはＹ１、Ｙ２・・・Ｙｍの部分のみが示されている。この
うち、複数の走査線Ｘ１、Ｘ２・・・Ｘｎ及び信号線Ｙ１、Ｙ２・・・Ｙｍで囲まれた領
域が表示領域であり、複数の走査線Ｘｎ、Ｘｎ＋１、Ｘｎ＋２及び信号線Ｙ１、Ｙ２・・
・Ｙｍで囲まれた領域が非表示領域となっている。

この表示領域においては、各走査線及び信号線で囲まれた領域毎に、表示に寄与する画
素電極５２及び反射板６５が設けられている。また、ＴＦＴ５４においては、そのソース
電極Ｓは信号線Ｙ１、Ｙ２・・・Ｙｍに接続され、ゲート電極Ｇは走査線Ｘ１、Ｘ２・・
・Ｘｎに接続され、さらに、ドレイン電極Ｄはコンタクトホール（図示せず）を介して画
素電極５２及び反射板６５に電気的に接続されている。また、ドレイン電極Ｄの下部には
補助容量電極５３が設けられている。このような構成の液晶表示装置５０の動作原理は、
既に周知のものであるので、その詳細な説明は省略する。

一方、液晶表示装置５０の表示領域の周囲には、走査線Ｘｎ、Ｘｎ＋１、Ｘｎ＋２及び信号線Ｙ１、Ｙ２・・・Ｙｍで囲まれた非表示領域が形成され、この非表示領域には、ＴＦＴ６６及び表示に寄与しないダミー画素電極６７を有するダミー画素がそれぞれの信号線Ｙ１、Ｙ２・・・Ｙｍ毎に複数個設けられている。このダミー画素のＴＦＴ６６のソース電極Ｓは、各信号線Ｙ１、Ｙ２・・・Ｙｍ毎に並列に接続され、ゲート電極Ｇは各走査線Ｘｎ＋１、Ｘｎ＋２毎に並列に接続され、更にドレイン電極Ｄは、図１０に示すように、コンタクトホール６８を介して層間膜６９上に設けられたダミー画素電極６７に接続されている。そして、このダミー画素のＴＦＴ６６は、表示に寄与する画素電極５２に接続されているＴＦＴ５４のチャネル幅及びチャネル長よりも小さくなっており、それによって表示に寄与する画素電極５２に接続されているＴＦＴ５４よりも優先的に静電破壊されるようになっている。

ダミー画素電極６７の面積は、表示領域における１画素分の表示に寄与する画素電極５
２及び反射板６５の面積を合わせたものよりも小さくされている。なお、図８及び図９に
おいては、ダミー画素電極６７のそれぞれの面積を表示領域における１画素分の表示に寄
与する画素電極５２及び反射板６５の面積の１／１０とし、走査線ＸｎとＸｎ＋１の間及
びＸｎ＋１及びＸｎ＋２の間にそれぞれ１０個づつ、計２０個設けたものが示されている
。

このような構成の液晶表示装置５０においては、信号線用入力端子６２から静電気が進入すると、信号線用入力端子６２に最も近いダミー画素領域のＴＦＴ６６₁が静電破壊を起こして静電気を放電する。その後、再度信号線用入力端子６２から静電気が進入すると、最初に静電破壊を起こしたダミー画素領域のＴＦＴ６６₁の隣りのＴＦＴ６６₂が静電破壊することにより静電気を放電する。そのため、この液晶表示装置５０の製造工程時においては、表示領域の薄膜トランジスタ５４が破壊されるような静電気進入は２０回まで許容できることになるから、実質的に表示欠陥が生じることがない半透過型液晶表示装置５０が得られるというものである。
特開２００６−２７６５９０号公報

しかしながら、上記特許文献１に開示されている液晶表示装置５０に示されているダミ
ー画素は、平面視で表示領域の上下側の非表示領域（以下、「ソースダミー画素領域」と
いう。）に形成されているものである。そのため、ソースダミー画素領域では、１画素分
の領域内に複数個のダミー画素が形成されているので、信号線側からの複数回の静電気進
入に対処することができる。しかしながら、平面視で表示領域の左右側の非表示領域（以
下、「ゲートダミー画素領域」という。）においては、１画素分の領域内に複数個のダミ
ー画素を形成し難いので、走査線側からの複数回の静電気進入に対処できるようにするた
めには、平面視で表示領域の左右の両側において外側に向かって複数のダミー画素を形成
する必要がある。そのため、ゲートダミー画素領域の幅を狭くすることは困難となる。加
えて、上記特許文献１に開示されている液晶表示装置５０に示されているダミー画素は、
ＴＦＴ６６とダミー画素電極６７とを備えているために構成が複雑となっている。

本発明は、上述の従来技術の問題点を解決するためになされたものである。すなわち、本発明は、全ての非表示領域においても１画素分の領域内に簡単な構成の静電保護素子を複数個形成することができ、しかも、非表示領域の幅を増加させることなく、多数回の静電気進入に対処できる液晶表示装置を提供することを目的とする。

上記目的を達成するため、本発明の液晶表示装置は、液晶層を挟持して対向配置された第１基板及び第２基板を有し、前記第１基板の液晶層側には、マトリクス状に配置された複数の走査線及び信号線と、表示領域の前記各走査線及び信号線の交差部近傍に配置された薄膜トランジスタと、前記表示領域の前記各走査線及び信号線で囲まれた画素領域毎にそれぞれ配置されているとともに前記薄膜トランジスタに電気的に接続された画素電極と、前記表示領域の周囲の非表示領域に前記各走査線及び信号線で囲まれたダミー画素が複数個形成された液晶表示装置において、複数個の前記ダミー画素のそれぞれには、ゲート電極が前記走査線に、ソース電極が前記信号線に接続された複数の薄膜トランジスタが形成され、前記複数の薄膜トランジスタは互いに並列に接続されて前記複数の薄膜トランジスタのドレイン電極はコモン電位に接続されている。

本発明の液晶表示装置は、表示領域の周囲の非表示領域に各走査線及び信号線で囲まれたダミー画素が複数個形成されている。すなわち、本発明の液晶表示装置は、平面視で表示領域の列方向の両端側に位置する非表示領域であるソースダミー画素領域にも、平面視で表示領域の行方向の両端側に位置する非表示領域であるゲートダミー画素領域にもダミー画素領域が形成されている。そして、ダミー画素領域には複数のダミー画素が形成され、ダミー画素のそれぞれには複数の薄膜トランジスタが形成され、複数の薄膜トランジスタは互いに並列に接続され、薄膜トランジスタのドレイン電極はコモン電位に接続されている。なお、ダミー画素領域にダミー画素電極を形成してもよく、このダミー画素電極を、コンタクトホールを介して薄膜トランジスタのドレイン電極と接続し、薄膜トランジスタのドレイン電極をコモン電位に接続するために利用してもよい。

加えて、複数の薄膜トランジスタは、走査線ないし信号線に接続されているために、走査線ないし信号線に沿って並んで形成されていることになる。しかも、複数の薄膜トランジスタのドレイン電極はコモン電位に接続されているから、走査線ないし信号線に静電気が進入した場合、静電気の進入箇所に近い薄膜トランジスタから順に静電破壊され、この静電気はコモン電位に流れて放電されるので、液晶表示装置の表示領域を有効に保護することができる。しかも、静電気の進入は、複数の薄膜トランジスタの全てが静電破壊されるまで許容されるので、薄膜トランジスタの数を多くすることにより実質的に表示欠陥が生じることがない液晶表示装置が得られる。

なお、本発明は、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モード、ＥＣＢ（Electrically Controlled Birefringence）モード等の縦電界方式の液晶表示装置だけでなく、ＩＰＳ（In-Plane Switching）モードや、ＦＦＳ（Fringe Field Switching）モード等の横電界方式の液晶表示装置に対しても適用可能である。また、本願発明で使用できるスイッチング素子としては、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）以外にも、薄膜ダイオード（Thin Film Diode)、ＭＩＭ（Metal Insulator Metal）素子等を使用し得る。

本発明の液晶表示装置においては、前記ダミー画素に形成された複数の薄膜トランジスタは、前記画素領域に形成された薄膜トランジスタと略同一の大きさであることが好ましい。

ダミー画素に形成された複数の薄膜トランジスタが画素領域に形成された薄膜トランジスタと略同一の大きさであれば、特にダミー画素領域の薄膜トランジスタ形成用のマスク等を起こす必要がなくなり、しかも、液晶表示装置の薄膜トランジスタの形成時に同時に形成できる。そのため、本発明の液晶表示装置は、ダミー画素領域に複数の薄膜トランジスタを備えながらも、簡単に製造できるようになる。なお、本発明における「略同一の大きさ」とは、必ずしも同一の大きさでなくてもよいが、同一の大きさであることが好ましいという意味で用いられている。

また、本発明の液晶表示装置においては、前記ダミー画素に形成された複数の薄膜トランジスタは、前記走査線に沿って形成され、前記信号線から直線状に延在された配線が前記複数の薄膜トランジスタのソース電極に接続されていることが好ましい。

本発明の液晶表示装置は、１ダミー画素内に容易に複数の薄膜トランジスタを形成することができる。そのため、本発明の液晶表示装置によれば、ソースダミー画素領域の幅を広くしなくても複数の薄膜トランジスタを走査線に沿って形成できるので、ゲートダミー画素領域の幅が狭くても液晶表示装置の表示領域を有効に保護することができるようになる。

また、本発明の液晶表示装置においては、前記ダミー画素に形成された複数の薄膜トランジスタは、前記信号線に沿って形成され、前記走査線から直線状に延在された配線が前記複数の薄膜トランジスタのゲート電極に接続されていることが好ましい。

本発明の液晶表示装置によれば、ソースダミー画素領域の幅を広くしなくても複数の薄膜トランジスタを信号線に沿って形成できるので、ゲートダミー画素領域の幅が狭くても液晶表示装置の表示領域を有効に保護することができるようになる。

ＴＦＴは液晶表示装置のスイッチング素子として汎用的に使用されているものである。
そのため、本発明の液晶表示装置によれば、表示領域のスイッチング素子及びダミー画素
のスイッチング素子とともにＴＦＴからなるものとしたので、これらのスイッチング素子
を同時にかつ容易に製造することができるようになる。

更に、本発明の液晶表示装置においては、前記ダミー画素に形成されているＴＦＴは、
前記表示領域に形成されているＴＦＴのチャネル幅及びチャネル長よりも小さくなってい
ることが好ましい。

ダミー画素に形成されているＴＦＴのチャネル幅及びチャネル長が表示領域に形成されているＴＦＴよりも小さくなっていると、より静電破壊され易くなる。そのため、本発明の液晶表示装置によれば、外部から静電気が進入しても確実にダミー画素に形成されているＴＦＴが先に静電破壊されるので、静電気が表示領域内に進入し難くなり、液晶表示装置の表示領域を有効に保護することができるようになる。

以下、実施形態及び図面を参照して本発明を実施するための最良の形態を説明するが、
以下に示す実施形態は、本発明をここに記載したものに限定することを意図するものでは
なく、本発明は特許請求の範囲に示した技術思想を逸脱することなく種々の変更を行った
ものにも均しく適用し得るものである。なお、この明細書における説明のために用いられ
た各図面においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層
や各部材毎に縮尺を異ならせて表示しており、必ずしも実際の寸法に比例して表示されて
いるものではない。

図１は実施形態の液晶パネルのアレイ基板を示す模式平面図である。図２は図１のII部
分の拡大平面図である。図３は図２の表示領域の１サブ画素分の拡大平面図である。図４
は図３のIV−IV線の断面図である。図５は図２のゲートダミー画素領域の１ダミー画素分
の拡大平面図である。図６は図５のVI−VI線の断面図である。図７は変形例のゲートダミ
ー画素領域の１ダミー画素分の拡大平面図である。

［実施形態］
実施形態にかかる液晶パネル１０を図１〜図６を用いて説明する。実施形態にかかる液
晶パネル１０は、図４に示すように、液晶層ＬＣをアレイ基板ＡＲ及びカラーフィルタ基
板ＣＦとの間に挟持している。液晶層ＬＣの厚みは図示しない柱状スペーサによって均一
に維持される。また、アレイ基板ＡＲの背面及びカラーフィルタ基板ＣＦの前面にはそれ
ぞれ偏光板（図示省略）が形成されている。そして、アレイ基板ＡＲの背面側からバック
ライト（図示省略）により光が照射されている。

アレイ基板ＡＲは、図１に示すように、各種の画像が表示される表示領域ＤＡと、その
周辺である非表示領域ＮＤとを備えており、この非表示領域ＮＤの一つの端部側にドライ
バＩＣを載置するための第１端子部Ｄｒと、外部接続用の第２端子部Ｔｐとが形成されて
いる。そして、非表示領域ＮＤには、表示領域ＤＡの走査線を第１端子部Ｄｒへ引き回す
走査線引き回し配線ＧＬ及び信号線を第１端子部Ｄｒへと引き回す信号線引き回し配線Ｓ
Ｌを備えている。また、非表示領域ＮＤには、補助容量線１３（図３〜図５参照）を第１
端子部Ｄｒへと引き回すためのコモン配線ＣＯＭも形成されている。

そして、図２に示したように表示領域ＤＡと非表示領域ＮＤとの境界部分には、ソースダミー画素領域ＳＤ、ゲートダミー画素領域ＧＤ及び共通ダミー画素領域ＣＤからなるダミー画素領域ＤＰがそれぞれ形成されている。ソースダミー画素領域ＳＤは、非表示領域ＮＤの信号線引き回し配線ＳＬ側に形成され、信号線引き回し配線ＳＬ側から進入してきた静電気に対する静電保護手段を形成している。また、ゲートダミー画素領域ＧＤは非表示領域ＮＤの走査線引き回し配線ＧＬ側に形成され、走査線引き回し配線ＧＬ側から進入してきた静電気に対する静電保護手段を形成している。更に、共通ダミー画素領域ＣＤは、ソースダミー画素領域ＳＤとゲートダミー画素領域ＧＤとの間の角部に形成され、信号線引き回し配線ＳＬ及び走査線引き回し配線ＧＬの両者側から進入してきた静電気に対する静電保護手段を形成している。なお、これらのダミー画素領域ＤＰの詳細な構成については後述する。

まず、アレイ基板ＡＲの構成について製造工程順に説明する。アレイ基板ＡＲは、図３
及び図４に示すように、ガラスや石英、プラスチック等からなる第１基板１１の液晶ＬＣ
側に、アルミニウム金属、アルミニウム合金、モリブデン等の不透明な金属からなる複数
の走査線１２と、この走査線１２間に平行に形成された補助容量線（幅が広くなっている
補助容量電極として作用する部分も含む）１３と、非表示領域ＮＤに形成されたコモン配
線ＣＯＭ（図１参照）を有している。このうち、走査線１２及び補助容量線１３は、表示
領域ＤＡだけでなくダミー画素領域ＤＰにも形成される。また、この走査線１２等の形成
時に、非表示領域ＮＤの走査線引き回し配線ＧＬ部分には第１端子部Ｄｒに向かって伸び
る複数のゲート配線が形成され、信号線引き回し配線ＳＬにおいても同じく第１端子部Ｄ
ｒに向かって伸びる複数のゲート配線が形成される（図示省略）。

これらの走査線１２、補助容量線１３、ゲート配線及びコモン配線ＣＯＭは、第１基板
１１の表面全体に亘ってアルミニウム金属、アルミニウム合金、モリブデン等の不透明な
金属層を形成した後、スピンコーティング法によってレジストを塗布し、所定のパターン
となるように露光及び現像処理を行った後、不要部分をエッチングすることにより作製さ
れる。その後、走査線１２、ゲート配線、補助容量線１３及び第１基板１１の露出面を覆
って、酸化ケイ素ないし窒化ケイ素等の無機絶縁膜からなるゲート絶縁膜１４が形成され
る。

次いで、ゲート絶縁膜１４上に、例えばアモルファスシリコンからなる半導体層１５が
形成される。この半導体層１５も、ゲート絶縁膜１４の表面全体に亘ってアモルファスシ
リコン層を形成した後、スピンコーティング法によってレジストを塗布し、所定のパター
ンとなるように露光及び現像処理を行った後、不要部分をエッチングすることにより作製
される。この半導体層１５は、表示領域ＤＡだけでなくダミー画素領域ＤＰにも形成され
る。

次いで、ダミー画素領域ＤＰの補助容量線１３と対向する部分に第１のコンタクトホー
ル１９'（図５及び図６参照）を形成する。その後、半導体層１５に一部乗り上げるよう
にして、ソース電極Ｓと、ドレイン電極Ｄとが形成される。この実施形態の液晶表示装置
１０では、半導体層１５はゲート絶縁膜１４を介して走査線１２の幅が部分的に広くされ
た箇所と対向配置されており、この走査線１２と平面視で重畳する部分がＴＦＴのゲート
電極Ｇを構成している。ソース電極Ｓは信号線１６から分岐した部分からなる。信号線１
６及びドレイン電極Ｄは、それぞれアルミニウム金属、アルミニウム合金、モリブデン等
の不透明な金属で形成され、表示領域ＤＡだけでなくダミー画素領域ＤＰにも形成される
。そのため、ダミー画素領域ＤＰに形成されたドレイン電極Ｄ部分は、コンタクトホール
１９'を経て、補助容量線１３と電気的に接続された状態となる。

また、この信号線１６及びドレイン電極Ｄの形成時に、非表示領域ＮＤの走査線引き回
し配線ＧＬには第１端子部Ｄｒに向かって伸びる複数のソース配線が形成されると共に、
信号線引き回し配線ＳＬにも同じく第１端子部Ｄｒに向かって延びるソース配線が形成さ
れる（図示省略）。なお、本発明におけるゲート配線及びソース配線は、必ずしも液晶パ
ネルの走査線１２ないし信号線１６に接続されている配線を意味するものではなく、走査
線１２と同時に形成された配線をゲート配線といい、信号線１６と同時に形成された配線
をソース配線という。したがって、上記実施形態の液晶表示装置１０では、ゲート絶縁膜
１４の下にある配線部分がゲート配線となり、ゲート絶縁膜１４の上にある配線部分がソ
ース配線となり、平面視では両者間に区別はない。

そして、半導体層１５、ソース電極Ｓ、ドレイン電極Ｄ、信号線１６、ソース配線等及
びゲート絶縁膜１４の露出部を覆うように、表示領域ＤＡ及び非表示領域ＮＤ共に、酸化
ケイ素ないし窒化ケイ素等の無機絶縁膜からなるパッシベーション膜１７が形成される。
更に、表示領域ＤＡにおいては、パッシベーション膜１７を覆って樹脂材料からなる層間
膜１８が形成される。層間膜１８としては、透明性が良好で、電気絶縁性に優れた感光性
レジスト材料を適宜選択して使用し得る。この層間膜１８は、パッシベーション膜１７の
表面にスピンコーティング法によってレジストを塗布し、所定のパターンとなるように露
光及び現像処理を行った後、不要部分をエッチングすることにより作製される。

次いで、パッシベーション膜１７及び層間膜１８を貫通してドレイン電極Ｄに達するよ
うにコンタクトホール１９が形成される。更に、層間膜１８を覆うように、表示領域ＤＡ
の画素領域毎にＩＴＯ、ＩＺＯ等の透明導電材料からなる画素電極２０が形成される。こ
の画素電極２０は、コンタクトホール１９を経てドレイン電極Ｄと電気的に接続されてい
る。更に、画素電極２０の表面を覆うように配向膜（図示省略）が形成されて、実施形態
の液晶表示装置１０におけるアレイ基板ＡＲが得られる。

次にカラーフィルタ基板ＣＦについて説明する。カラーフィルタ基板ＣＦは、ガラスや
石英、プラスチック等からなる第２基板２１を有している。この第２基板２１には、サブ
画素毎に異なる色の光（Ｒ、Ｇ、Ｂあるいは無色）を透過するカラーフィルタ層２２と遮
光層２３が形成されている。カラーフィルタ層２２と遮光層２３を覆うようにしてトップ
コート層２４が形成されており、トップコート層２４を覆うようにしてＩＴＯないしＩＺ
Ｏからなる共通電極２５が形成されている。そして、共通電極２５の表面には配向膜（図
示せず）が形成されて、実施形態の液晶表示装置１０のカラーフィルタ基板が完成される
。

そして、上述のように形成されたアレイ基板ＡＲとカラーフィルタ基板ＣＦと対向配置
させ、周縁部をシール材（図示せず）によってシールし、液晶ＬＣをアレイ基板ＡＲとカ
ラーフィルタ基板ＣＦの間に形成された密封エリア内に封止することにより実施形態の液
晶装置１０が得られる。

次に表示領域ＤＡの周囲に形成されているダミー画素領域ＤＰについて説明する。ダミ
ー画素領域ＤＰは、ソースダミー画素領域ＳＤ、ゲートダミー画素領域ＧＤ及び共通ダミ
ー画素領域ＣＤからなる。ソースダミー画素領域ＳＤでは走査線１２の間隔が狭くされて
いるが、ゲートダミー画素領域ＧＤでは表示領域ＤＡにおける走査線１２の間隔と同じに
なっている。

そして、ダミー画素領域ＤＰのそれぞれのダミー画素毎に、走査線１２に沿って複数個
、ここでは２個の静電保護素子としてのＴＦＴ（以下、「保護ＴＦＴ」という。）３０が
形成されている。これらの保護ＴＦＴ３０は、表示領域ＤＡに形成されているＴＦＴと同
時に形成し易くするためにサイズは表示領域ＤＡに形成されているＴＦＴと実質的に同一
とされているが、チャネル幅及びチャネル長は表示領域ＤＡに形成されているＴＦＴのも
のよりも小さくされている。そのため、保護ＴＦＴ３０は、表示領域ＤＡに形成されてい
るＴＦＴよりも静電的に弱くなるので、表示領域ＤＡに形成されているＴＦＴよりも先に
静電破壊される。

図２、図５及び図６の記載から明らかなように、それぞれのダミー画素において、ゲー
ト電極Ｇは同一の走査線１２上に形成され、ソース電極Ｓは同一の信号線１６に電気的に
接続され、更にドレイン電極Ｄも同一のダミー画素内に形成されている補助容量線１３に
電気的に接続されている。すなわち、それぞれのダミー画素毎に、複数個の保護ＴＦＴ３
０は互いに並列接続されている。

このような構成のダミー画素によれば、例えば、第１端子部Ｄｒないし第２端子部Ｔｐ
から信号線引き回し配線ＳＬ（図１参照）を経て信号線１６に沿って静電気が進入した場
合、最初に最も第１端子部Ｄｒないし第２端子部Ｔｐに近い位置の信号線１６に接続され
ている保護ＴＦＴ３０が静電破壊され、静電気は、コンタクトホール１９'、補助容量線
１３を経てコモン電位に流れて放電される。

同様に第１端子部Ｄｒないし第２端子部Ｔｐから走査線引き回し配線ＧＬを経て走査線
１２に沿って静電気が進入した場合においても、最初に最も第１端子部Ｄｒないし第２端
子部Ｔｐに近い位置の走査線１２に接続されている保護ＴＦＴ３０が静電破壊され、静電
気は、コンタクトホール１９'、補助容量線１３を経てコモン電位に流れて放電される。

そのため、本発明の液晶表示装置１０によれば、信号線１６側ないし走査線１２側から
静電気が進入してきても、最も静電気が進入してきた側に近い保護ＴＦＴが静電破壊され
ることにより、他の保護ＴＦＴ３０及び表示領域ＤＡのＴＦＴは保護される。このような
保護動作は、表示領域ＤＡに最も近い保護ＴＦＴ３０が静電破壊されるまで継続できるの
で、１走査線当たりないし１信号線当たりに接続されている保護ＴＦＴ３０の数を増加さ
せることにより、より多くの静電気進入に耐えることができるようになる。

なお、上記実施形態の液晶表示装置１０では、ゲートダミー画素領域ＧＤには１ダミー
画素分の面積内に２個のみ保護ＴＦＴ３０が形成されている例を示したが、このままでは
走査線１２に沿って３回目の静電気進入があった場合には表示領域ＤＡのＴＦＴが静電破
壊されてしまうことがある。そのため、ゲートダミー画素領域ＧＤは複数並列に形成して
１走査線当たりより多くの保護ＴＦＴ３０が接続されているようにすればよい。

［変更例］
上記実施形態の液晶表示装置１０では、１ダミー画素当たり２個の保護ＴＦＴ３０を形
成した例を示した。この１ダミー画素当たりに形成し得る保護ＴＦＴ３０の数は、１ダミ
ー画素当たりの走査線１２と平行な部分の幅によって定まってしまう。近年の液晶表示装
置は、高精細化されて画素サイズが小さくなり、しかも、表示領域の１ドット（１ピクセ
ル）が正方形となるようにされているため、１サブ画素の形状は長方形となっているので
、１ダミー画素当たりの走査線１２と平行な部分の幅が非常に狭くなっている。

そのため、上述の実施形態の液晶表示装置１０の構成のままでは、ゲートダミー画素領
域ＧＤの保護ＴＦＴの数を増加させるには、ゲートダミー画素領域ＧＤの幅を増やす必要
がある。なお、ソースダミー画素領域ＳＤにおいては、図２に示したように、走査線１２
間距離を狭くできるので、ソースダミー画素領域ＳＤの幅を増加させなくても多数の保護
ＴＦＴ３０を形成することが可能である。

そこで、変形例のダミー画素として、図７に示したように、１ダミー画素内において走査線１２を枝状に分岐させた分岐走査線１２'を形成し、１ダミー画素当たりより多くの、図７に示した例では８個の保護ＴＦＴ３０を形成した。このような構成とすると、特にゲートダミー画素領域ＧＤの面積を増加させなくても、多数の保護ＴＦＴ３０を形成することができるようになる。

なお、この変形例のダミー画素においては、製造工数を増加させないようにするために
は補助容量線１３をダミー画素内にベタ状に配置することができないので、適宜ゲート配
線及びソース配線を利用してそれぞれの保護ＴＦＴ３０のドレイン電極Ｄを電気的に補助
容量線１３に電気的に接続すればよい。更には、表示領域の画素電極２０の場合と同様に
、ダミー画素領域に層間膜１８及びダミー画素電極を形成し、このダミー画素電極を表示
領域外でコモン配線ＣＯＭに接続すると共に、ダミー画素電極を層間膜１８及びパッシベ
ーション膜１７に形成したコンタクトホールを経て保護ＴＦＴ３０のドレイン電極Ｄと電
気的に接続してもよい。

また、この変形例のダミー画素は、ゲートダミー画素領域ＧＤだけでなく、ソースダミ
ー画素領域ＳＤ及び共通ダミー画素領域ＣＤにおいても採用することができる。なお、こ
の変形例のダミー画素においては、走査線１２から分岐した分岐走査線１２'の幅は、イ
ンピーダンスを下げて、全ての保護ＴＦＴ３０が有効に作動するようになすため、可能な
限り太くするとよい。

なお、この上記実施形態においては、ＴＮモードの縦電界方式の透過型液晶表示装置を例にとり説明したが、本発明はこれに限らず、他のモードの縦電界方式の液晶表示装置に対しても、或いは、横電界方式の液晶表示装置に対しても、更には反射部を有する液晶表示装置に対しても等しく適用可能である。特に、層間膜上に下電極及びスリットを有する上電極を備える構成のＦＦＳモードの液晶表示装置においては、上電極又は下電極はコモン電位に接続されているので、上記変形例の構成を採用しても特に製造工数を増加させることなく簡単に保護ＴＦＴ３０のドレイン電極Ｄをコモン電位に接続することができるようになる。

実施形態の液晶パネルのアレイ基板を示す模式平面図である。図１のII部分の拡大平面図である。図２の表示領域の１サブ画素分の拡大平面図である。図３のIV−IV線の断面図である。図２のゲートダミー画素領域の１ダミー画素分の拡大平面図である。図５のVI−VI線の断面図である。変形例のゲートダミー画素領域の１ダミー画素分の拡大平面図である。従来例の液晶表示装置におけるアレイ基板のダミー画素領域の拡大平面図である。図８のIX部分の拡大平面図である。図９のＸ−Ｘ線の断面図である。

符号の説明

１０…液晶表示装置１１…第１基板１２…走査線１２'…分岐走査線１３…補助
容量線１４…ゲート絶縁膜１５…半導体層１６…信号線１７…パッシベーション
膜１８…層間膜１９、１９'…コンタクトホール２０…画素電極２１…第２基板
２２…カラーフィルタ層２３…遮光層２４…トップコート層２５…共通電極３
０…保護ＴＦＴＡＲ…アレイ基板ＣＦ…カラーフィルタ基板ＤＡ…表示領域ＮＤ
…非表示領域ＣＯＭ…共通配線ＧＬ…走査線引き回し配線ＳＬ…信号線引き回し配
線ＤＰ…ダミー画素領域ＧＤ…ゲートダミー画素領域ＳＤ…ソースダミー画素領域
ＣＤ…共通ダミー画素領域

Claims

液晶層を挟持して対向配置された第１基板及び第２基板を有し、前記第１基板の液晶層側には、マトリクス状に配置された複数の走査線及び信号線と、表示領域の前記各走査線及び信号線の交差部近傍に配置された薄膜トランジスタと、前記表示領域の前記各走査線及び信号線で囲まれた画素領域毎にそれぞれ配置されているとともに前記薄膜トランジスタに電気的に接続された画素電極と、前記表示領域の周囲の非表示領域に前記各走査線及び信号線で囲まれたダミー画素が複数個形成された液晶表示装置において、
複数個の前記ダミー画素のそれぞれには、ゲート電極が前記走査線に、ソース電極が前記信号線に接続された複数の薄膜トランジスタが形成され、前記複数の薄膜トランジスタは互いに並列に接続されて前記複数の薄膜トランジスタのドレイン電極はコモン電位に接続されている液晶表示装置。
前記ダミー画素に形成された複数の薄膜トランジスタは、前記画素領域に形成された薄膜トランジスタと略同一の大きさである請求項１に記載の液晶表示装置。
前記ダミー画素に形成された複数の薄膜トランジスタは、前記走査線に沿って形成され、前記信号線から直線状に延在された配線が前記複数の薄膜トランジスタのソース電極に接続されている請求項１に記載の液晶表示装置。
前記ダミー画素に形成された複数の薄膜トランジスタは、前記信号線に沿って形成され、前記走査線から直線状に延在された配線が前記複数の薄膜トランジスタのゲート電極に接続されている請求項１に記載の液晶表示装置。
前記ダミー画素に形成されている複数の薄膜トランジスタは、前記表示領域に形成されている薄膜トランジスタのチャネル幅及びチャネル長よりも小さくなっている請求項１に記載の液晶表示装置。