JP5267268B2 - 薄膜コンデンサ及びその製造方法 - Google Patents
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Description
この発明は、薄膜コンデンサ及びその製造方法に関する。
近年、電子部品の薄型化が急速に進んでおり、例えば、下部電極上に誘電体薄膜と電極膜とを交互に成膜し、その上に上部電極を形成した多層の薄膜コンデンサに対するニーズが高まってきている。このような複数層の誘電体薄膜を有する薄膜コンデンサとして、例えば特許文献１及び特許文献２に開示されているものがある。
特許文献１の薄膜コンデンサは、例えば図７Ｄに示されるものでは、ベースとなる誘電体層の上に電極層と誘電体層とを交互に積層し、階段状に形成してなる。交互に積層される誘電体層と電極層のエッジは、積層方向に同一面となっている。
また、特許文献２の薄膜コンデンサは、図２に示されるように、金属箔体上に誘電体薄膜を成膜し、その上に金属体をマスク成膜して積層し、更にこれら誘電体薄膜と金属体とを交互に複数積層した後、金属箔体より最も遠い最上膜の側からイオンミリングによりテーパ状に加工してなる。
しかしながら、上記した特許文献１の薄膜コンデンサでは、誘電体層と電極層とのエッジが積層方向に同一面となるように設計されているため、製造上、誘電体層のエッジが電極層のエッジよりも外側に飛び出るようなこともあり、誘電体層のエッジが庇のようになって、その部分が破損してゴミとなって残る場合があった。これは、ウェットエッチングにより形成する場合に特に問題であった。
そこで、誘電体層の直下の電極層の外形を、直上の誘電体層の外形よりも大きくすることが考えられるが、むやみに大きくしたのでは、露出する電極同士が接触してショートを起こすおそれもあった。
一方、上記した特許文献２の薄膜コンデンサでは、テーパ状の側面に成膜した電極で内部電極の導通を図る構造であるため、内部電極のパターニングとテーパエッチングの精度によっては、隣接する電極同士が接触してショートし易い構造であるという問題があった。
本発明は、上記した事情に鑑みてなされたものであり、ショートが少なく且つ誘電体の破損によるゴミが発生し難い多層の薄膜コンデンサ及びその製造方法を提供することを目的とする。
本発明の薄膜コンデンサは、金属箔上に設けられた２層以上の誘電体層と、２層以上の誘電体層の間に設けられた内部電極層と、２層以上の誘電体層のうち最上層の誘電体層上に設けられた上部電極層と、を備える薄膜コンデンサであって、当該薄膜コンデンサの積層方向から見て、これら各層の外形は下層に向かうにつれて広がっており、２層以上の誘電体層のうち少なくとも一の誘電体層に関し、該一の誘電体層の外形から直下の内部電極層の外形が露出するギャップをＡとし、当該一の誘電体層の外形が直上の内部電極層又は上部電極層の外形から露出するギャップをＢとした場合、Ｂ＞Ａ＞０の関係を満たすことを特徴とする。
この薄膜コンデンサは、少なくとも一の誘電体層に関し、ギャップＡとギャップＢについてＢ＞Ａの関係を満たすため、隣接する内部電極層同士が接触するおそれを低減し、ショートの発生を少なくすることができる。また、ギャップＡについてＡ＞０の関係を満たすため、製造上、直上の誘電体層のエッジが電極層のエッジよりも外側に飛び出るおそれを低減することで、誘電体の破損によりゴミが発生するおそれを低減することができる。
ギャップＡは２μｍ以上であると好ましい。このようにすれば、誘電体の破損によるゴミが発生するおそれをより低減することができる。
本発明の薄膜コンデンサの製造方法は、金属箔上に誘電体膜と導電体膜とを交互に成膜し、金属箔と導電体膜との間に２層以上の誘電体膜が挟まれた積層体を作製する工程と、金属箔から最も遠い導電体膜の側から各膜を順次パターニングすることにより、積層体の積層方向から見て、これら各層の外形が下層に向かうにつれて広がるように積層体を加工する工程と、を備え、積層体を加工する工程では、少なくとも一の誘電体膜に関し、該一の誘電体膜の外形から直下の導電体膜の外形が露出するギャップをＡとし、当該一の誘電体膜の外形が直上の導電体膜の外形から露出するギャップをＢとした場合、Ｂ＞Ａ＞０の関係を満たすように、誘電体膜と導電体膜とを加工することを特徴とする。
この薄膜コンデンサの製造方法では、少なくとも一の誘電体膜に関し、ギャップＡとギャップＢについてＢ＞Ａの関係を満たすように積層体を加工するため、隣接する導電体膜同士が接触するおそれを低減し、ショートの発生を少なくすることができる。また、ギャップＡについてＡ＞０の関係を満たすため、製造上、直上の誘電体膜のエッジが導電体膜のエッジよりも外側に飛び出るおそれを低減することで、誘電体の破損によりゴミが発生するおそれを低減することができる。
積層体を加工する工程では、ウェットエッチングによりパターニングを行うことを特徴としてもよい。このように、ウェットエッチングによりパターニングを行うと、導電体膜がオーバーエッチングされるおそれがある。すなわち、導電体膜が直上の誘電体膜より内部までエッチングされてもその様子が誘電体膜上からは確認が難しいため、Ａ＝０でエッチングを終了することが難しい。またエッチングを時間で制御しようとしても、ばらつきが生じるため、やはりＡ＝０で常にエッチングを終了することは難しい。ギャップＡについてＡ＞０の関係を満たすように加工すれば、目視での確認も容易であり、直上の誘電体膜のエッジが導電体膜のエッジよりも外側に飛び出るおそれを低減できて特に効果的である。
本発明によれば、ショートが少なく且つ誘電体の破損によるゴミが発生し難い構造の薄膜コンデンサ及びその製造方法を提供することができる。
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
図１は、本実施形態に係る薄膜コンデンサを示す断面図である。図２は、図１に示す薄膜コンデンサを示す平面図である。図１及び図２に示すように、薄膜コンデンサ１０は、金属箔１２と、金属箔１２の上面に設けられた２層以上の誘電体層１４と、誘電体層１４の間に設けられた内部電極層１６と、最上層の誘電体層１４の上に設けられた上部電極層１８を備えている。
薄膜コンデンサ１０は、金属箔１２と上部電極層１８を一対の対向電極として使用する。金属箔１２は自立可能であり、したがって、誘電体層１４、内部電極層１６および上部電極層１８を支持するための基材として機能する。
金属箔１２としては、卑金属であるＣｕ、Ｎｉ及びＡｌから選ばれる少なくとも１種の元素を含む金属から形成された金属箔が好ましく用いられるが、特にＮｉから形成された金属箔が好適に用いられる。
金属箔１２の厚さは、５〜１００μｍであることが好ましく、２０〜７０μｍであることがより好ましく、５０μｍ程度であることが更に好ましい。金属箔１２の厚さが薄過ぎる場合、薄膜コンデンサ１０の製造時に金属箔１２をハンドリンクし難くなる傾向がある一方、金属箔１２の厚さが厚過ぎる場合、リーク電流を抑制する効果が小さくなる傾向があり、また熱処理した時に生じる反り等の変形を熱離処理後に加圧して元に戻すことが困難になる。なお、金属箔１２の面積は、例えば、１×０．５ｍｍ２程度である。
誘電体層１４は、ＢａＴｉＯ３（チタン酸バリウム）、（Ｂａ１−ＸＳｒＸ）ＴｉＯ３（チタン酸バリウムストロンチウム）、（Ｂａ１−ＸＣａＸ）ＴｉＯ３、ＰｂＴｉＯ３、Ｐｂ（ＺｒＸＴｉ１−Ｘ）Ｏ３等のペロブスカイト構造を持った（強）誘電体材料や、Ｐｂ（Ｍｇ１／３Ｎｂ２／３）Ｏ３等に代表される複合ペロブスカイトリラクサー型強誘電体材料や、Ｂｉ４Ｔｉ３Ｏ１２、ＳｒＢｉ２Ｔａ２Ｏ９等に代表されるビスマス層状化合物、（Ｓｒ１−ＸＢａＸ）Ｎｂ２Ｏ６、ＰｂＮｂ２Ｏ６等に代表されるタングステンブロンズ型強誘電体材料等から構成される。誘電体層１４の各厚さは、例えば、１０〜１０００ｎｍである。
内部電極層１６は、Ｎｉ、Ｃｕ、Ｐｔ、Ｒｕ、Ｉｒ、Ａｇ、Ｐｄ等の金属導体またはこれらの合金から形成されている。内部電極層１６の厚さは、例えば、１０〜１０００ｎｍである。
上部電極層１８は、卑金属であるＣｕ、Ｎｉ及びＡｌから選ばれる少なくとも１種の元素を含む金属から形成されると好ましく、特にＣｕまたはＣｕ合金から形成されると好ましい。
ここで、本実施形態の薄膜コンデンサ１０では、図１及び図２に示すように、積層方向から見て、これら各層の外形は全周に亘って下層に向かうにつれて広がっており、階段ピラミッド状の構造を有している。そして、全ての誘電体層１６に関し、誘電体層１６の外形から直下の内部電極層１６の外形が露出するギャップをＡとし、当該誘電体層１４の外形が直上の内部電極層１６又は上部電極層１８の外形から露出するギャップをＢとした場合、Ｂ＞Ａ＞０の関係を満たしている。
なお、ギャップＡとギャップＢの値が近似してくると場所によっては大小が逆転する部分も生じる可能性があるが、その場合は、全周での平均ギャップをもって判断する。また、内部電極層１６に端子電極を引き出すためのパッド領域を形成するために直上の誘電体層１４を削る場合があるが、この部分では上記ギャップＡ，Ｂの関係は無視してよい。
図３は、図１の薄膜コンデンサ１０の上面にカバー層２０を設け端子電極２２を引き出した状態を示す図である。カバー層２０は、例えばポリイミド等の絶縁材料から構成される。端子電極２２は、例えばＣｕ等の導電性材料から構成され、カバー層２０を通して金属箔１２、内部電極層１６および上部電極層１８から引き出されている。
なお、薄膜コンデンサ１０がショートする場合は、必ず電極同士が接触するため、電極の加工時に直上にある誘電体層１４との間に設けるギャップＡを小さくすれば、ショートする可能性が小さくなる。しかし、ギャップＡをゼロとすると、製造上、内部電極層１６のエッジが誘電体層１４のエッジよりも内側に来ることがある。この場合、誘電体層１４のエッジが庇のようになるため、その部分が破損しゴミとなって残ってしまうおそれがある。
一方、誘電体層１４を加工する際、その上部にある内部電極層１６との間に設けるギャップＢを大きくすれば露出する電極同士の距離が遠くなり、やはりショートする可能性が小さくなる。
なお、薄膜コンデンサ１０の容量増大のためには電極は大きいほうがよく、本来であれば内部電極層１６も誘電体層１４も極力大きくする方がよい（誘電体層１４の面積も、その上に来る電極層１６の面積を大きくするために、極力大きい方がよい）。すなわち、静電容量を考えるとギャップＡ，Ｂ共に小さい方がよい。これに鑑み、Ａ＋Ｂは４μｍ以上２５μｍ以下であると好ましく、さらに５μｍ以上１０μｍ以下であるとより好ましい。そして、ギャップＡは０μｍよりも大きく１０μｍ以下であると好ましく、さらに２μｍ以上５μｍ以下であると、より好ましい。
次に、上記した薄膜コンデンサ１０の製造方法について、図４から図６を参照して説明する。
まず、図４に示すように、積層体１００を作製する。この積層体１００の作製においては、金属箔１２の表面全体に誘電体膜１４ａを形成する。誘電体膜１４ａの組成は、完成後の薄膜コンデンサ１０が備える誘電体層１４と同様である。また、誘電体膜１４ａの形成方法としては、ゾルゲル法やＭＯＤ法（有機金属化合物堆積法）等の溶液塗布焼成法、スパッタリング法等のＰＶＤ法又はＣＶＤ法等の成膜技術が挙げられる。
次に、誘電体膜１４ａの表面全体に導電体膜１６ａを形成する。導電体膜１６ａの組成は、完成後の薄膜コンデンサ１０が備える内部電極層１６と同様である。また、導電体膜１６ａの形成方法としては、ＤＣスパッタリング等が挙げられる。
また、導電体膜１６ａの表面全体に誘電体膜１４ａを形成する。また、誘電体膜１４ａの表面全体に導電体膜１６ａを形成する。さらに、導電体膜１６ａの表面全体に誘電体膜１４ａを形成する。これにより、金属箔１２、誘電体膜１４ａ、導電体膜１６ａ、誘電体膜１４ａ、導電体膜１６ａ、及び誘電体膜１４ａを順次積層してなる積層体部品を得る。
誘電体１４ａは積層ごとに焼成を行った。焼成時の温度は、誘電体膜１４ａが焼結（結晶化）する温度とすることが好ましく、具体的には５００〜１０００℃であることが好ましい。また、焼成時間は５分〜２時間程度とすればよい。また、焼成時の雰囲気は、特に限定されず、酸化性雰囲気、還元性雰囲気、中性雰囲気の何れでも良いが、少なくとも、金属箔１２、導電体膜１６ａが酸化しない程度の酸素分圧下で焼成することが好ましい。なお、誘電体１４ａは積層ごとに焼成を行う必要はない。２層以上の誘電体膜１４ａを同時に焼成する、または誘電体１４ａ全てを一括で焼成することも可能である。
次に、焼成された積層体部品の最上位の誘電体膜１４ａの表面全体に、導電体膜１８ａを形成する。導電体膜１８ａの組成は、完成後の薄膜コンデンサ１０が備える上部電極層１８と同様である。これにより、金属箔１２、誘電体膜１４ａ、導電体膜１６ａ、誘電体膜１４ａ、導電体膜１６ａ、誘電体膜１４ａ及び導電体膜１８ａを順次積層してなる積層体１００を得る。なお、最上位の誘電体膜１４ａの表面全体に形成する導電体膜１８ａの形成方法としては、ＤＣスパッタリング等が挙げられる。
次に、積層体１００の加工を行う。以下に示すように、導電体膜１８ａ、誘電体膜１４ａ、及び導電体膜１６ａを順次ウェットエッチングでパターニングすることによって、上部電極層１８、誘電体層１４、内部電極層１６をそれぞれ形成する。この積層体１００の加工においては、接着シート３０及び支持体４０を用いる。
接着シート３０は、例えばポリエステルやポリエチレンなどを材質とするフィルム基材３２（１００μｍ〜２００μｍ）を用意し、このフィルム基材３２の両面に分解条件の異なる２つの接着剤層３４，３６（１０μｍ〜５０μｍ）を塗布して形成したものである。第１の接着剤層３４は、例えばアクリル系接着剤、シリコーン系接着剤、ポリエステル系接着剤などの通常の接着剤に所定の分解温度（１３０℃）まで加熱されると膨張する熱膨張性マイクロカプセルを混合したものであり、１３０℃まで加熱されると接着力を失う特性を有する。また、第２の接着剤層３６は、例えばアクリル系接着剤、シリコーン系接着剤、ポリエステル系接着剤などの通常の接着剤に所定の分解温度（１５０℃）まで加熱されると膨張する熱膨張性マイクロカプセルを混合したものであり、１５０℃まで加熱されると接着力を失う特性を有する。ここで、接着剤としては、マイクロカプセルの分散が容易になるという観点から、アクリル系接着剤が特に好ましい。
支持体４０は、例えばガラス基板を用いることができる。ガラス基板の厚さは、例えば５００〜２０００μｍである。
まず、図５に示すように、積層体１００を接着シート３０を介して支持体４０に接着して固定する。ここで、接着シート３０の第１の接着剤層３４を積層体１００側に配置して積層体１００に接着し、接着シート３０の第２の接着剤層３６を支持体４０側に配置して支持体４０に接着する。支持体４０は表面が平坦であり且つ十分な厚みを有するガラス基板であるため、積層体１００を支持体４０に固定することにより、積層体１００を取り扱いやすくできると共に、積層体１００の曲がりを防止することができる。
なお、積層体１００を支持体４０に固定するために、市販されているラミネーター（大成ラミネーター製VAII-700）を用いて、支持体４０に積層体１００を重ね合わせたものをラミネート処理すると好ましい。
そして、図６（ａ）に示すように、積層体１００の最上位に設けられた導電体膜１８ａをフォトレジストで覆う。フォトレジストには、例えばドライフィルムや液状レジストなどを用いることができる。そして、フォトレジストのパターニングを行う。フォトレジストをフォトマスクを通して露光し、続いてフォトレジストの現像処理を行う。これにより、フォトレジストに上部電極層１８に対応したパターン５０が形成される。
次に、導電体膜１８ａのパターニングを行う。導電体膜１８ａにおいてフォトレジストにより覆われていない部分をエッチング液を用いてウェットエッチングする。これにより、図６（ｂ）に示すように、上部電極層１８が形成される。
次に、フォトレジスト５０を取り去り、新たに上部電極層１８と誘電体膜１４ａをフォトレジストで覆う。そして、図６（ｃ）に示すように、フォトレジストのパターニングを行う。フォトレジストをフォトマスクを通して露光し、続いてフォトレジストの現像処理を行う。これにより、フォトレジストに誘電体層１４に対応したパターン５２が形成される。
次に、誘電体膜１４ａのパターニングを行う。誘電体膜１４ａにおいてフォトレジストにより覆われていない部分をエッチング液を用いてウェットエッチングする。これにより、図６（ｄ）に示すように、誘電体層１４が形成される。
次に、フォトレジスト５２を取り去り、新たに上部電極層１８と誘電体層１４と導電体膜１６ａをフォトレジストで覆う。そして、図示はしないが、図６（ｃ）に示したのと同じ要領で、フォトレジストのパターニングを行う。フォトレジストをフォトマスクを通して露光し、続いてフォトレジストの現像処理を行う。これにより、フォトレジストに内部電極層１６に対応したパターンが形成される。
次に、導電体膜１６ａのパターニングを行う。導電体膜１６ａにおいてフォトレジストにより覆われていない部分をエッチング液を用いてウェットエッチングする。これにより、内部電極層１６が形成される。
このようにして、誘電体膜１４ａと導電体膜１６ａのパターニングを繰り返し、図６（ｅ）に示す薄膜コンデンサ１０に加工する。
ここで、誘電体膜１４ａと導電体膜１６ａのパターニングにおいては、全ての誘電体膜１６ａに関し、誘電体膜１４ａの外形から直下の導電体膜１６ａの外形が露出するギャップをＡとし、当該誘電体膜１４ａの外形が直上の導電体膜１６ａ，１８ａの外形から露出するギャップをＢとした場合、Ｂ＞Ａ＞０の関係を満たすように、フォトマスクのサイズを調整してフォトレジストを露光する。
次に、薄膜コンデンサ１０が固定された支持体４０を、所定温度に加熱されたホットプレートに載せる。この結果、接着シート３０が加熱され、第１の接着剤層３４に含まれる熱膨張性マイクロカプセルが膨張し、第１の接着剤層３４が分解して接着力がほぼ０となる。その後、薄膜コンデンサ１０は、支持体４０から容易に剥離して分離される。なお、薄膜コンデンサ１０を支持体から分離後に薄膜コンデンサ１０に対してアニール処理を施すと好ましい。アニール処理は、減圧雰囲気下にて、温度が２００〜４００℃である雰囲気下で行えばよい。ここで、減圧雰囲気とは、１気圧（＝１０１３２５Ｐａ）より低い圧力を有する雰囲気を意味する。アニール処理を行うことにより、電気特性を安定化することができる。
以上詳述したように、本実施形態の薄膜コンデンサ１０及びその製造方法では、ギャップＡとギャップＢについてＢ＞Ａの関係を満たすため、隣接する内部電極層１６同士が接触するおそれを低減し、ショートの発生を少なくすることができる。また、ギャップＡについてＡ＞０の関係を満たすため、製造上、直上の誘電体層１４のエッジが電極層１６のエッジよりも外側に飛び出るおそれを低減することで、誘電体の破損によりゴミが発生するおそれを低減することができる。
また、ギャップＡを２μｍ以上とすると、誘電体の破損によるゴミが発生するおそれをより低減することができる。
特に本実施形態では、積層体１００を加工する工程において、ウェットエッチングによりパターニングを行うと、導電体膜１６ａがオーバーエッチングされるおそれがあるが、ギャップＡについてＡ＞０の関係を満たすように加工するため、直上の誘電体層１４のエッジが内部電極層１６のエッジよりも外側に飛び出るおそれを低減できて特に効果的である。
また、特許文献２のようにマスク成膜によって誘電体層や内部電極層を形成する場合、マスク成膜時にボケが生じるなどするため、ミクロン単位での正確な加工が難しく、パターンずれによりショートが生じ易いが、上記のようにフォトレジストとウェットエッチングを用いることで、マスク成膜と比べてより正確にパターニングすることができる。
なお、本発明は上記実施形態に限定されることなく、種々の変形が可能である。例えば、上記した実施形態では、誘電体層１６が３層の場合について説明したが、複数層であれば他の層数であってもよい。また、全ての誘電体層１６でなく、少なくとも一の誘電体層に関し、Ｂ＞Ａ＞０の関係を満たしていてもよい。
以下、実施例を挙げて本発明についてより具体的に説明する。ただし、本発明は以下の実施例に限定されるものではない。
＜実施例１−１＞
＜実施例１−１＞
薄膜コンデンサ１０を以下の方法で作製した。まず研磨した金属箔１２としてのＮｉ箔(厚み５０μｍ、８０×８０ｍｍ)上にチタン酸バリウム（ＢＴ）溶液を化学溶液法(Chemical Solution Deposition：ＣＳＤ)により塗布し、焼成して誘電体膜１４ａを３００ｎｍ形成した。その上にスパッタ法にて導電体膜１６ａとしてのＮｉＰｄを２００ｎｍ堆積した。その後、さらにＢＴ、ＮｉＰｄ、ＢＴを前述と同じ要領で同じ膜厚で堆積した後、スパッタ法にて導電体膜１８ａとしてＣｕを堆積し、積層体１００を作製した。これらの膜については、成膜時または成膜後にパターニングは行っていない。
ここで、積層体１００の加工(パターニング)を行うために、Ｎｉ箔１２と支持体４０としてのガラス基板が向き合うように、積層体１００を図４に示す構造でガラス基板４０に接着シート３０を用いて固定した。固定には市販のラミネーター(大成ラミネーター製VII-700)を用い、ラミネート時の圧力は０．４ＭＰａとした。
まず、ラミネーターを用い接着シート３０の第１の接着剤層３４側に積層体１００のＮｉ箔１２側を固定した。さらに、接着シート３０の第２の接着剤層３６側をガラス基板４０に固定した。なお、接着シート３０の第１の接着剤層３４は１５０℃で粘着力がほぼ０となる。一方、第２の接着剤層３６は加温しても粘着力がほぼ０とはならない。
積層体１００をガラス基板４０に固定した後、通常のフォトリソグラフィー工程を用い、フォトレジストのパターニングを行った。フォトレジストとしては、マイクロポジットＳ１８３０（ローム・アンド・ハース電子材料株式会社製）を用いた。フォトレジストパターン作製後、Ｃｕからなる導電体膜１８ａのエッチングを行い、その後レジストを剥離した。Ｃｕのエッチング溶液としては、Ｃｕを侵食し、且つ誘電体膜１４ａ及びフォトレジストパターンを侵食しないものを用いればよく、例えば、ペルオキソ二硫酸アンモニウム溶液を用いた。
以下同様のフォトリソグラフィー工程にて、ＢＴ→ＮｉＰｄ→ＢＴ→ＮｉＰｄ→ＢＴの順にエッチングを行った。ＮｉＰｄのエッチング溶液としては、ＮｉＰｄを侵食し、且つＢＴ及びフォトレジストパターンを侵食しないものを用いればよく、例えば、塩化第二鉄溶液を用いた。また、ＢＴのエッチング溶液としては、ＢＴを侵食し、且つＮｉやＮｉＰｄ及びフォトレジストパターンを侵食しないものを用いればよく、例えば、フッ化アンモニウム、及び塩酸の混合溶液を用いた。
積層体１００の加工後は、図６（ｅ）に示すようなピラミッド型の薄膜コンデンサ１０となった。この加工において、図２に示すギャップＡはフォトマスク上３μｍに設定した(Ｃｕ電極以外のＮｉＰｄ電極全てで同じ設定)。また、図２のギャップＢはフォトマスク上６μｍに設定した(ＢＴ３層全て同じ設定)。ギャップＡ、ギャップＢ共に、実際の電極および誘電体においても、フォトマスク上での設定値と同じ値となった。このようにしてピラミッド型の薄膜コンデンサ１０を加工した後、図３に示すようにカバー層２０と端子電極２２を作製した。
薄膜コンデンサ１０が固定されたガラス基板４０を、所定温度に加熱されたホットプレートに載せる。この結果、接着シート３０が加熱され、第１の接着剤層３４に含まれる熱膨張性マイクロカプセルが膨張し、第１の接着剤層３４が分解して接着力がほぼ０となる。その後、薄膜コンデンサ１０は、ガラス基板４０から剥離して分離した。
１００個の薄膜コンデンサ１０を作製したところ、ショート率は２％であった。また、外形１ｍｍ×０．５ｍｍの薄膜コンデンサ１０において、ＢＴ３層分を合計した容量は５７ｎＦであった。また、誘電体の破損によるゴミの発生はなかった。
＜比較例１−１〜１−３＞
＜比較例１−１〜１−３＞
ギャップＡとギャップＢについて、Ａ＋Ｂ＝９となる条件で、ギャップＡを０，６，９μｍとし、ギャップＢをそれぞれ９，３，０μｍとした以外は、実施例１−１と同様にして薄膜コンデンサ１０を作製した。これら実施例１−１及び比較例１−１〜１−３の結果を表１に示す。
比較例１−１では、Ｂ＞Ａの関係を満たしており、ショート率は２％と低かったものの、誘電体のエッジの破損があった。また、比較例１−２及び比較例１−３では、Ａ＞０であるため誘電体のエッジの破損は見られないものの、Ｂ＜Ａとなるため、ショート率がそれぞれ１５％と７０％となり高かった。
＜実施例２−１＞
＜実施例２−１＞
ギャップＡを２μｍとし、ギャップＢを４μｍとした以外は、実施例１−１と同様にして薄膜コンデンサ１０を作製した。この場合、実施例１−１の場合と同様に歩留り２％であった。
＜比較例２−１〜２−４＞
＜比較例２−１〜２−４＞
ギャップＡとギャップＢについて、Ａ＋Ｂ＝６となる条件で、ギャップＡを０，３，４，６μｍとし、ギャップＢをそれぞれ６，３，２，０μｍとした以外は、実施例２−１と同様にして薄膜コンデンサ１０を作製した。これら実施例２−１及び比較例２−１〜２−４の結果を表２に示す。
比較例２−１では、Ｂ＞Ａの関係を満たしており、ショート率は２％と低かったものの、誘電体のエッジの破損があった。また、比較例２−２、比較例２−３および比較例２−４では、Ａ＞０であるため誘電体のエッジの破損は見られないものの、Ｂ≦Ａとなるため、ショート率がそれぞれ１５％、２５％と７０％となり高かった。
＜実施例３−１＞
＜実施例３−１＞
ギャップＡを２μｍとし、ギャップＢを３μｍとした以外は、実施例１−１と同様にして薄膜コンデンサ１０を作製した。この場合、ショート率は３％であった。
＜比較例３−１〜３−３＞
＜比較例３−１〜３−３＞
ギャップＡとギャップＢについて、Ａ＋Ｂ＝５となる条件で、ギャップＡを０，２，３，５μｍとし、ギャップＢをそれぞれ５，３，２，０μｍとした以外は、実施例３−１と同様にして薄膜コンデンサ１０を作製した。これら実施例３−１及び比較例３−１〜３−３の結果を表３に示す。
比較例３−１では、Ｂ＞Ａの関係を満たしており、ショート率は２％と低かったものの、誘電体のエッジの破損があった。また、比較例３−２及び比較例３−３では、Ａ＞０であるため誘電体のエッジの破損は見られないものの、Ｂ＜Ａとなるため、ショート率がそれぞれ２５％と７０％となり高かった。
＜実施例４＞
＜実施例４＞
ギャップＡを５μｍとし、ギャップＢを２０μｍとした以外は、実施例１−１と同様にして薄膜コンデンサ１０を作製した。この場合、実施例１−１の場合と同様に歩留り２％であった。また、誘電体のエッジの破損によるゴミの発生はなかった。ただし、ＢＴ３層分を合計した容量は４５ｎＦであった。
このことから、ギャップＡとギャップＢの値が大きくても、Ｂ＞Ａ＞０の関係が満たされていれば歩留りがよく、誘電体のエッジ破損は無い。ただし、ギャップが大きくなるとコンデンサの容量が小さくなることが分かる。
１０…薄膜コンデンサ、１２…金属箔、１４…誘電体層、１４ａ…誘電体膜、１６…内部電極層、１６ａ…導電体膜、１８…上部電極層、１８ａ…導電体膜、１００…積層体。
Claims (4)
- 金属箔上に設けられた２層以上の誘電体層と、
前記２層以上の誘電体層の間に設けられた内部電極層と、
前記２層以上の誘電体層のうち最上層の誘電体層上に設けられた上部電極層と、
を備える薄膜コンデンサであって、
当該薄膜コンデンサの積層方向から見て、これら各層の外形は下層に向かうにつれて広がっており、
前記２層以上の誘電体層のうち少なくとも一の誘電体層に関し、該一の誘電体層の外形から直下の内部電極層の外形が露出するギャップをＡとし、当該一の誘電体層の外形が直上の内部電極層又は上部電極層の外形から露出するギャップをＢとした場合、Ｂ＞Ａ＞０の関係を満たし、
当該薄膜コンデンサの上面にはカバー層が設けられ、当該カバー層を通して前記内部電極層の前記ギャップＡから端子電極が引き出されていることを特徴とする薄膜コンデンサ。 - 前記ギャップＡは２μｍ以上であることを特徴とする請求項１に記載の薄膜コンデンサ。
- 金属箔上に誘電体膜と導電体膜とを交互に成膜し、前記金属箔と前記導電体膜との間に２層以上の誘電体膜が挟まれた積層体を作製する工程と、
前記金属箔から最も遠い前記導電体膜の側から各膜を順次パターニングすることにより、前記積層体の積層方向から見て、これら各層の外形が下層に向かうにつれて広がるように前記積層体を加工する工程と、
前記積層体の上面にカバー層を設け、前記カバー層を通して前記内部電極から端子電極を引き出す工程と、
を備え、
前記積層体を加工する工程では、少なくとも一の誘電体膜に関し、該一の誘電体膜の外形から直下の導電体膜の外形が露出するギャップをＡとし、当該一の誘電体膜の外形が直上の導電体膜の外形から露出するギャップをＢとした場合、Ｂ＞Ａ＞０の関係を満たすように、前記誘電体膜と前記導電体膜とを加工し、
前記端子電極を引き出す工程では、前記ギャップＡから前記端子電極を引き出すことを特徴とする薄膜コンデンサの製造方法。 - 前記積層体を加工する工程では、ウェットエッチングによりパターニングを行うことを
特徴とする請求項３に記載の薄膜コンデンサの製造方法。
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