JP5266679B2 - Ｉｉｉ族窒化物電子デバイス - Google Patents

Description

本発明は、III族窒化物電子デバイス、III族窒化物電子デバイスのための積層体ウエハ、およびIII族窒化物電子デバイスを作製する方法に関する。

特許文献１には、ショットキ電極からのリーク電流が低減されるIII族窒化物半導体素子が記載されている。高電子移動度トランジスタといったIII族窒化物半導体素子では、ＧａＮエピタキシャル層は、窒化ガリウム支持基体とＡｌ_ＹＧａ_１−ＹＮエピタキシャル層（０＜Ｙ≦１）との間に設けられる。Ａｌ_ＹＧａ_１−ＹＮエピタキシャル層は、１５０ｓｅｃ以下である（０００２）面ＸＲＤの半値全幅を有する。ショットキ電極は、Ａｌ_ＹＧａ_１−ＹＮエピタキシャル層上に設けられる。ショットキ電極は、高電子移動度トランジスタのゲート電極である。ソース電極およびドレイン電極は、窒化ガリウムエピタキシャル層上に設けられる。
特開２００６−３０３４３９号公報

特許文献１に記載された高電子移動度トランジスタでは、−５ボルト印加時点のリーク電流は大幅に低減される。さらなる大きな電圧を印加したとき、サファイア基板上に成長された高電子移動度トランジスタのブレークダウン電圧は、導電性ＧａＮ基板上に成長された高電子移動度トランジスタよりも優る。高電子移動度トランジスタの耐圧は、例えばドレイン-ソースの距離に比例することが期待される。導電性ＧａＮ基板上に作製された高電子移動度トランジスタの大部分では、電極と基板との距離はドレイン−ソースの距離よりも短いので、電極と基板との間に電界が強まる。これ故に、素子のブレークダウン電圧は電極と基板との間の距離によって決まり、素子のブレークダウン電圧が、期待された値より低下する。

一方、導電性ＧａＮ基板に替えて半絶縁性ＧａＮ基板に作製された高電子移動度トランジスタにおいても、発明者らの実験によれば素子のブレークダウン電圧が、期待された値より低い。発明者らの検討によれば、半絶縁性ＧａＮ基板では、その基板／エピタキシャル膜との界面に高濃度のシリコンのパイルアップが存在する。このため、素子のブレークダウン電圧は電極と基板との間の距離によって決まり、素子のブレークダウン電圧が、期待された値より低下する。

本発明は、このような事情を鑑みてなされたものであり、ブレークダウン電圧が向上されたIII族窒化物電子デバイスを提供することを目的とし、またこのIII族窒化物電子デバイスのための積層体ウエハを提供することを目的とし、さらにIII族窒化物電子デバイスを作製する方法を提供することを目的とする。

本発明の一側面によれば、III族窒化物電子デバイスは、（ａ）半絶縁性III族窒化物基板（以下「半絶縁性基板」と記す）と、（ｂ）半絶縁性基板上に設けられたIII族窒化物積層体（以下「積層体」と記す）とを備え、積層体は、一または複数の半絶縁性III族窒化物エピタキシャル層（以下「半絶縁性エピタキシャル層」と記す）を含み、半絶縁性基板と積層体との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０^２０ｃｍ^−３未満であり、半絶縁性基板と積層体との界面におけるキャリア密度が、５×１０^１６ｃｍ^−３以下である。

このIII族窒化物電子デバイスによれば、半絶縁性基板と積層体との界面におけるキャリア濃度が上記の値以下であるので、素子のブレークダウン電圧は電極と基板との間の距離によって決まることはない。

本発明に係るIII族窒化物電子デバイスでは、積層体は、半絶縁性エピタキシャル層と半絶縁性基板との間に設けられた窒化ガリウム系半導体層を含み、界面は、窒化ガリウム系半導体層と半絶縁性基板とにより形成される。例えば、窒化ガリウム系半導体層は、Ｓｉ濃度のピーク値の１／１０以上である濃度の鉄（Ｆｅ）を含むことが好ましい。このIII族窒化物電子デバイスによれば、窒化ガリウム系半導体層に含まれる鉄による準位が、界面にパイルアップしたＳｉからキャリアをトラップするので、界面におけるキャリアの濃度が低減される。或いは、窒化ガリウム系半導体層は、Ｓｉ濃度のピーク値の１／１０以上である濃度のマグネシウム（Ｍｇ）を含むことが好ましい。このIII族窒化物電子デバイスでは、窒化ガリウム系半導体層に含まれるＭｇが、界面にパイルアップしたＳｉからキャリアを補償するので、キャリア濃度が低減される。或いは、窒化ガリウム系半導体層は、Ｓｉ濃度のピーク値の１／１０以上である濃度の炭素を含むことが好ましい。このIII族窒化物電子デバイスによれば、窒化ガリウム系半導体層に含まれる炭素が、界面にパイルアップしたＳｉからキャリアの濃度を下げる。

本発明に係るIII族窒化物電子デバイスでは、積層体は、半絶縁性エピタキシャル層と半絶縁性基板との間に設けられた緩衝層を含む。例えば、緩衝層は、ＧａＮ緩衝層であり、ＧａＮ緩衝層の厚さは、半絶縁性エピタキシャル層の厚さより薄く、界面は、ＧａＮ緩衝層と半絶縁性基板とにより形成される。このIII族窒化物電子デバイスでは、上記界面はＧａＮ緩衝層と半絶縁性基板とにより形成されているので、この緩衝層は、低温成長されるＬＴ−ＧａＮ層である。このＧａＮ緩衝層に含まれる準位が、界面にパイルアップしたＳｉからキャリアをトラップするので、界面におけるキャリアの濃度が低減される。

また、緩衝層はＡｌＮ緩衝層であり、ＡｌＮ緩衝層の厚さは、半絶縁性エピタキシャル層の厚さより薄く、界面は、ＡｌＮ緩衝層と半絶縁性基板とにより形成される。このIII族窒化物電子デバイスでは、上記界面はＡｌＮ緩衝層と半絶縁性基板とにより形成されており、この緩衝層は、低温成長されるＬＴ−ＡｌＮ層である。このＡｌＮ緩衝層に含まれる準位が、界面にパイルアップしたＳｉからキャリアをトラップするので、界面におけるキャリアの濃度が低減される。

さらに、緩衝層はＡｌＧａＮ緩衝層であり、ＡｌＧａＮ緩衝層の厚さは、半絶縁性エピタキシャル層の厚さより薄く、界面は、ＡｌＧａＮ緩衝層と半絶縁性基板とにより形成される。このIII族窒化物電子デバイスでは、上記界面はＡｌＧａＮ緩衝層と半絶縁性基板とにより形成されており、この緩衝層は、低温成長されるＬＴ−ＡｌＧａＮ層である。このＡｌＧａＮ緩衝層に含まれる準位が、界面にパイルアップしたＳｉからキャリアをトラップするので、界面におけるキャリアの濃度が低減される。

本発明に係るIII族窒化物電子デバイスでは、半絶縁性基板がＧａＮからなることができる。また、本発明に係るIII族窒化物電子デバイスでは、半絶縁性基板がＡｌＧａＮからなることができる。さらに、本発明に係るIII族窒化物電子デバイスでは、半絶縁性基板がＡｌＮからなることができる。本発明に係るIII族窒化物電子デバイスは、半絶縁性基板は、１×１０^１７ｃｍ^−３以上の鉄を添加したＧａＮからなることが好ましい。

本発明に係るIII族窒化物電子デバイスでは、Ｓｉ濃度のプロファイルのピーク値が１×１０^１８ｃｍ^−３未満であり、界面は、半絶縁性基板と半絶縁性エピタキシャル層とにより形成される。このIII族窒化物電子デバイスによれば、半絶縁性基板と積層体との界面におけるキャリア密度が５×１０^１６ｃｍ^−３程度以下であるので、素子のブレークダウン電圧は電極と基板との間の距離によって決まることはない。

例えば、半絶縁性基板の表面に、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびＫＯＨ過水処理のいずれかの処理を施すとき、その表面上に成長された半絶縁性エピタキシャル層と半絶縁性基板との界面において、Ｓｉ濃度のプロファイルのピーク値が１×１０^１８ｃｍ^−３未満にできる。このため、半絶縁性基板と積層体との界面におけるキャリア密度が５×１０^１６ｃｍ^−３程度以下であるので、素子のブレークダウン電圧は電極と基板との間の距離によって決まらない。

本発明に係るIII族窒化物電子デバイスは、積層体の表面上に設けられたソース電極、ゲート電極およびドレイン電極を更に含み、ソース電極とドレイン電極との間隔は積層体の厚さより大きい。この電子デバイスによれば、半絶縁性基板の界面におけるＳｉ濃度のプロファイルのピーク値が低減されて、電子デバイスのブレークダウン電圧が電極と基板との間の距離によって決まらない。

本発明の別の側面は、III族窒化物電子デバイスのための積層体ウエハである。この積層体ウエハは、（ａ）半絶縁性基板と、（ｂ）半絶縁性基板上に設けられた積層体とを備え、積層体は、一または複数の半絶縁性エピタキシャル層を含み、半絶縁性基板と積層体との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０^２０ｃｍ^−３未満であり、半絶縁性基板と積層体との界面におけるキャリア密度が、５×１０^１６ｃｍ^−３以下である。また、本発明に係る積層体ウエハでは、積層体は、半絶縁性エピタキシャル層と半絶縁性基板との間に設けられたIII族窒化物半導体層を更に備えることができる。III族窒化物半導体層の厚さは半絶縁性エピタキシャル層の厚さより薄く、III族窒化物半導体層は、鉄ドープ窒化ガリウム系材料、Ｍｇドープ窒化ガリウム系材料、炭素ドープ窒化ガリウム系材料、低温成長ＧａＮ、低温成長ＡｌＧａＮ、および低温成長ＡｌＮのいずれかである。この積層体ウエハによれば、ブレークダウン電圧が向上されたIII族窒化物電子デバイスのための積層体ウエハが提供される。

本発明の更なる別の側面は、III族窒化物電子デバイスを作製する方法である。該方法は、（ａ）III族窒化物半導体層を半絶縁性基板の主面上に成長炉で成長する工程と、（ｂ）III族窒化物半導体層上に半絶縁性エピタキシャル層を成長炉で成長する工程とを備え、III族窒化物半導体層の厚さは半絶縁性エピタキシャル層の厚さより薄い。

本発明に係る方法では、III族窒化物半導体層は窒化ガリウム系材料からなり、半絶縁性基板とIII族窒化物半導体層との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０^２０ｃｍ^−３未満であり、III族窒化物半導体層には、鉄、Ｍｇおよび炭素の少なくともいずれかが添加されており、その添加量は、Ｓｉ濃度のピーク値の１／１０以上である濃度である。この方法によれば、鉄、Ｍｇおよび炭素の少なくともいずれかが添加されたIII族窒化物半導体層を半絶縁性基板上に直接に成長するので、界面におけるキャリア濃度を低減できる。

或いは、本発明に係る方法では、III族窒化物半導体層の成長温度は半絶縁性エピタキシャル層の成長温度よりも低く、III族窒化物半導体層は、低温成長ＧａＮ、低温成長ＡｌＧａＮ、および低温成長ＡｌＮのいずれかであり、半絶縁性基板とIII族窒化物半導体層との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０^２０ｃｍ^−３未満である。この方法によれば、低温成長ＧａＮ、低温成長ＡｌＧａＮ、および低温成長ＡｌＮのいずれかであるIII族窒化物半導体層を半絶縁性基板上に直接に成長するので、界面におけるＳｉからのキャリアが、III族窒化物半導体層内の準位にトラップされ、界面におけるキャリア濃度を低減できる。

本発明に係る方法は、III族窒化物電子デバイスを作製する方法であって、（ａ）半絶縁性基板の主面の処理を行う工程と、（ｂ）半絶縁性基板の主面を処理した後に、半絶縁性基板を成長炉にセットする工程と、（ｃ）半絶縁性基板の主面上に半絶縁性エピタキシャル層を成長炉で成長する工程とを備え、処理は、フッ酸過水処理、硫酸過水処理およびＫＯＨ過水処理のいずれかであり、半絶縁性基板と半絶縁性エピタキシャル層との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０^１８ｃｍ^−３未満である。

この方法によれば、半絶縁性エピタキシャル層を成長炉で成長する前に、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびＫＯＨ過水処理を半絶縁性基板の主面に行うので、界面におけるＳｉ濃度のプロファイルのピーク値を低減できる。

本発明に係る方法は、半絶縁性エピタキシャル層の成長の前に、半絶縁性基板の主面上にIII族窒化物半導体層を成長炉で成長する工程を更に備えことができる。III族窒化物半導体層の厚さは半絶縁性エピタキシャル層の厚さより薄く、III族窒化物半導体層は、鉄ドープ窒化ガリウム系材料、Ｍｇドープ窒化ガリウム系材料、炭素ドープ窒化ガリウム系材料、低温成長ＧａＮ、低温成長ＡｌＧａＮ、および低温成長ＡｌＮのいずれかであり、低温成長ＧａＮ、低温成長ＡｌＧａＮ、および低温成長ＡｌＮの成長温度は半絶縁性エピタキシャル層の成長温度よりも低い。

この方法によれば、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびＫＯＨ過水処理といった処理に加えて、上記の材料からなるIII族窒化物半導体層を形成すれば、界面におけるキャリア濃度を低減できる。

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。

以上説明したように、本発明によれば、ブレークダウン電圧が向上されたIII族窒化物電子デバイスが提供される。また、本発明によれば、このIII族窒化物電子デバイスのための積層体ウエハが提供され、さらに、III族窒化物電子デバイスを作製する方法が提供される。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のIII族窒化物電子デバイス、III族窒化物電子デバイスのための積層体ウエハ、およびIII族窒化物電子デバイスを作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

図１は、本実施の形態に係るIII族窒化物電子デバイスを作製する方法の主要な工程のフローを示す図面である。図２は、本実施の形態に係るIII族窒化物電子デバイスを作製する方法の主要な工程を示す図面である。

III族窒化物電子デバイスを作製する方法の主要な工程フロー１００ａの工程Ｓ１０１において、図２（ａ）に示されるように、半絶縁性III族窒化物基板（以下「半絶縁性基板」と記す）１１を準備する。半絶縁性基板１１としては、例えば半絶縁性ＧａＮ、半絶縁性ＡｌＧａＮまたは半絶縁性ＡｌＮからなることができる。これらの半絶縁性は、例えば鉄（Ｆｅ）等の金属を添加することにより実現される。一例では、１×１０^１７ｃｍ^−３以上の鉄を添加したＧａＮ基板のキャリア濃度は、例えば１×１０^１５ｃｍ^−３未満であり、この基板は半絶縁性を示す。引き続く説明では、理解を容易にするために、半絶縁性ＧａＮ基板１１を参照しながら説明する。

工程Ｓ１０２では、半絶縁性ＧａＮ基板１１上にIII族窒化物積層体（以下「積層体」と記す）１９を形成する。この工程内の工程Ｓ１０３において、積層体の形成は、例えば有機金属気相成長（ＯＭＶＰＥ）法を用いて行われる。半絶縁性ＧａＮ基板１１を成長炉にセットして、半絶縁性ＧａＮ基板１１の主面１１ａのサーマルクリーニングをアンモニア（ＮＨ_３）雰囲気中で行う。この後に、工程Ｓ１０３において、半絶縁性ＧａＮ基板１１の主面１１ａ上にIII族窒化物半導体層１３を成長炉で成長する。III族窒化物半導体層１３は、例えばＧａＮ、ＡｌＧａＮといった窒化ガリウム系材料であることが好ましく、またIII族窒化物半導体層１３には、Ｆｅ、ＭｇおよびＣの少なくともいずれか一種の元素が添加される。

成長炉にセットされ成長直前の半絶縁性ＧａＮ基板１１の主面１１ａには、１×１０^２０ｃｍ^−３未満ではあるが高濃度Ｓｉコンタミネーションが存在する。この主面１１ａ上にIII族窒化物半導体層１３が成長される。このため、半絶縁性ＧａＮ基板１１とIII族窒化物半導体層１３との界面には、上記と同様の１×１０^２０ｃｍ^−３未満ではあるがＳｉ濃度のプロファイルのピーク値が存在する。

図２（ｂ）に示されるように、III族窒化物半導体層１３には、Ｓｉ濃度のピーク値の１／１０以上の濃度で所望の元素（Ｆｅ、ＭｇおよびＣの少なくともいずれか一種の元素）が添加されているので、界面におけるＳｉからのキャリアを低減される。Ｆｅ添加では、ＧａＮ中の鉄が形成する準位にキャリアがトラップされる。このため、Ｓｉはｎ型ドーパントとして活性化されているけれども、界面におけるキャリア濃度は、例えば５×１０^１６ｃｍ^−３程度まで低減される。Ｆｅ添加は、例えばフェロセン等を用いることができる。Ｆｅ濃度の範囲は、例えば５×１０^１６ｃｍ^−３以上であり、例えば１×１０^２０ｃｍ^−３以下である。

Ｍｇ添加では、界面近傍には、コンタミネーションのＳｉとドーパントのＭｇの両方が存在するので、ＧａＮ中の活性化ＭｇはＳｉからの電子を補償する。このため、Ｓｉはｎ型ドーパントとして活性化されているけれども、界面におけるキャリア濃度は、例えば５×１０^１６ｃｍ^−３程度まで低減される。Ｍｇ添加は、例えばＣｐ_２Ｍｇ等を用いることができる。Ｍｇ濃度の範囲は、例えば５×１０^１６ｃｍ^−３以上であり、例えば１×１０^２０ｃｍ^−３以下である。

Ｃ添加では、界面近傍には、コンタミネーションのＳｉとドーパントのＣの両方が存在するのでＧａＮ中のカーボン（Ｃ）はＳｉからの電子を補償する。故に、Ｓｉはｎ型ドーパントとして活性化されているけれども、界面におけるキャリア濃度は、例えば１０^１６ｃｍ^−３程度まで低減される。Ｃ添加は、例えばエピタキシャル成長を行うときの成長条件等によって制御されることができる。Ｃ濃度の範囲は、例えば５×１０^１６ｃｍ^−３以上であり、例えば１×１０^２０ｃｍ^−３以下である。

Ｓｉコンタミネーションの影響を低減するためには、III族窒化物半導体層１３の厚さは、例えば１ｎｍ以上であり、また例えば２００ｎｍ以下であることが好ましい。引き続く説明から理解されるように、III族窒化物半導体層１３の厚さはエピタキシャル層１５、１７の厚さより薄い。

工程Ｓ１０４では、第１の半絶縁性III族窒化物エピタキシャル層（以下、「第１のエピタキシャル層」と記す）１５がIII族窒化物半導体層１３上に形成される。このエピタキシャル層１５は、例えば窒化ガリウム系半導体からなることができ、具体的には（ｎ型およびｐ型ドーパントを意図的に供給せずに成長された）ノンドープＧａＮからなることができる。また、工程Ｓ１０５では、第２の半絶縁性III族窒化物エピタキシャル層（以下「第２のエピタキシャル層」と記す）１７が第１のエピタキシャル層１５上に形成される。この半絶縁性ＧａＮ系半導体層１７は、例えば窒化ガリウム系半導体からなることができ、具体的には（ｎ型およびｐ型ドーパントを意図的に供給せずに成長された）ノンドープＡｌＧａＮからなることができる。本実施例では、図２（ｃ）に示されるように、半絶縁性ＧａＮ基板１１上に形成された積層体１９は、III族窒化物半導体層（例えばＦｅドープＧａＮ）１３、第１のエピタキシャル層（例えばｉ−ＧａＮ）および第２のエピタキシャル層（例えばｉ−ＡｌＧａＮ）１７を含む。しかしながら、積層体１９は、この具体例に限定されることはなく、半絶縁性基板を用いるIII族窒化物からなる横型電子デバイスのために必要なIII族窒化物層を含むことができる。

必要な場合には、積層体１９をエッチング等により加工することができる。工程１０６では、積層体１９上に、電子デバイスのための電極を形成する。電子デバイスがダイオードであれば、アノードおよびカソードが形成される。電子デバイスがトランジスタであれば、ソース、ドレインおよびゲートが形成される。電子デバイスのための電極のうち第１の電極は、積層体１９へのショットキ電極であり、残りの電極は積層体１９へのオーミック電極である。

図２（ｃ）に示される、III族窒化物電子デバイス用積層体ウエハＥは、半絶縁性基板１１と、一または複数のエピタキシャル層１５、１７を含む積層体１９とを備えている。積層体１９は、エピタキシャル層１５、１７と半絶縁性基板１１との間に設けられたIII族窒化物半導体層１３を備えることができる。半絶縁性基板１１と積層体１９との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０^２０ｃｍ^−３未満であり、半絶縁性基板１１と積層体１９との界面におけるキャリア密度が、５×１０^１６ｃｍ^−３以下である。この方法によれば、ブレークダウン電圧が向上されたIII族窒化物電子デバイスのための積層体ウエハＥが提供される。電子デバイスが、例えば高電子移動度トランジスタ（ＨＥＭＴ）であれば、積層体ウエハＥは、ＨＥＭＴのためのエピタキシャル構造を有する。

図３は、本実施の形態に係る、III族窒化物電子デバイスを作製する別の方法の主要な工程のフローを示す図面である。III族窒化物電子デバイスを作製する方法の主要な工程フロー１００ｂの工程Ｓ１０１において、図２（ａ）に示されるように、半絶縁性基板１１を準備する。

工程Ｓ１０２ａでは、半絶縁性ＧａＮ基板１１上に積層体を形成する。この工程内の工程Ｓ１０２ａにおいて、積層体１９の形成は、例えばＯＭＶＰＥ法を用いて行われる。半絶縁性ＧａＮ基板１１を成長炉にセットして、半絶縁性ＧａＮ基板１１の主面１１ａのサーマルクリーニングをアンモニア（ＮＨ_３）雰囲気中で行う。この後に、工程Ｓ１０７では半絶縁性ＧａＮ基板１１の主面１１ａ上にIII族窒化物半導体層１３を成長炉で成長する。III族窒化物半導体層１３は、例えば低温成長ＧａＮ、低温成長ＡｌＧａＮ、低温成長ＡｌＮといったIII族窒化物であることが好ましい。引き続く説明では、低温成長のＧａＮ、ＡｌＧａＮ、ＡｌＮは、ＬＴ−ＧａＮ、ＬＴ−ＡｌＧａＮ、ＬＴ−ＡｌＮとして参照される。

成長炉にセットされた成長直前の半絶縁性ＧａＮ基板１１の主面１１ａには、１×１０^２０ｃｍ^−３未満ではあるが高濃度のＳｉコンタミネーションが存在する。この主面１１ａ上にIII族窒化物半導体層１３が成長される。このため、半絶縁性ＧａＮ基板１１とIII族窒化物半導体層１３との界面には、上記と同様の１×１０^２０ｃｍ^−３未満ではあるがＳｉ濃度のプロファイルのピーク値が存在する。

ＬＴ−ＧａＮ、ＬＴ−ＡｌＧａＮ、ＬＴ−ＡｌＮのいずれかであるIII族窒化物半導体層１３を半絶縁性ＧａＮ基板上に直接に成長するので、界面におけるＳｉからのキャリアが、III族窒化物半導体層１３内の準位にトラップされる。このため、Ｓｉはｎ型ドーパントとして活性化されているけれども、界面におけるキャリア濃度は、例えば５×１０^１６ｃｍ^−３程度まで低減される。

低温成長のIII族窒化物半導体層１３の厚さは、Ｓｉコンタミネーションの影響を低減するためには、例えば１ｎｍ以上であり、また例えば２００ｎｍ以下であることが好ましい。引き続く説明から理解されるように、III族窒化物半導体層１３の厚さはエピタキシャル層１５、１７の厚さより薄い。また、ＬＴ−ＧａＮ、ＬＴ−ＡｌＧａＮ、ＬＴ−ＡｌＮの成長温度は、エピタキシャル層１５、１７の成長温度よりも低い。低温成長のIII族窒化物半導体層１３の成長温度は、Ｓｉコンタミネーションの影響を低減するためには、例えば摂氏４５０度以上であり、また摂氏１０００度以下であることが好ましい。

工程フロー１００ａと同様に、工程Ｓ１０４では、第１のエピタキシャル層１５がIII族窒化物半導体層１３上に形成される。また、工程Ｓ１０５では、第２のエピタキシャル層１７が第１のエピタキシャル層１５上に形成される。必要な場合には、積層体１９をエッチング等により加工することができる。工程１０６では、積層体１９上に、電子デバイスのための電極を形成する。

本実施例では、図２（ｃ）に示されるように、III族窒化物電子デバイス用積層体ウエハＥは、半絶縁性ＧａＮ基板１１と、一または複数のエピタキシャル層１５、１７を含む積層体１９を含み、また積層体１９は、III族窒化物半導体層（例えばＬＴ−ＧａＮ）１３、第１のエピタキシャル層１５（例えばｉ−ＧａＮ）および第２のエピタキシャル層（例えばｉ−ＡｌＧａＮ）１７を有する。しかしながら、積層体１９は、この具体例に限定されることはなく、半絶縁性基板を用いIII族窒化物から成る横型電子デバイスのために必要なIII族窒化物層を含むことができる。

図４は、本実施の形態に係る、III族窒化物電子デバイスを作製する更なる別の方法の主要な工程のフローを示す図面である。III族窒化物電子デバイスを作製する方法の主要な工程フロー１００ｃの工程Ｓ１０１において、図２（ａ）に示されるように、半絶縁性基板１１を準備する。

積層体ウエハを作製するための工程Ｓ１０８では、半絶縁性ＧａＮ基板１１上に積層体１９を形成する前に、工程１０９において、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびＫＯＨ過水処理のいずれかの処理を半絶縁性基板１１の主面１１ａに施す。この処理により、半絶縁性基板１１と積層体１９との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０^１８ｃｍ^−３未満にまで低下する。この処理の後に、処理された半絶縁性基板を成長炉にセットする。

この工程Ｓ１０８内の工程Ｓ１０２ｂにおける積層体１９の形成は、例えばＯＭＶＰＥ法を用いて行われる。半絶縁性ＧａＮ基板１１を成長炉にセットして、半絶縁性ＧａＮ基板１１の主面１１ａのサーマルクリーニングをアンモニア（ＮＨ_３）雰囲気中で行う。工程Ｓ１０４では、工程フロー１００と同様に、第１のエピタキシャル層１５が半絶縁性ＧａＮ基板１１の主面１１ａ上に形成される。

必要な場合には、第１のエピタキシャル層１５の形成の前に、III族窒化物半導体層１３を成長することができる。III族窒化物半導体層１３は、ＬＴ−ＧａＮ、ＬＴ−ＡｌＧａＮ、ＬＴ−ＡｌＮ、Ｆｅドープ窒化ガリウム系材料、Ｍｇドープ窒化ガリウム系材料、およびＣドープ窒化ガリウム系材料であることができる。この方法によれば、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびＫＯＨ過水処理といった処理に加えて、上記の材料からなるIII族窒化物半導体層を形成すれば、界面におけるキャリア濃度を低減できる。

また、工程Ｓ１０５では、第２のエピタキシャル層１７がIII族半絶縁性ＧａＮ系半導体層１５上に形成される。必要な場合には、積層体１９をエッチング等により加工することができる。工程１０６では、積層体１９上に、電子デバイスのための電極を形成する。

本実施例では、図２（ｃ）に示されるように、III族窒化物電子デバイス用積層体ウエハＥは、半絶縁性ＧａＮ基板１１と、一または複数のエピタキシャル層１５、１７を含む積層体１９を含む。第１のエピタキシャル層１５は、半絶縁性ＧａＮ基板１１上に直接に形成されている。積層体１９は、第１のエピタキシャル層１５（例えばｉ−ＧａＮ）および第２のエピタキシャル層（例えばｉ−ＡｌＧａＮ）１７を有する。しかしながら、積層体１９は、この具体例に限定されることはなく、半絶縁性基板を用いるIII族窒化物横型電子デバイスのために必要なIII族窒化物層を含むことができる。

成長炉にセットされ成長直前の半絶縁性ＧａＮ基板１１の主面１１ａにおけるＳｉコンタミネーションは、上記の処理により１×１０^１８ｃｍ^−３未満にまで低減された。この主面１１ａ上にエピタキシャル層１３が成長される。このため、半絶縁性ＧａＮ基板１１とエピタキシャル層１３との界面には、活性化されたＳｉ濃度は非常に少ない。

引き続き、本発明の実施の形態の実施例を説明する。
（実施例）
実験Ａ： サファイア基板上に形成されたＨＥＭＴ構造
Ｃ面サファイア基板を準備した。このサファイア基板をＯＭＶＰＥ炉に投入した後、この炉内にて水素雰囲気中でサーマルクリーニングのための熱処理を行う。この後に、摂氏５５０度で低温ＡｌＮバッファ層を形成した。この後に、温度を上昇して、基板上にノンドープＧａＮエピタキシャル膜を成長した。このＧａＮ膜の厚さは、２μｍであった。次いで、ＧａＮ膜上にノンドープＡｌ_０．２５Ｇａ_０．７５Ｎエピタキシャル膜を成長した。このＡｌＧａＮ膜の厚さは、３０ｎｍであった。このエピタキシャル基板の二次イオン放出質量（ＳＩＭＳ）分析により、基板とノンドープＧａＮ膜との界面近傍におけるＳｉ濃度は、１×１０^１６ｃｍ^−３未満であり、酸素濃度は、基板に到達する前のエピタキシャル領域では、１×１０^１７ｃｍ^−３未満であった。また、ＣＶ測定によればキャリアは１×１０^１５ｃｍ^−３未満であった。つまり、ノンドープＧａＮ膜は半絶縁性である。

実験Ｂ：導電性ＧａＮ基板上に形成されたＨＥＭＴ構造
導電性ＧａＮ基板（キャリア濃度１×１０^１８ｃｍ^−３）を準備した。このＧａＮ基板をＯＭＶＰＥ炉に投入した後、炉内にてＧａＮ基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の条件は、アンモニア雰囲気、摂氏９５０度、圧力２００ｔｏｒｒ、ＮＨ_３流量１５ｓｌｍ、Ｈ_２流量５ｓｌｍであった。この熱処理の後に、導電性ＧａＮ基板上にノンドープＧａＮエピタキシャル膜を成長した。このＧａＮ膜の厚さは、２μｍであった。次いで、ＧａＮ膜上に、ノンドープＡｌ_０．２５Ｇａ_０．７５Ｎエピタキシャル膜を成長した。このＡｌＧａＮ膜の厚さは、３０ｎｍであった。ＳＩＭＳ分析によれば、基板とノンドープＧａＮ膜との界面近傍におけるＳｉ濃度は、１×１０^２０ｃｍ^−３未満であり、界面にＳｉのパイルアップが観測された。ＣＶ測定によれば、キャリアは５×１０^１８ｃｍ^−３程度であった。

実験Ｃ：半絶縁性ＧａＮ基板上に直接に形成されたＨＥＭＴ構造
半絶縁性ＧａＮ基板（キャリア濃度１×１０^１５ｃｍ^−３以下）を準備した。このＧａＮ基板をＯＭＶＰＥ炉に投入した後、実験Ｂと同様に、炉内にてＧａＮ基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の後に、半絶縁性ＧａＮ基板上にノンドープＧａＮエピタキシャル膜を成長した。このＧａＮ膜の厚さは、２μｍであった。次いで、ＧａＮ膜上に、ノンドープＡｌ_０．２５Ｇａ_０．７５Ｎエピタキシャル膜を成長した。このＡｌＧａＮ膜の厚さは、３０ｎｍであった。ＳＩＭＳ分析によれば、基板とノンドープＧａＮ膜との界面近傍におけるＳｉ濃度は、１×１０^２０ｃｍ^−３未満であり、界面にＳｉのパイルアップが観測された。界面のＳｉは活性化されており、ＣＶ測定によればキャリアは５×１０^１８ｃｍ^−３程度であった。

実験Ｄ：半絶縁性ＧａＮ基板のフッ酸過水処理後に形成されたＨＥＭＴ構造
半絶縁性ＧａＮ基板（キャリア濃度１×１０^１５ｃｍ^−３以下）を準備した。このＧａＮ基板をＯＭＶＰＥ炉に投入する前に、半絶縁性ＧａＮ基板の表面にフッ酸過水処理（摂氏８０度で２０分間）を行った。また、この処理後に、純水を用いて基板を処理した。処理後に速やかに、このＧａＮ基板をＯＭＶＰＥ炉に投入した。実験Ｂと同様に、炉内にてＧａＮ基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の後に、半絶縁性ＧａＮ基板上にノンドープＧａＮエピタキシャル膜を成長した。このＧａＮ膜の厚さは、２μｍであった。次いで、ＧａＮ膜上に、ノンドープＡｌ_０．２５Ｇａ_０．７５Ｎエピタキシャル膜を成長した。このＡｌＧａＮ膜の厚さは、３０ｎｍであった。ＳＩＭＳ分析によれば、基板とノンドープＧａＮ膜との界面近傍におけるＳｉ濃度は、１×１０^１８ｃｍ^−３未満であり、界面におけるＳｉのパイルアップが上記の処理により低減された。界面のＳｉは活性化されていたけれども、ＣＶ測定によればキャリアは５×１０^１６ｃｍ^−３程度であり、良好な結果を得た。

半絶縁性基板のためのフッ酸過水処理の一例を示す：
（１）アセトン洗浄：１０分
（２）超純水リンス：５分
（３）ＨＦ：Ｈ_２Ｏ_２：Ｈ_２Ｏ＝１：１：１０の溶液、１０分、（摂氏４０度）
（４）超純水リンス：５分
（５）ＮＨ_４ＯＨ：Ｈ_２Ｏ_２：Ｈ_２Ｏ＝１：１：５の溶液、１０分、（摂氏４０度）
（６）超純水リンス：５分
（７）Ｎ_２ブロー：２０秒
クリーンルームであっても空気中に放置するだけで、ＧａＮ基板表面にＳｉが付着する。このため、Ｎ_２ブロー後に直ちに、基板をウエハトレーに入れた後に、このトレイを窒素で満たされた密閉容器に移す。この密閉容器内においても、Ｓｉの付着量が増加する。導電性ＧａＮ基板を用いる光デバイスや縦型電子デバイスでは、界面におけるＳｉのパイルアップの影響は表れない。半絶縁性基板の洗浄工程から結晶成長工程までの時間（大気に曝されている時間）を短くすることにより、上記界面でのＳｉのパイルアップを低下できる。しかしながら、このように配慮した工程を含む作製フローでも、本実施の形態での電子デバイスの構造、その作製方法および積層体ウエハは、Ｓｉの影響を除くために有効である。

実験Ｅ：半絶縁性ＧａＮ基板を化学処理せずに、ドープ層を含むＨＥＭＴ構造を形成
半絶縁性ＧａＮ基板（キャリア濃度１×１０^１５ｃｍ^−３以下）を準備した。このＧａＮ基板をＯＭＶＰＥ炉に投入した後に、実験Ｂと同様に、炉内にてＧａＮ基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の後に、半絶縁性ＧａＮ基板上に、１×１０^１９ｃｍ^−３のＭｇ濃度を有するＧａＮ層を成長した。このＧａＮ膜の厚さは、０．１μｍであった。ノンドープＧａＮエピタキシャル膜を成長した。このＧａＮ膜の厚さは、１．９μｍであった。次いで、ＧａＮ膜上に、ノンドープＡｌ_０．２５Ｇａ_０．７５Ｎエピタキシャル膜を成長した。このＡｌＧａＮ膜の厚さは、３０ｎｍであった。ＳＩＭＳ分析によれば、基板とノンドープＧａＮ膜との界面近傍におけるＳｉ濃度は、１×１０^２０ｃｍ^−３未満であり、界面にＳｉのパイルアップが観測された。界面のＳｉは活性化されていたけれども、ＣＶ測定によればキャリアは５×１０^１６ｃｍ^−３程度であり、良好な結果を得た。

実験Ｆ：半絶縁性ＧａＮ基板を化学処理せずに、ＬＴ−ＡｌＮ層を含むＨＥＭＴ構造を形成
半絶縁性ＧａＮ基板（キャリア濃度１×１０^１５ｃｍ^−３以下）を準備した。このＧａＮ基板をＯＭＶＰＥ炉に投入した後に、実験Ｂと同様に、炉内にてＧａＮ基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の後に、半絶縁性ＧａＮ基板上に、摂氏５５０度でＡｌＮ層を成長した。このＡｌＮ層の厚さは、１０ｎｍであった。次いで、ノンドープＧａＮエピタキシャル膜を成長した。このＧａＮ膜の厚さは、２．０μｍであった。次いで、このＧａＮ膜上に、ノンドープＡｌ_０．２５Ｇａ_０．７５Ｎエピタキシャル膜を成長した。このＡｌＧａＮ膜の厚さは、３０ｎｍであった。ＳＩＭＳ分析によれば、基板とノンドープＧａＮ膜との界面近傍におけるＳｉ濃度は、１×１０^２０ｃｍ^−３未満であり、界面にＳｉのパイルアップが観測された。界面のＳｉは活性化されていたけれども、ＣＶ測定によればキャリアは５×１０^１６ｃｍ^−３程度であり、良好な結果を得た。

上記の実験Ａ−ＥによりＨＥＭＴ構造を含む積層体ウエハを準備した後、トランジスタのためのドレイン（Ｄ）電極・ソース（Ｓ）電極・ゲート（Ｇ）電極を積層体ウエハ上に形成して、ＨＥＭＴデバイスを作製した。ドレイン・ソース電極はオーミック電極であり、ゲート電極はショットキー電極である。図５は、本実施の形態に係るトランジスタの一例としてＨＥＭＴ構造を示す図面である。本実験例では、ドレイン電極とドレイン電極の間の距離Ｌは１２μｍであり、そのちょうど中間に２μｍ幅のゲート電極を配置した。基板の表面と積層体の上面との距離（積層体の厚さ）Ｔは、距離Ｌよりも小さい。実験Ｄ、実験Ｅおよび実験Ｆにより作製されたトランジスタは、それぞれ、図５（ａ）、図５（ｂ）および図５（ｃ）に示される構造を有する。

−５ボルトの電圧をゲートに印加すると共に、ドレイン−ソース間に−５ボルトの逆バイアスを印加して、リーク電流を測定した。−１００ボルトの逆バイアスを印加した際にリーク電流も測定した。さらに大きな逆バイアスを印加して、素子のブレークダウン電圧も測定した。ブレークダウン電圧の定義は、素子が破壊されるときの電圧とした。以下のとおりであった。

リーク電流は単位（Ａ／ｍｍ）で表される。
実験 リーク電流（−５Ｖ） リーク電流（−１００Ｖ） 破壊電圧
実験Ａ １．２×１０^−３Ａ／ｍｍ ６．４×１０^−３Ａ／ｍｍ ２３２Ｖ
実験Ｂ ２．０×１０^−８Ａ／ｍｍ １．８×１０^−１Ａ／ｍｍ １０８Ｖ
実験Ｃ １．４×１０^−８Ａ／ｍｍ ６．２×１０^−２Ａ／ｍｍ １５６Ｖ
実験Ｄ １．１×１０^−８Ａ／ｍｍ ３．２×１０^−６Ａ／ｍｍ ２８５Ｖ
実験Ｅ ２．６×１０^−８Ａ／ｍｍ ８．４×１０^−６Ａ／ｍｍ ２７９Ｖ
実験Ｆ ６．９×１０^−８Ａ／ｍｍ ３．５×１０^−６Ａ／ｍｍ ２６６Ｖ

実験Ｄでは、フッ酸過水処理を用いたが、硫酸過水処理、リン酸洗浄処理やＫＯＨ過水処理等でも同様の効果があった。実験Ｅでは、添加元素Ｍｇを用いたが、鉄や炭素でも同様の効果があった。実験ＦではＬＴ−ＡｌＮを用いたが、ＬＴ−ＧａＮやＬＴ−ＡｌＧａＮ等でも同様の効果があった。また、実験Ｅや実験Ｆにおいて、積層体を成長する直前に、実験Ｄのようにフッ酸洗浄などを行うことによって基板表面のＳｉ濃度を低減できた。この組み合わせにより、より低いリーク電流・破壊電圧を実現することができた。これらの実験から理解されるように、実験Ｄ、Ｅ、Ｆに適用した技術の組み合わせによってさらなる特性の向上が可能である。

図５を参照しながら、ＨＥＭＴといった電子デバイスの構造を説明するが、本実施の形態から理解されるように、電子デバイスはＭＩＳ型電界効果トランジスタ、ＭＥＳ型電界効果トランジスタ等でもよい。III族窒化物電子デバイスの一例としてトランジスタ（ＨＥＭＴ）３１、４１、５１は、半絶縁性III族窒化物基板（以下、「半絶縁性基板」と記す）３２と、III族窒化物積層体（以下「積層体」と記す）３４とを備える。積層体３４は、半絶縁性基板３２上に設けられている。積層体３４は、一または複数のエピタキシャル層３５、３６を含む。半絶縁性基板３２と積層体３４との界面３３におけるＳｉ濃度のプロファイルのピーク値が、１×１０^２０ｃｍ^−３未満である。基板３２と積層体３４との界面におけるキャリア密度が５×１０^１６ｃｍ^−３以下である。積層体３４には、電極Ｓ、Ｇ、Ｄが形成されている。このIII族窒化物電子デバイス３１、４１、５１によれば、半絶縁性基板３２と積層体３４との界面３３におけるキャリア濃度が上記の値以下であるので、素子のブレークダウン電圧は電極と半絶縁性基板との間の距離によって決まることはない。

電子デバイス３１では、積層体３４は、エピタキシャル層３５、３６と基板３２との間に設けられた窒化ガリウム系半導体層３７を含む。界面３３は、窒化ガリウム系半導体層３７と半絶縁性基板３２とにより形成される。窒化ガリウム系半導体層３７は、Ｓｉ濃度のピーク値の１／１０以上である濃度のＦｅ、Ｍｇ、Ｃの少なくともいずれかを含む。この電子デバイス３１によれば、窒化ガリウム系半導体層３７に含まれるＦｅ、Ｍｇ、Ｃが、界面にパイルアップしたＳｉからキャリアを低減する。

電子デバイス４１は、積層体３４に替えてIII族窒化物積層体（以下「積層体」と記す）４４を有する。積層体４４は、エピタキシャル層３５、３６と半絶縁性基板３２との間に設けられた緩衝層４７を含む。緩衝層４７は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ等からなることができ、好ましくはＬＴ−ＧａＮ、ＬＴ−ＡｌＧａＮ、ＬＴ−ＡｌＮ等からなる。緩衝層４７の厚さはエピタキシャル層３５の厚さより薄い。界面４３は、緩衝層と半絶縁性基板３３とにより形成される。この緩衝層４７に含まれる準位が、界面４３にパイルアップしたＳｉからキャリアをトラップするので、界面４３におけるキャリアの濃度が低減される。

電子デバイス５１は、積層体３４に替えてIII族窒化物積層体（以下「積層体」と記す）５４を有する。積層体５４は、エピタキシャル層３５、３６を含み、エピタキシャル層３５は半絶縁性基板３２上に直接に形成される。この形成の前に、半絶縁性基板３２の表面３２ａに、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびＫＯＨ過水処理のいずれかの処理を施している。この処理により、その表面３２ａ上に成長されたエピタキシャル層３５と半絶縁性基板３２との界面５３において、Ｓｉ濃度のプロファイルピーク値が１×１０^１８ｃｍ^−３未満にできる。

以上説明したように、半絶縁性基板３２と積層体３４、４４、５４との界面３３、４３、５３におけるキャリア密度が上記の値以下であるので、素子のブレークダウン電圧は電極（Ｓ、Ｇ、Ｄ）と半絶縁性基板３２との間の距離によって決まらない。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

図１は、本実施の形態に係るIII族窒化物電子デバイスを作製する方法の主要な工程のフローを示す図面である。 図２は、本実施の形態に係るIII族窒化物電子デバイスを作製する方法の主要な工程を示す図面である。 図３は、本実施の形態に係る、III族窒化物電子デバイスを作製する別の方法の主要な工程のフローを示す図面である。 図４は、本実施の形態に係る、III族窒化物電子デバイスを作製する更なる別の方法の主要な工程のフローを示す図面である。 図５は、本実施の形態に係るトランジスタの一例としてＨＥＭＴ構造を示す図面である。

符号の説明

１１…半絶縁性III族窒化物基板（半絶縁性基板）、１１ａ…半絶縁性ＧａＮ基板主面、１３…III族窒化物半導体層、１５…第１の半絶縁性III族窒化物エピタキシャル層（第１のエピタキシャル層）、１７…第２の半絶縁性III族窒化物エピタキシャル層（第２のエピタキシャル層）、１９…III族窒化物積層体（積層体）、Ｌ…ドレイン電極とドレイン電極の間の距離、Ｔ…基板の表面と積層体の上面との距離（積層体の厚さ）、３１、４１、５１…トランジスタ、３２…半絶縁性III族窒化物基板（半絶縁性基板）、３２ａ…半絶縁性基板表面、３３…界面、３４…III族窒化物積層体（積層体）、３５、３６…エピタキシャル層、３７…窒化ガリウム系半導体層、４３…界面、４４…III族窒化物積層体（積層体）、４７…緩衝層、５３…界面、５４…III族窒化物積層体（積層体）、Ｓ、Ｇ、Ｄ…電極

Claims (5)

1. III族窒化物電子デバイスであって、
   半絶縁性III族窒化物基板と、
   前記半絶縁性III族窒化物基板上に設けられたIII族窒化物積層体と、
   前記III族窒化物積層体の表面上に設けられたソース電極、ゲート電極およびドレイン電極と、
   を備え、
   前記III族窒化物積層体は、一または複数の半絶縁性III族窒化物エピタキシャル層を含み、
   前記半絶縁性III族窒化物基板と前記III族窒化物積層体との界面におけるシリコン濃度のプロファイルのピーク値が、１×１０^２０ｃｍ^−３未満であり、
   前記半絶縁性III族窒化物基板と前記III族窒化物積層体との界面におけるキャリア密度が、５×１０^１６ｃｍ^−３以下であり、
   前記III族窒化物積層体は、前記半絶縁性III族窒化物エピタキシャル層と前記半絶縁性III族窒化物基板との間に設けられた窒化ガリウム系半導体層を含み、
   前記界面は、前記窒化ガリウム系半導体層と前記半絶縁性III族窒化物基板とにより形成され、
   前記窒化ガリウム系半導体層は、前記シリコン濃度の前記ピーク値の１／１０以上である濃度の鉄を含み、
   前記窒化ガリウム系半導体層は、前記半絶縁性III族窒化物エピタキシャル層より低温で成長された緩衝層であり、
   前記緩衝層の厚さは、前記半絶縁性III族窒化物エピタキシャル層の厚さより薄く、
   前記半絶縁性III族窒化物基板は、１×１０ ^１７ ｃｍ ^−３ 以上の鉄を添加したＧａＮからなり、
   前記ソース電極と前記ドレイン電極との間隔は、前記III族窒化物積層体の厚さよりも大きい、
   ことを特徴とするIII族窒化物電子デバイス。
2. 前記緩衝層の成長温度は摂氏４５０度以上であり、また摂氏１０００度以下である、ことを特徴する請求項１に記載されたIII族窒化物電子デバイス。
3. 前記緩衝層は低温成長ＧａＮ緩衝層であり、
   前記界面は、前記ＧａＮ緩衝層と前記半絶縁性III族窒化物基板とにより形成される、ことを特徴する請求項１又は請求項２に記載されたIII族窒化物電子デバイス。
4. 前記緩衝層は低温成長ＡｌＮ緩衝層であり、
   前記界面は、前記ＡｌＮ緩衝層と前記半絶縁性III族窒化物基板とにより形成される、ことを特徴する請求項１又は請求項２に記載されたIII族窒化物電子デバイス。
5. 前記緩衝層は低温成長ＡｌＧａＮ緩衝層であり、
   前記界面は、前記ＡｌＧａＮ緩衝層と前記半絶縁性III族窒化物基板とにより形成される、ことを特徴する請求項１又は請求項２に記載されたIII族窒化物電子デバイス。

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