JP5264262B2 - ディジタル信号入力装置及び制御方法 - Google Patents

ディジタル信号入力装置及び制御方法 Download PDF

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Description

この発明は、入力される直流電圧をディジタル信号に変換して取り込むディジタル信号入力装置に関し、特に、変電所などの電気所にて使用するのに好適なディジタル信号入力装置に関するものである。
この発明が対象とするディジタル信号入力装置は、直流電圧を入力できる第１の入力端子及び第２の入力端子の間に設けられる充電回路と、この充電回路の充電電圧が、所定の検出レベルを超えるとき論理値“１”、前記所定の検出レベルを超えないとき論理値“０”のディジタル信号を内部回路へ出力するディジタル信号検出部とを備えている。なお、前記充電回路及びディジタル信号検出部の全体は、内部回路に対するいわゆる入力回路と言えるので、以下では説明の便宜から、前記充電回路及びディジタル信号検出部の全体を指す場合は「入力回路」の語を用いている。
従来のディジタル信号入力装置としては、例えば特許文献１の図３に示されたものがある。この特許文献１の図３に示される従来のディジタル信号入力装置では、前記入力回路がディジタル信号入力部（１０）として示されている。
前記充電回路は、ディジタル信号入力部（１０）では、電源（５）の正極側にＳＷを介して接続される入力端子（以降、この接続態様の入力端子を上記の例えば「第１の端子」とする。）と、電源（５）の負極側に接続される入力端子（以降、この接続態様の入力端子を上記の例えば「第２の端子」とする。）との間に直列に接続される電流制限用抵抗器（１）及びノイズ除去用のＣＲフィルタ（２）の全体構成で示されている。ＣＲフィルタ（２）は、コンデンサと抵抗器の並列回路で構成される。
電流制限用抵抗器（１）とＣＲフィルタ（２）との直列回路では、第１の入力端子及び第２の入力端子の間に直流電圧が印加されたときに、この直列回路における時定数に従って、ＣＲフィルタ（２）を構成するコンデンサへの充電動作が行われる。なお、第１の入力端子及び第２の入力端子の間に直流電圧が印加されなくなったときは、放電動作が、ＣＲフィルタ（２）を構成するコンデンサと抵抗器との閉回路においてそこでの時定数に従って行われる。
また、前記ディジタル信号検出部は、ディジタル信号入力部（１０）では、ＣＲフィルタ（２）の両端間に、ツェナーダイオード（３）と絶縁用フォトカプラ（４）の内蔵発光ダイオードとを直列に配置し、絶縁用フォトカプラ（４）の内蔵フォトトランジスタがディジタル信号（“１”“０”）を内部回路へ出力する構成として示されている。この構成では、ツェナーダイオード（３）のオン動作電圧と絶縁用フォトカプラ（４）のオン動作電圧との和が、充電回路での充電電圧に対する検出レベルを与える。
この種のディジタル信号入力装置は、例えば変電所などの電気所の例で言えば、当該電気所に設備されている同じ直流制御電源に接続される複数の機器の状態を、その直流制御電源を使って、ディジタル信号の論理値“１”“０”に変換して制御盤などに取り込むために使用されている。
したがって、電気所で使用されるディジタル信号入力装置での前記した入力回路は、直流制御電源の正極側に並列に接続される複数のスイッチと１対１の関係で設けられる複数の第１の入力端子と、前記直流制御電源の負極側に接続できる第２の入力端子とを備え、同一回路構成の前記した入力回路が、一方の入力端が複数の第１の入力端子の対応する端子に接続され、他方の入力端が共通に第２の入力端子に接続される形で設けられる。
ところで、従来のディジタル信号入力装置における入力回路では、電流制限用抵抗器やツェナーダイオードは、絶縁用フォトカプラの内蔵発光ダイオードを発光させる駆動電流によって発熱するので、複数個並列に配置されている入力回路に同時期に前記の駆動電流が流れる場合には、相当な発熱量になる。
この発熱の問題を解決するために、特許文献１では、その図１に示されているように、１個の絶縁用フォトトランジスタに、ツェナーダイオード、ＣＲフィルタを介して第１の入力端子の数だけの時分割用フォトトランジスタを並列に接続し、各時分割用フォトトランジスタを時分割制御信号によって択一的にオン動作させて、各第１の入力端子に印加される直流電圧を時分割的にディジタル信号へ変換して取り込む構成例が開示されている。電気所で使用するディジタル信号入力装置もこの構成を採用すれば、電流制限用抵抗器やツェナーダイオードには、短時間のパルス電流が流れるので、発熱の程度は大幅に低減される。
特開２００２−８４１６９号公報（図１、図３）
しかし、電気所で使用するディジタル信号入力装置では、前記した発熱の問題の他に、特許文献１（図１）に示される構成では対処できない問題がある。
電気所では、ＤＣ４８Ｖ、ＤＣ１１０Ｖ、ＤＣ２２０Ｖなど多種類の電圧の直流制御電源が使用されている。しかも、電気所で使用するディジタル信号入力装置では、電力用保護継電器の電気規格ＪＥＣ−２５００等に定められる各種の要求事項を満たすことが求められている。この要求事項には、例えば、入力する直流電圧が定格電圧の変動範囲内にある場合に「電圧入力有り」と検出すべきとの要求や、電圧変動範囲の重複しない２つの異なる定格電圧において同じ値の直流電圧が判断対象となる場合に、一方の定格電圧では「電圧入力有り」と検出し、他方の定格電圧では「電圧入力無し」と検出すべきとの要求などが定められている。
すなわち、電気所で使用するディジタル信号入力装置では、前記した発熱の抑制策の他に、値の異なる直流電圧に応じて、さらには、前記の要求事項に応じて正しく前記したディジタル信号への変換動作が行えるようにする必要がある。
この問題に対しては、ツェナーダイオードのツェナー電圧と絶縁用フォトカプラのオン動作電圧との和で決まる検出レベルに対して、電流制限用抵抗器の値及びＣＲフィルタの値を、異なる定格電圧に応じて、さらには、前記の要求事項に応じて適切に定める必要があるので、同一構成の入力回路では対応できない。
そのため、電気所で使用する従来のディジタル信号入力装置では、入力回路を電気所に設備されている直流制御電源の電圧毎に異なる構成としていた。つまり、入力回路は、電気所に設備されている直流制御電源の電圧毎に、電流制限用抵抗器やツェナーダイオードに対して、対応する直流電圧に応じた電力消費に耐える素子選択を行い、必要に応じて絶縁用フォトカプラも素子選択を行い、また、電流制限用抵抗器の値及びＣＲフィルタの時定数も対応する直流電圧に応じて定める構成としていた。
この発明は、上記に鑑みてなされたものであり、同一構成の入力回路で、多種類の直流電圧に対する発熱抑制が行えるとともに、その多種類の直流電圧を適切なディジタル信号に変換できるディジタル信号入力装置及び制御方法を得ることを目的とする。
上述した目的を達成するために、この発明は、直流電圧が印加される第１の入力端子及び第２の入力端子と、前記第１の入力端子と前記第２の入力端子との間に接続される充電回路と、前記充電回路の充電電圧が所定の検出レベルを超えるか否かに応じた論理値のディジタル信号を内部回路へ出力するディジタル信号検出部とを備えるディジタル信号入力装置において、指定されたパルス幅及びパルス周期を用いて定周期のパルス信号を生成して出力するパルス制御部と、前記第１の入力端子または前記第２の入力端子と前記充電回路との間に設けられ、前記充電回路への前記直流電圧の印加期間を前記パルス信号のパルス幅によって制御するスイッチング素子とを備えていることを特徴とする。
この発明によれば、同一構成の入力回路で、多種類の直流電圧に対する発熱抑制が行えるとともに、その多種類の直流電圧を適切なディジタル信号に変換できるディジタル信号入力装置が実現できるという効果を奏する。
以下に図面を参照して、この発明にかかるディジタル信号入力装置の好適な実施の形態を詳細に説明する。
実施の形態１．
図１は、この発明の実施の形態１によるディジタル信号入力装置の構成を示すブロック図である。
図１において、直流電源Ｅとｎ個のスイッチ（ＳＷ１〜ＳＷｎ）は、ディジタル信号入力装置１ａに付随する設備ではなく、ディジタル信号入力装置１ａを設置する現場（ここでは、変電所などの電気所）に設けられている設備である。
すなわち、直流電源Ｅは、変電所などの電気所に設備されている直流制御電源である。この直流電源Ｅの電圧としては、ＤＣ４８Ｖ、ＤＣ１１０Ｖ、ＤＣ２２０Ｖなど多種類の電圧が使用されている。この直流電源Ｅの電圧は、全ての電気所において必ずしも同じ電圧値ではなく、電気所によって異なる場合もある。そして、図１に示されるように、直流電源Ｅは、接地事故時の電圧確保のために、直列に接続した２電源の中点を接地した形態で設置される場合もある。
また、ｎ個のスイッチ（ＳＷ１〜ＳＷｎ）は、それらの一端が直流電源Ｅの正極端に並列に接続され、それぞれ、外部から与えられる２値レベルのディジタル信号ＤＩ１〜ＤＩｎによって開閉動作を行う。
さて、図１に示すように、この実施の形態１によるディジタル信号入力装置１ａは、外部入力端子として、上記したｎ個のスイッチ（ＳＷ１〜ＳＷｎ）の各他端を接続できるｎ個の第１の入力端子１−１〜１−ｎと、上記した直流電源Ｅの負極端を接続できる第２の入力端子２とを備えている。
そして、ｎ個の第１の入力端子１−１〜１−ｎと１対１の関係で設けられるｎ個のディジタル信号入力部３と、バッファ回路４と、制御部（ＣＰＵ）５ａと、記憶部６と、パルス制御部７ａと、入力制御用フォトカプラ８とを備えている。
ｎ個のディジタル信号入力部３は、それぞれ、電流制限用抵抗器１１、コンデンサ１２ａと抵抗器１２ｂとの並列回路で構成されるノイズ除去用のＣＲフィルタ１２、ツェナーダイオード１３、絶縁用フォトカプラ１４、及び信号受信部１６を備えている。なお、特許文献１の図３では、ｎ個のディジタル信号入力部３において信号受信部１６を除いた構成が示されている。
ｎ個の第１の入力端子１−１〜１−ｎ及び第２の入力端子２とｎ個のディジタル信号入力部３との接続関係を、第１の入力端子１−１と第２の入力端子２との間での接続関係の例で示す。第１の入力端子１−１は、電流制限用抵抗器１１を介して、ＣＲフィルタ１２の一端とツェナーダイオード１３のカソード端子とに接続される。
ツェナーダイオード１３のアノード端子は、絶縁用フォトカプラ１４の内蔵発光ダイオード１４ａを介して、ＣＲフィルタ１２の他端と、この実施の形態１による入力制御用フォトカプラ８の内蔵フォトトランジスタ８ｂのコレクタ端子とに接続される。この内蔵フォトトランジスタ８ｂのエミッタ端子が第２の入力端子２に接続される。
そして、絶縁用フォトカプラ１４の内蔵フォトトランジスタ１４ｂは、コレクタ端子がプルアップ抵抗器１５を介して動作電源に接続されるとともに、この実施の形態１による信号受信部１６を介してバッファ回路４に接続され、エミッタ端子が信号グランドＳＧに接続されている。
つまり、この実施の形態１による入力制御用フォトカプラ８の内蔵フォトトランジスタ８ｂは、前記した充電回路である電流制限用抵抗器１１とＣＲフィルタ１２との直列回路に対して直列に接続され、それら全体の直列回路の両端に、第１の入力端子１−１と第２の入力端子２が接続されている。そして、前記したディジタル信号検出部であるツェナーダイオード１３と絶縁用フォトカプラ１４との直列回路は、ＣＲフィルタ１２の両端間に並列に配置されている。この構成から理解できるように、入力制御用フォトカプラ８の内蔵フォトトランジスタ８ｂは、図１では、第２の入力端子２とＣＲフィルタ１２との間に設けてあるが、第１の入力端子１−１と電流制限用抵抗器１１との間に設けてもよい。
入力制御用フォトカプラ８の内蔵発光ダイオード８ａは、アノード端子がこの実施の形態１によるパルス制御部７ａの出力端に接続され、カソード端子が信号グランドＳＧに接続されている。つまり、入力制御用フォトカプラ８は、パルス制御部７ａが後述するようにして出力する定周期Ｔのパルス信号ｂを受けて、各パルス信号ｂのパルス幅に相当する期間内だけオン動作状態になる。これによって、ＣＲフィルタ１２の他端、及び絶縁用フォトカプラ１４の内蔵発光ダイオード１４ａのカソード端子と、第２の入力端子２との間の経路が、入力制御用フォトカプラ８の内蔵フォトトランジスタ８ｂがオン動作している期間だけ導通状態になるように制御される。
したがって、ｎ個のディジタル信号入力部３では、それぞれ、入力制御用フォトカプラ８の内蔵フォトトランジスタ８ｂがオン動作している期間だけ、充電回路である電流制限用抵抗器１１とＣＲフィルタ１２との直列回路の両端に直流電圧が印加され、充電動作が行われる。これによって、充電回路の充電電圧がツェナーダイオード１３のツェナー電圧と絶縁用フォトカプラ１４のオン動作電圧との和で規定される検出レベルに到達する時間が、内蔵フォトトランジスタ８ｂのオン動作時間、つまりパルス信号ｂのパルス幅の長短に応じて変更されることになる。
パルス制御部７ａは、パルス信号発生器とこのパルス信号発生器にＣＰＵ５ａから受け取ったパルス幅及びパルス周期ａを設定する制御回路とを備えている。これによって、パルス制御部７ａは、ＣＰＵ５ａから指定されたパルス幅及びパルス周期ａを用いて、定パルス幅のパルス信号ｂを定周期Ｔ毎に出力する。
ｎ個のディジタル信号入力部３におけるｎ個の信号受信部１６は、それぞれ、基本的には、ラッチ回路を備え、対応する絶縁用フォトカプラ１４の内蔵フォトトランジスタ１４ｂのコレクタ端子からの出力状態をパルス制御部７ａが出力するパルス信号ｂの後縁（図示例では立ち下がり）で取り込み、それを１パルス周期Ｔの間保持するが、内蔵フォトトランジスタ１４ｂのコレクタ端子の出力レベルは、図１に示す構成では、前記したように、論理値“１”の信号レベルは信号グランドＳＧ電位の低レベルであり、論理値“０”の信号レベルは動作電源電位の高レベルであるので、それを反転して取り込むインバータ回路をラッチ回路の入力段に設けてある。
バッファ回路４は、ｎ個の信号受信部１６がそれぞれ保持するディジタル信号（“１”“０”）を取り込み記憶する。
ＣＰＵ５ａが備える整定処理２６は、工場出荷前の初期設定モードとして、係員が手操作によって、電気所に設備される直流電源Ｅの電圧種類毎に入力する、当該ディジタル信号入力装置１ａに印加される直流電圧（つまり定格電圧）とその定格電圧に対するパルス幅及び周波数（パルス周期）とを、記憶部６に格納する処理を行ようになっている。したがって、記憶部６としては、ＣＰＵ５ａが備える記憶部を用いることもできる。
ＣＰＵ５ａは、当該ディジタル信号入力装置１ａに入力する直流電圧が定められて運転が開始されるときに、記憶部６から、その入力する直流電圧に対する定格電圧でのパルス幅及びパルス周期ａを読み出してパルス制御部７ａに与える。
そして、ＣＰＵ５ａは、信号読取処理２５を実行してバッファ回路４からディジタル信号を読み出し、そのディジタル信号が、論理値“１”であれば「電圧入力有り」、論理値“０”であれば「電圧入力無し」と判定するが、前記した電力用保護継電器の電気規格ＪＥＣ−２５００に定められる各種の要求事項を満たす判定動作も行う。
この電気規格ＪＥＣ−２５００に定められる要求事項には、例えば、次のような要求が含まれている。
例えば、或るスイッチが閉路動作して入力する直流電源Ｅの電圧が定格電圧の変動範囲「定格電圧の＋３０％〜−２０％」内にある場合に「電圧入力有り」と検出すべきとの要求がある。
また、直流電源Ｅが、図１に示すように、直列に接続した２電源の中点を接地した形態である場合での要求事項として、第１の入力端子で接地事故が発生した場合には、入力電圧は、１／２になるが、この場合に、誤って「電圧入力有り」を検出してはならないという要求がある。
具体的に説明すると、定格電圧ＤＣ１１０Ｖでの要求事項は、ＤＣ８８Ｖ〜ＤＣ１４３Ｖの電圧範囲では、「電圧入力有り」として検出し、ＤＣ１４３×１／２≒７２Ｖ以下は必ず「電圧入力無し」として検出しなければならない、とするものである。
また、定格電圧ＤＣ２２０Ｖでの要求事項は、ＤＣ１７６Ｖ〜ＤＣ２８６Ｖの電圧範囲では、「電圧入力有り」として検出し、ＤＣ２８６×１／２≒１４３Ｖ以下は必ず「電圧入力無し」として検出しなければならない、とするものである。
このように、２種類の定格電圧、上記の例で言えばＤＣ１１０ＶとＤＣ２２０Ｖの各電圧変動範囲において、入力する直流電圧が同じＤＣ１４３Ｖであるが、一方の定格電圧では「電圧入力有り」として検出することが要求され、他方の定格電圧では「電圧入力無し」として検出することが要求される、という相反する要求事項もある。
この実施の形態１では、上記の構成によって、検出レベルに到達するコンデンサ１２ａの充電時間を制御できるので、同一構成の入力回路（ディジタル信号入力部）を用いて、多種類の直流電圧に対する発熱抑制が行えるとともに、その多種類の直流電圧を、上記の例に示したような相反する要求事項を伴う場合において１／２以下の電圧では不検出を可能にするなど、適切なディジタル信号に変換できる。以下、具体的に説明する。
なお、請求項１，２との対応関係を示すと、充電回路には電流制限用抵抗器１１とＣＲフィルタ１２との直列回路の全体が対応し、ディジタル信号検出部にはツェナーダイオード１３と絶縁用フォトカプラ１４の全体が対応し、スイッチング素子には入力制御用フォトカプラ８が対応し、パルス制御部には同名のパルス制御部７ａが対応し、動作管理部にはＣＰＵ５ａが対応し、記憶部には同名の記憶部６が対応している。
次に、図２〜図５を参照して、以上のように構成されるディジタル信号入力装置１ａの動作について説明する。なお、図２は、図１に示すディジタル信号入力装置１ａの１入力系統での動作を説明するための回路図である。図３は、図２に示す回路での各部の動作波形を示すタイムチャートである。図４は、図２に示す回路において入力する直流電圧が変化した場合の動作（その１）を説明するタイムチャートである。図５は、図２に示す回路において入力する直流電圧が変化した場合の動作（その２）を説明するタイムチャートである。
図２において、第１の入力端子１−１と第２の入力端子２との間に直流電圧Ｖ１を印加した状態において、パルス制御部７ａが、ＣＰＵ５ａから入力されるパルス幅及びパルス周期ａを内蔵するパルス信号発生器に設定して、指定されたパルス幅のパルス信号ｂを定周期Ｔで出力すると、入力制御用フォトカプラ８が入力するパルス信号ｂのパルス幅の期間内だけオン動作し、直流電圧Ｖ１がパルス信号ｂのパルス幅の期間内だけ、電流制限用抵抗器１１とＣＲフィルタ１２との直列回路の両端に印加される。ＣＲフィルタ１２の両端には、直流電圧Ｖ１を、電流制限用抵抗器１１の抵抗値Ｒ１と抵抗器１２ｂの抵抗値Ｒ２とによって分圧した電圧Ｖ２が印加される。
これによって、コンデンサ１２ａへの充電電流が、第１の入力端子１−１〜電流制限用抵抗器１１〜ＣＲフィルタ１２〜入力制御用フォトカプラ８の内蔵フォトトランジスタ８ｂ〜第２の入力端子２の経路で流れ、ＣＲフィルタ１２の端子電圧が、電流制限用抵抗器１１の抵抗値Ｒ１とコンデンサ１２ａの容量値Ｃと抵抗器１２ｂの抵抗値Ｒ２によるＣＲ時定数に従った充電動作によって分圧電圧Ｖ２に向かって上昇する。
この場合のＣＲフィルタ１２の端子電圧であるコンデンサ１２ａの充電電圧が分圧電圧Ｖ２に到達する様子は、直流電圧Ｖ１が印加されてからの経過時間をｔとすれば、式（１）で表される。
Figure 0005264262
このように、式（１）に従って充電生成されるコンデンサ１２ａの充電電圧Ｖ２（ｔ）が、ツェナーダイオード１３と絶縁用フォトカプラ１４の内蔵発光ダイオード１４ａとの直列回路の両端に印加される。
この充電電圧Ｖ２（ｔ）が、経過時間ｔ（ここではパルス幅に相当する時間ｔ１）内にツェナーダイオード１３と絶縁用フォトカプラ１４の内蔵発光ダイオード１４ａとの直列回路を開路状態から閉路状態へ移行させる電圧、つまり式（２）で示す検出レベルＶＤ
ＶＤ＝ＺＤ＋Ｖｐｃ ……（２）
を超えると、絶縁用フォトカプラ１４の内蔵フォトトランジスタ１４ｂから論理値“１”のディジタル信号が出力される。超えない場合は、内蔵フォトトランジスタ１４ｂから論理値“０”のディジタル信号が出力される。なお、式（２）において、ＺＤはツェナーダイオード１３のツェナー電圧であり、Ｖｐｃは絶縁用フォトカプラ１４のオン動作電圧である。
信号受信部１６は、入力するパルス信号ｂの立ち下がり時に内蔵フォトトランジスタ１４ｂの出力を取り込み、それを次のパルス信号ｂの立ち下がりまでの期間内保持する。信号受信部１６が保持する論理値“１”または論理値“０”のディジタル信号がバッファ回路４に蓄積され、それをＣＰＵ５ａが信号読取処理２５を実行して読み取る。
次に、入力制御用フォトカプラ８が入力するパルス信号ｂの立ち下がり時にオフ動作を行うと、コンデンサ１２ａへの充電路が無くなるので、コンデンサ１２ａと抵抗器１２ｂとで形成される閉回路を通して放電が行われる。この場合の放電の様子は、式（３）で表される。なお、式（３）において、Ｖ２ｍａｘは式（１）において経過時間ｔをパルス幅に相当する時間ｔ１としたＶ２（ｔ１）である。また、経過時間ｔは、Ｖ２ｍａｘからの経過時間であり、式（１）における経過時間ｔとは異なる値である。
Figure 0005264262
この放電によってＣＲフィルタ１２の端子電圧Ｖ２（ｔ）が検出レベルＶＤよりも小さくなれば、絶縁用フォトカプラ１４は、論理値“０”のディジタル信号を出力する。つまり、パルス幅に相当する時間ｔ１の経過後においてもＣＲフィルタ１２の端子電圧Ｖ２（ｔ）が検出レベルＶＤよりも大きければ、絶縁用フォトカプラ１４は、論理値“１”のディジタル信号を出力する。したがって、パルス信号ｂの周期Ｔは、式（３）において放電後の端子電圧Ｖ２（ｔ）が無視できる程度に低下するまでの経過時間をｔ２とすれば、
ｔ１＋ｔ２≦Ｔ ……（４）
の関係を満たすように定めてある。
そして、直流電圧Ｖ１を与える電気所での直流制御電源の電圧は、前記したように、ＤＣ２２０Ｖ、ＤＣ１１０Ｖ、ＤＣ４８Ｖなど各種ある。それぞれを識別してディジタル信号に変換する場合、以上の説明から理解できるように、Ｒ１，Ｒ２，Ｃを一定とすると、パルス制御部７ａが出力するパルス信号ｂのパルス幅を、入力される直流電圧が高い場合には短くし、低い場合には長くすればよい。これらは、予め、入力される直流電圧毎に適切な値を算定することができる。つまり、記憶部６に格納される直流電圧（定格電圧）についてのパルス幅と周波数（パルス周期）は、このようにして定めたものである。
次に、図３では、２種類の直流電圧ＤＣ２２０Ｖ、ＤＣ１１０Ｖを例に挙げて、図２に示す１系統の回路での動作波形が示されている。
図３（１）：パルス制御部７ａが出力するパルス信号ｂの周期Ｔは、いずれの電圧でも同じ一定値であるが、Ｖ１＝２２０Ｖである場合のパルス信号ｂのパルス幅は、Ｖ１＝１１０Ｖである場合のパルス信号ｂのパルス幅よりも短くなっている。その結果、ＣＲフィルタ１２に印加される直流電圧の印加時間は、図３（２）に示すように、Ｖ１＝２２０Ｖである場合は短くなり、Ｖ１＝１１０Ｖである場合は長くなる。
図３（３）：ＣＲフィルタ１２の端子電圧Ｖ２は、Ｖ１＝２２０Ｖである場合は特性線２０のように変化し、Ｖ１＝１１０Ｖである場合は特性線２１のように変化する。それぞれにおいて、パルス制御部７ａが出力するパルス信号ｂのオン時間の終端において最大値となり、そのパルス信号ｂがオフすると、下降して消滅する経過を辿る波形となる。パルス信号の周期Ｔは、いずれの電圧においても、最大値に到達するまでの時間ｔ１と、無視できる程度に減少するまでの時間ｔ２との和よりも充分に長い時間となっている。
図３（４）：絶縁用フォトカプラ１４の出力状態を論理反転して示してあるが、絶縁用フォトカプラ１４は、いずれの電圧においても、ＣＲフィルタ１２の端子電圧Ｖ２が検出レベルＶＤを超えた時から下回る時までの期間内だけオン動作して論理値“１”のディジタル信号を出力する。
図３（５）：信号受信部１６は、いずれの電圧においても、入力するパルス信号（図３（１））の立ち下がり時に絶縁用フォトカプラ１４の出力を取り込み、それを次のパルス信号の立ち下がり時までの期間内保持する。
次に、図４と図５を参照して、前記した「電力用保護継電器の電気規格ＪＥＣ−２５００に定められる、直流制御電源の電圧変動範囲「定格電圧の＋３０％〜−２０％」において、「電圧入力有り」を検出しなければならない、という要求事項」を満たす動作を説明する。なお、図４と図５において、（１）はパルス制御部７ａが出力するパルス信号ｂのパルス幅を示し、（２）は電圧変動範囲内の各直流電圧Ｖ１での充電動作時におけるＣＲフィルタ１２の端子電圧Ｖ２と検出レベルＶＤとの関係を示し、（３）絶縁用フォトカプラ１４の出力状態を示し、（４）は信号処理部１６の出力状態を示している。
図４は、定格電圧ＤＣ１１０Ｖでの動作例を示す。前記したように、定格電圧ＤＣ１１０Ｖでの要求事項は、ＤＣ８８Ｖ〜ＤＣ１４３Ｖの電圧範囲では、「電圧入力有り」として検出し、ＤＣ１４３×１／２≒７２Ｖ以下は必ず「電圧入力無し」として検出しなければならない、とするものである。
図４（１）に示す定格電圧ＤＣ１１０Ｖの時のパルス幅は、入力する直流電圧Ｖ１がＶ１＝８０Ｖであるときに、ＣＲフィルタ１２の端子電圧Ｖ２が検出レベルＶＤに到達する時間幅に定めてある。図４（２）では、直流電圧Ｖ１が、Ｖ１＝１４３Ｖ〜Ｖ１＝８８Ｖ〜Ｖ１＝８０Ｖと変化する場合が示されている。そして、検出レベルＶＤは、例えばＶ１＝８０Ｖであるとしている。
そうすると、図４（２）に示すように、Ｖ１＝１４３Ｖ〜Ｖ１＝８８Ｖでは、ＣＲフィルタ１２の端子電圧Ｖ２が検出レベルＶＤを超えるが、Ｖ１＝８０Ｖ以下では、ＣＲフィルタ１２の端子電圧Ｖ２は検出レベルＶＤに到達しない。したがって、図４（３）に示すように、絶縁用フォトカプラ１４は、Ｖ１＝１４３Ｖ〜Ｖ１＝８８Ｖの電圧範囲ではオン動作を行うが、Ｖ１＝８０Ｖ以下ではオフ動作を行う。
その結果、図４（４）に示すように、信号受信部１６が入力するパルス信号ｂの立ち下がり時にラッチするディジタル信号は、Ｖ１≧８８Ｖの場合には論理値“１”のディジタル信号となって「電圧入力有り」を検出でき、Ｖ１＝８０Ｖ以下の場合には論理値“０”のディジタル信号となって「電圧入力無し」を検出できる。
また、図５は、定格電圧ＤＣ２２０Ｖでの動作例を示す。前記したように、定格電圧ＤＣ２２０Ｖでの要求事項は、ＤＣ１７６Ｖ〜ＤＣ２８６Ｖの電圧範囲では、「電圧入力有り」として検出し、ＤＣ２８６×１／２≒１４３Ｖ以下は必ず「電圧入力無し」として検出しなければならない、とするものである。
図５（１）に示す定格電圧ＤＣ２２０Ｖの時のパルス幅は、入力する直流電圧Ｖ１がＶ１＝８０Ｖであるときに、ＣＲフィルタ１２の端子電圧Ｖ２が検出レベルＶＤに到達する時間幅に定めてある。図５（２）では、直流電圧Ｖ１が、Ｖ１＝２８６Ｖ〜Ｖ１＝１７６Ｖ〜Ｖ１＝１６０Ｖと変化する場合が示されている。そして、検出レベルＶＤは、例えばＶ１＝８０Ｖであるとしている。
そうすると、図５（２）に示すように、ＣＲフィルタ１２の端子電圧Ｖ２は、Ｖ１＝２８６Ｖ〜Ｖ１＝１７６Ｖでは、検出レベルＶＤを超えるが、Ｖ１＝１６０Ｖ以下では検出レベルＶＤに到達しない。したがって、図５（３）に示すように、絶縁用フォトカプラ１４は、Ｖ１＝２８６Ｖ〜Ｖ１＝１７６Ｖの電圧範囲ではオン動作を行うが、Ｖ１＝１６０Ｖ以下ではオフ動作を行う。
その結果、図５（４）に示すように、信号受信部１６が入力パルスｂの立ち下がり時にラッチするディジタル信号は、Ｖ１≧１７６Ｖの場合には論理値“１”のディジタル信号となって「電圧入力有り」を検出でき、Ｖ１＝１６０Ｖ以下の場合には論理値“０”のディジタル信号となって「電圧入力無し」を検出できる。
以上のように、実施の形態１によれば、直流電圧を印加したときに形成するＣＲフィルタへの充電路を、直流電圧が高い場合は短くなり、低い場合は長くなるパルス幅の期間内だけ閉路し、パルス幅の期間経過後は開路するようにしたので、電流制限用抵抗器やツェナーダイオードでの電力消費を直流電圧が高い場合でも大きく増加しないようにすることができ、直流電圧の大きさを問わず同一構成の入力回路で対応することができる。
また、直流電圧を印加したときのＣＲフィルタの充電電圧が検出レベルに到達する時間を、印加する直流電圧が高い場合は短くなり、低い場合は長くなるパルス幅で決めるようにしたので、入力する直流電圧が複数種類ある場合でも、電流制限用抵抗器、ＣＲフィルタ、ツェナーダイオード及び絶縁用フォトカプラを定格電圧に応じて変更することなく、同一構成の入力回路で対応することができる。
そして、定格電圧として印加する直流電圧に変動範囲が定められていて、それに応じた「電圧入力有り」「電圧入力無し」の検出動作が求められている場合でも、その「電圧入力有り」「電圧入力無し」の中間に検出レベルを定め、その検出レベルに合わせてパルス幅を決めることで、同様に、電流制限用抵抗器、ＣＲフィルタ、ツェナーダイオード及び絶縁用フォトカプラを定格電圧に応じて変更することなく、同一構成の入力回路で対応することができる。
実施の形態２．
図６は、この発明の実施の形態２によるディジタル信号入力装置の構成を示すブロック図である。なお、図６では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
図６に示すように、この実施の形態２によるディジタル信号入力装置１ｂは、図１（実施の形態１）に示した構成において、ＣＰＵ５ａに代えてＣＰＵ５ｂが設けられ、パルス制御部７ａに代えてパルス制御部７ｂが設けられている。ＣＰＵ５ｂでは、時定数判定処理２７が追加されている。
先に示した実施の形態１では、予め、定格電圧とそれに対するパルス幅及びパルス周期を記憶部６に格納しておく場合を示したが、この実施の形態２では、本装置を任意の第１の入力端子と第２の入力端子２との間に印加した所定の定格電圧の下で実際に動作させ、時定数判定処理２７が、そのときに得られたパルス幅から時定数を判定して入力された定格電圧を定め、定めた定格電圧をパルス幅と共に記憶部６に格納する場合を示す。ＣＰＵ５ｂは、この動作を制御する動作モードとして定格電圧設定モードを備えている。
パルス制御部７ｂは、ＣＰＵ５ｂから定格電圧設定モード指令ｃを受けると、ＣＰＵ５ｂから入力検出通知ｄを受けるまでの間、定周期Ｔで出力するパルス信号ｂのパルス幅を予め定めた短いパルス幅から単位幅ずつ徐々に長くする処理を行い、入力検出通知ｄを受けると、パルス出力を停止して、直前までに調整処理したパルス幅ｅをＣＰＵ５ｂに通知することを行う。
以下、図６、図７を参照しつつ図８に沿って、この実施の形態２に関わる部分の動作について説明する。なお、図７は、図６に示すディジタル信号入力装置の動作を説明するタイムチャートである。図８は、図６に示すディジタル信号入力装置の動作を説明するフローチャートである。なお、図７において、図７（２）は、図７（１）にて入力された直流電圧（定格電圧）での充電動作時におけるＣＲフィルタ１２の端子電圧Ｖ２と検出レベルＶＤとの関係を示す。図７（３）は、パルス制御部７ｂが出力するパルス信号のパルス幅を徐々に長くする動作を示す。図７（４）は、ＣＰＵ５ｂが信号読取処理２５を実行して行う判定動作を示す。図７（５）は、ＣＰＵ５ｂが時定数判定処理２７を実行して行う定格電圧を定める動作を示す。また、図８では、処理手順を示すステップは、単に、ＳＴと略記して示す。
図８において、ＳＴ１では、ＣＰＵ５ｂは、動作モードが定格電圧設定モードになるとパルス制御部７ｂに対し定格電圧設定モード指令ｃを通知する。ＳＴ２では、任意の第１の入力端子（例えば第１の入力端子１−１）と第２の入力端子２との間に所定の定格電圧（例えばＤＣ１１０Ｖ）を印加する（図７（１））。
ＳＴ３では、パルス制御部７ｂが、ＣＰＵ５ｂから定格電圧設定モード指令ｃを受け取ると、定周期Ｔで出力するパルス信号ｂのパルス幅を、短いパルス幅から、各パルス周期Ｔにおいて、単位幅ずつ徐々に長くする処理を行う（図７（３））。
その過程においては、図７（２）に示すように、ＣＲフィルタ１２では、端子電圧である充電電圧Ｖ２が検出レベルＶＤ（例えば、８０Ｖ）に向かって上昇していき、検出レベルＶＤを超えると、論理値“１”のディジタル信号を信号受信部１６がパルス信号ｂの立ち下がり時で取り込み保持し、次のパルス信号ｂの立ち下がり時までにバッファ回路４に論理値“１”のディジタル信号が書き込まれる動作が行われる。図７（４）に示す小さい四角形は、前回のパルス幅に今回長くしたパルス幅であって、このタイミングで充電電圧Ｖ２が検出レベルＶＤを超えたので、バッファ回路４に論理値“１”のディジタル信号が書き込まれた様子を示している。
ＳＴ４では、ＣＰＵ５ｂが、パルス制御部７ｂに定格電圧設定モード指令ｃを通知した後、信号読取処理２５を実行して、バッファ回路４から論理値“１”を読み出すのを監視する。そして、図７（４）に小さい四角形で示すように、バッファ回路４から論理値“１”のディジタル信号が読み出せると（ＳＴ４：Ｙｅｓ）、ＳＴ５にて、ＣＰＵ５ｂが、パルス制御部７ｂに対して入力検出ｄを通知する。
ＳＴ６では、パルス制御部７ｂが、ＣＰＵ５ｂから入力検出通知ｄを受け取ると、パルス出力を停止し、伸張処理した合計のパルス幅ｅをＣＰＵ５ｂに通知する。
図７（５）に示す太い右向き矢印の範囲３０は、ＣＰＵ５ｂがパルス制御部７ｂから受け取ったパルス幅ｅが示す時間幅を表している。ＳＴ７では、ＣＰＵ５ｂが、パルス制御部７ｂからパルス幅ｅの通知を受け取ると、時定数判定処理２７を実行し、その受け取ったパルス幅ｅに対応する電圧を前記の式（１）によって求める。そして、求めた電圧が入力端子に印加された電圧であるので、それに対応する定格電圧を定める。例えば、求めた電圧がＤＣ１１１Ｖであれば、定格電圧をＤＣ１１０Ｖと定める。ＳＴ８では、整定処理２６を実行して、定めた定格電圧をパルス制御部７ｂから受け取ったパルス幅ｅと共に記憶部６に格納する。
以上のように、この実施の形態２によれば、任意の第１の入力端子と第２の入力端子２との間に所定の定格電圧を印加するだけで、その定格電圧とそれに対するパルス幅とを自動的に設定することができるので、定格電圧とそれに対するパルス幅の設定を実施の形態１よりも効率よく行うことができる。
実施の形態３．
図９は、この発明の実施の形態３によるディジタル信号入力装置の構成を示すブロック図である。なお、図９では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
図９に示すように、この実施の形態３によるディジタル信号入力装置１ｃは、図１（実施の形態１）に示した構成において、ＣＰＵ５ａに代えてＣＰＵ５ｃが設けられ、パルス制御部７ａに代えてパルス制御部７ｃが設けられている。ＣＰＵ５ｃには、パルス幅調整処理２８が追加されている。
この実施の形態３では、電流制限用抵抗器１１やＣＲフィルタ１２を構成するコンデンサ１２ａ、抵抗器１２ｂの個体誤差、ツェナーダイオード１３や絶縁用フォトカプラ１４の経年変化による検知レベルの変動に対して、パルス幅の調整を行って対処する場合を示す。
ＣＰＵ５ｃは、通常運用モードの他に、製品出荷前に上記したパルス幅の調整を行うためのパルス幅調整モードを備えている。追加されたパルス幅調整処理２８は、パルス幅調整モード時に実行される。
パルス制御部７ｃは、ＣＰＵ５ｃからパルス幅調整モード指令ｆが入力している期間内に、ＣＰＵ５ｃから入力するパルス幅調整指令ｇに従って、定周期Ｔで出力するパルス信号ｂのパルス幅を増減変更して調整することを行う。
パルス制御部７ｃに出力させるパルス信号ｂのパルス幅の調整は、原理的には、任意の第１の入力端子と第２の入力端子２との間に所定の定格電圧を印加してから信号受信部１６が或る論理値のディジタル信号を出力するまでに要した実測時間と理論時間との差を比較して行うが、理論時間は印加する定格電圧に応じて既知の時間であり、対応する論理値も想定できる。
したがって、実際には、得られた論理値（実測値）と予定した論理値（理論値）との一致不一致によってパルス幅調整の要否を判断することになる。このとき、実測時間と理論時間とに差がある場合には、その大小関係には、実測時間＜理論時間の場合と、実測時間＞理論時間の場合とがある。パルス制御部７ｃに出力させるパルス信号ｂのパルス幅を、実測時間＜理論時間の場合は短くする調整を行い、実測時間＞理論時間の場合は長くする調整を行うことになる。
そして、パルス幅調整に用いるディジタル信号入力装置への直流電圧には、例えば、直流電源Ｅが、図９に示すように、直列に接続した２電源の中点を接地した形態である場合に要求される「電圧入力有り」「電圧入力無し」として検出しなければならない電圧を適用することにする。
すなわち、定格電圧ＤＣ２２０Ｖでの要求事項は、ＤＣ１７６Ｖ〜ＤＣ２８６Ｖの電圧範囲では、「電圧入力有り」として検出し、ＤＣ２８６×１／２≒１４３Ｖ以下は必ず「電圧入力無し」として検出しなければならないとするものである。このケースでは、ＤＣ１４３Ｖは、「電圧入力無し」として検出しなければならない最大電圧であるので、これを「最大非検出電圧」と称している。また、ＤＣ１７６Ｖは、「電圧入力有り」として検出しなければならない最小電圧であるので、これを「最小検出電圧」と称して、両者を区別している。
なお、「電圧入力無し」として検出しなければならないケースは、前記の「実測時間＜理論時間」の場合に相当するが、「電圧入力無し」として検出できず「電圧入力有り」として検出した場合を「誤検出」と称している。また、「電圧入力有り」として検出なければならないケースは、前記の「実測時間＞理論時間の場合」に相当するが、「電圧入力有り」として検出できず「電圧入力無し」として検出した場合を「誤不検出」と称して、両者を区別している。
これらの点は、定格電圧がＤＣ１１０Ｖの場合も同様である。すなわち、定格電圧ＤＣ１１０Ｖでの要求事項は、ＤＣ８８Ｖ〜ＤＣ１４３Ｖの電圧範囲では、「電圧入力有り」として検出し、ＤＣ１４３×１／２≒７２Ｖ以下は必ず「電圧入力無し」として検出しなければならない、とするものであるので、最大非検出電圧はＤＣ７２Ｖとなり、最小検出電圧はＤＣ８８Ｖとなる。
したがって、この実施の形態３によるパルス幅の調整動作には、パルス幅調整に用いるディジタル信号入力装置への直流電圧に、（１）最大非検出電圧を適用する場合と、（２）最小検出電圧を適用する場合と、（３）最大非検出電圧と最小検出電圧の双方を適用する場合と、がある。以下、図１０〜図１５を参照して、この順に、この実施の形態３によるパルス幅の調整動作について説明する。
（１）図１０は、図９に示すディジタル信号入力装置への直流電圧に最大非検出電圧を適用した場合のパルス幅の調整動作を説明するタイムチャートである。図１０では、定格電圧がＤＣ２２０Ｖである場合の最大非検出電圧＝ＤＣ１４３Ｖを直流電圧とする動作例が示されている。
図１０において、最大非検出電圧として、定格電圧ＤＣ２２０ＶでのＤＣ１４３Ｖを任意の第１の入力端子と第２の入力端子２との間に印加する（図１０（１））。ＣＰＵ５ｃは、パルス幅調整モードになると、パルス制御部７ｃに対して、パルス幅調整モード指令ｆと、パルス幅調整用に定めた補正パルス幅を伴うパルス幅調整指令ｇとを通知し、パルス制御部７ｃに補正パルス幅を用いた定周期Ｔのパルス信号ｂを出力させている。
補正パルス幅は、入力する直流電圧Ｖ１が例えばＤＣ８０Ｖである場合にＣＲフィルタ１２の充電電圧Ｖ２が検出レベルＶＤに到達するのに要する時間幅になっている。例えば図１０（２）に示すように、この補正パルス幅におけるＣＲフィルタ１２の充電電圧Ｖ２は、破線で示す理想値曲線３０よりも早い立ち上がりの実線で示す実測値曲線３１に沿って上昇し、ＣＲフィルタ１２の充電電圧Ｖ２が検出レベルＶＤに到達する実測時間が理論時間よりも短くなる場合を考える。
この場合、信号受信部１６がラッチするディジタル信号の論理値は、理論的には論理値“０”であるべきであるが、実際には論理値“１”であるので、ＣＰＵ５ｃの信号読取処理２５では、「電圧入力無し」を検出できず、入力誤検出と判定する（図１０（４））。
そこで、ＣＰＵ５ｃのパルス幅調整処理２８では、パルス制御部７ｃに対してパルス幅を短くさせるパルス幅調整指令ｇを通知し、再度、「電圧入力無し」を検出できたか否かの確認処理へ移行する。パルス幅調整指令ｇを受けてパルス制御部７ｃは、補正パルス幅を１調整幅だけ短くしたパルス幅を用いたパルス信号ｂを出力する。
ＣＰＵ５ｃのパルス幅調整処理２８では、「電圧入力無し」の検出確認ができるまで、パルス幅を短くさせるパルス幅調整指令ｇの通知を繰り返し行う。パルス制御部７ｃは、パルス幅調整指令ｇを受け取るたびに、パルス幅を１調整幅ずつ短くしていく（図１０（３））。その過程で、ＣＰＵ５ｃは、「電圧入力無し」の検出確認ができると、それまでに通知したパルス幅調整指令ｇの内容から得られる「電圧入力無し」検出確認時のパルス幅を記憶部６に格納する。そして、ＣＰＵ５ｃは、終了処理として、パルス制御部７ｃに指示していたパルス幅調整モード指令ｆを取り下げる。
なお、ＣＰＵ５ｃは、「電圧入力無し」の検出確認ができると、パルス制御部７ｃに処理終了を通知して、パルス制御部７ｃからそのときのパルス幅を取得して記憶部６に格納するようにしてもよい。
（２）図１１は、図９に示すディジタル信号入力装置への直流電圧に最小検出電圧を適用した場合のパルス幅の調整動作を説明するタイムチャートである。図１１では、定格電圧がＤＣ２２０Ｖである場合の最小検出電圧＝ＤＣ１７６Ｖを直流電圧とする動作例が示されている。
図１１において、最小検出電圧として、定格電圧ＤＣ２２０ＶでのＤＣ１７６Ｖを任意の第１の入力端子と第２の入力端子２との間に印加する（図１１（１））。ＣＰＵ５ｃはパルス幅調整モードになると、パルス制御部７ｃにパルス幅調整モード指令ｆと、パルス幅調整用に定めた補正パルス幅を伴うパルス幅調整指令ｇとを通知し、パルス制御部７ｃに補正パルス幅を用いた定周期Ｔのパルス信号ｂを出力させている。
補正パルス幅は、入力する直流電圧Ｖ１が例えばＤＣ８０Ｖである場合にＣＲフィルタ１２の充電電圧Ｖ２が検出レベルＶＤに到達するのに要する時間幅になっている。例えば図１１（２）に示すように、この補正パルス幅におけるＣＲフィルタ１２の充電電圧Ｖ２は、破線で示す理想値曲線３２よりも遅い立ち上がりの実線で示す実測値曲線３３に沿って上昇し、ＣＲフィルタ１２の充電電圧Ｖ２が検出レベルＶＤに到達する実測時間が理論時間よりも長くなる場合を考える。
この場合、信号受信部１６がラッチするディジタル信号の論理値は、理論的には論理値“１”であるべきであるが、実際には論理値“０”であるので、ＣＰＵ５ｃの信号読取処理２５では「電圧入力有り」を検出できず、入力誤不検出と判定する（図１１（４））。
そこで、ＣＰＵ５ｃのパルス幅調整処理２８では、パルス制御部７ｃに対してパルス幅を長くさせるパルス幅調整指令ｇを通知し、再度、「電圧入力有り」を検出できたか否かの確認処理へ移行する。パルス幅調整指令ｇを受けてパルス制御部７ｃは、補正パルス幅を１調整幅だけ長くしたパルス幅を用いたパルス信号ｂを出力する。
ＣＰＵ５ｃのパルス幅調整処理２８では、「電圧入力有り」の検出確認ができるまで、パルス幅調整指令ｇの出力を繰り返し行う。パルス制御部７ｃは、パルス幅調整指令ｇを受け取るたびに、パルス幅を１調整幅ずつ長くしていく（図１０（３））。その過程で、ＣＰＵ５ｃは、「電圧入力有り」の検出確認ができると、それまでに通知したパルス幅調整指令ｇの内容から得られる「電圧入力有り」検出確認時のパルス幅を記憶部６に格納する。そして、ＣＰＵ５ｃは、終了処理として、パルス制御部７ｃに指示していたパルス幅調整モード指令ｆを取り下げる。
なお、ＣＰＵ５ｃは、「電圧入力有り」の検出確認ができると、パルス制御部７ｃに処理終了を通知して、パルス制御部７ｃからそのときのパルス幅を取得して記憶部６に格納するようにしてもよい。
（３）図１２と図１３は、図９に示すディジタル信号入力装置への直流電圧に最大非検出電圧と最小検出電圧の双方を適用した場合のパルス幅の調整動作を説明するフローチャートである。
図１２において、ＣＰＵ５ｃは、パルス幅調整モードになると、パルス制御部７ｃにパルス幅調整モード指令ｆを出力し（ＳＴ２１）、併せて、パルス幅調整対象定格電圧を選択する（ＳＴ２２）。ここでは、先に最大非検出電圧を入力し、その後に最小検出電圧を入力するとして説明する。
先に最大非検出電圧を入力するとして選択した場合、まず、その最大非検出電圧が検出レベルＶＤを超えるか否かを判断する（ＳＴ２３）。その結果、最大非検出電圧が検出レベルＶＤを超えない場合（ＳＴ２３：Ｎｏ）は、その最大非検出電圧に対するパルス幅Ａをパルス制御部７ｃの発振周期（パルス周期Ｔ）に相当する時間幅と仮定し（ＳＴ２４）、ＳＴ３４に進む。ＳＴ３４では、ＣＰＵ５ｃは、仮定したパルス幅Ａを一時記憶する。そして、ＣＰＵ５ｃは、図１３に示す最小検出電圧を用いたパルス幅調整処理へ進む。
また、ＳＴ２３での判断結果、最大非検出電圧が検出レベルＶＤを超える場合（ＳＴ２３：Ｙｅｓ）は、任意の入力端子として、例えば、第１の入力端子１−１と第２の入力端子２との間に最大非検出電圧を印加し（ＳＴ２５）、パルス制御部７ｃに補正パルス幅を伴うパルス幅調整指令ｇを通知し（ＳＴ２６）、バッファ回路４から「電圧入力無し」を示す論理値“０”のディジタル信号を読み出すのを監視する（ＳＴ２７）。
ＳＴ２７での監視結果、バッファ回路４から論理値“０”のディジタル信号が読み出せると（ＳＴ２８：Ｙｅｓ）、最大非検出電圧入力時のパルス幅制御に用いるフラグＡの状態を確認する（ＳＴ３２）。フラグＡは、当初はＯＮにセットされていないので（ＳＴ３２：Ｎｏ）、パルス制御部７ｃに対して補正パルス幅を１調整幅だけ長くするパルス幅調整指令ｇを通知し（ＳＴ３３）、先のＳＴ２７に戻る。
ＳＴ２７での監視の結果、２回目にバッファ回路４から読み出したディジタル信号の論理値も“０”である場合は（ＳＴ２８：Ｙｅｓ）、フラグＡは今度もＯＮではないので（ＳＴ３２：Ｎｏ）、パルス制御部７ｃに対して先に長くしたパルス幅を１調整幅だけ長くするパルス幅調整指令ｇを通知し（ＳＴ３３）、先のＳＴ２７に戻る。以降、バッファ回路４から論理値“０”のディジタル信号が読み出されている間（ＳＴ２８：Ｙｅｓ）、ＳＴ３３の処理が繰り返され、パルス幅を１調整幅ずつ長くする調整処理動作が行われる。
そして、バッファ回路４から論理値“０”のディジタル信号が読み出せなくなると（ＳＴ２８：Ｎｏ）、パルス制御部７ｃに対して、先に補正パルス幅から１調整幅ずつ長くしたパルス幅を１調整幅だけ短くするパルス幅調整指令ｇを通知し（ＳＴ２９）、フラグＡの状態を確認する（ＳＴ３０）。フラグＡはＯＮではないので（ＳＴ３０：Ｎｏ）、フラグＡをＯＮにセットし（ＳＴ３１）、ＳＴ２７に戻る。
ＳＴ２７での監視の結果、バッファ回路４から読み出したディジタル信号の論理値も“０”でない場合は（ＳＴ２８：Ｎｏ）、パルス制御部７ｃに対して先に短くしたパルス幅を１調整幅だけ短くするパルス幅調整指令ｇを通知し（ＳＴ２９）、フラグＡの状態を確認する（ＳＴ３０）。フラグＡは、今度はＯＮにセットされているので（ＳＴ３０：Ｙｅｓ）、直接先のＳＴ２７に戻る。以降、バッファ回路４から論理値“０”のディジタル信号が読み出されるまでの間（ＳＴ２８：Ｎｏ）、ＳＴ２９の処理が繰り返され、パルス幅を１調整幅ずつ短くする調整処理動作が行われる。
そして、バッファ回路４から論理値“０”のディジタル信号が読み出されると（ＳＴ２８：Ｙｅｓ）、フラグＡの状態を確認する（ＳＴ３２）。フラグＡは、ＯＮにセットされているので（ＳＴ３２：Ｙｅｓ）、ＳＴ３４に進む。ＳＴ３４では、ＣＰＵ５ｃは、補正パルス幅から一旦は１調整幅ずつ長くしていき、その後、１調整幅ずつ短くしていって調整した最大非検出電圧に対するパルス幅Ａを一時記憶する。そして、ＣＰＵ５ｃは、図１３に示す最小検出電圧を用いたパルス幅調整処理へ進む。
図１３において、ＣＰＵ５ｃは、第１の入力端子１−１と第２の入力端子２との間に最小検出電圧を印加し（ＳＴ３５）、パルス制御部７ｃに補正パルス幅を伴うパルス幅調整指令ｇを通知する（ＳＴ３６）。パルス制御部７ｃは、先に用いたパルス幅をリセットして、今回指示された補正パルス幅を用いたパルス発振動作を開始する。
ＣＰＵ５ｃは、バッファ回路４から「電圧入力有り」を示す論理値“１”のディジタル信号を読み出すのを監視する（ＳＴ３７）。ＳＴ３７での監視の結果、バッファ回路４から読み出したディジタル信号の論理値が“１”でない場合は（ＳＴ３８：Ｎｏ）、パルス制御部７ｃに補正パルス幅を１調整幅だけ長くするパルス幅調整指令ｇを通知し（ＳＴ３９）、最小検出電圧入力時のパルス幅調整制御に用いるフラグＢの状態を確認する（ＳＴ４０）。フラグＢは、当初はＯＮにセットされていないので（ＳＴ４０：Ｎｏ）、フラグＢをＯＮにセットし（ＳＴ４１）、先のＳＴ３７に戻る。
ＳＴ３７での監視の結果、２回目にバッファ回路４から読み出したディジタル信号の論理値も“１”ではない場合は（ＳＴ３８：Ｎｏ）、パルス制御部７ｃに先に長くしたパルス幅を１調整幅だけ長くするパルス幅調整指令ｇを通知し（ＳＴ３９）、フラグＢの状態を確認する（ＳＴ４０）。フラグＢは、今度はＯＮにセットされているので（ＳＴ４０：Ｙｅｓ）、直接先のＳＴ３７に戻る。以降、バッファ回路４から論理値“１”のディジタル信号が読み出されるまでの間（ＳＴ３８：Ｎｏ）、ＳＴ３９の処理が繰り返され、パルス幅を１調整幅ずつ長くする調整処理動作が行われる。
また、ＳＴ３６においてパルス制御部７ｃに補正パルス幅を設定させた直後のＳＴ３７での監視結果、バッファ回路４から論理値“１”のディジタル信号が読み出せると（ＳＴ３８：Ｙｅｓ）、フラグＢの状態を確認する（ＳＴ４２）。フラグＢは、当初はＯＮにセットされていないので（ＳＴ４２：Ｎｏ）、パルス制御部７ｃに補正パルス幅を１調整幅だけ短くするパルス幅調整指令ｇを通知し（ＳＴ４３）、先のＳＴ３７に戻る。
ＳＴ３７での監視の結果、２回目にバッファ回路４から読み出したディジタル信号のディジタル信号論理値も“１”である場合は（ＳＴ３８：Ｙｅｓ）、フラグＢは今度もＯＮではないので（ＳＴ４２：Ｎｏ）、パルス制御部７ｃに先に短くしたパルス幅を１調整幅だけ短くするパルス幅調整指令ｇを通知し（ＳＴ４３）、先のＳＴ３７に戻る。以降、バッファ回路４から論理値“１”のディジタル信号が読み出されている間（ＳＴ３８：Ｙｅｓ）、ＳＴ４３の処理が繰り返され、パルス幅を１調整幅ずつ短くする調整処理動作が行われる。
そして、バッファ回路４から論理値“１”のディジタル信号が読み出せなくなると（ＳＴ３８：Ｎｏ）、パルス制御部７ｃに、先に補正パルス幅から１調整幅ずつ短くしたパルス幅を１調整幅だけ長くするパルス幅調整指令ｇを通知し（ＳＴ３９）、フラグＢはＯＮではないので（ＳＴ４０：Ｎｏ）、フラグＢをＯＮにセットし（ＳＴ４１）、ＳＴ３７に戻る。以降、バッファ回路４から論理値“１”のディジタル信号が読み出されない間（ＳＴ３８：Ｎｏ）、ＳＴ３９の処理が繰り返され、パルス幅を１調整幅ずつ長くする調整処理動作が行われる。
その結果、バッファ回路４から論理値“１”のディジタル信号が読み出されると（ＳＴ３８：Ｙｅｓ）、フラグＢの状態を確認する（ＳＴ４２）。フラグＢは、ＯＮにセットされているので（ＳＴ４２：Ｙｅｓ）、ＣＰＵ５ｃは、補正パルス幅から一旦は１調整幅ずつ短くしていき、その後、１調整幅ずつ長くしていって調整した最小検出電圧に対するパルス幅Ｂを一時記憶し（ＳＴ４４）、ＳＴ４５に進む。
ＳＴ４５では、ＣＰＵ５ｃは、パルス制御部７ｃの発振周期（１パルス周期Ｔ）と仮定したパルス幅Ａと調整取得したパルス幅Ｂとの間で、または、調整取得したパルス幅Ａとパルス幅Ｂとの間で、パルス幅を決定し、記憶部６に格納する。なお、簡単な決定方法としては、以上説明した例では、パルス幅Ａ＞パルス幅Ｂであるから、例えば、パルス幅Ｂ＋（パルス幅Ａ−パルス幅Ｂ）／２の演算を行って、パルス幅を（パルス幅Ａ＋パルス幅Ｂ）／２、と決定する方法などがある。そして、ＣＰＵ５ｃは、本手順の終了処理としてパルス制御部７ｃに通知しているパルス幅調整モード指令ｆを取り下げる。
次に、図１４と図１５を参照して、以上説明した処理手順で得られる２種類のパルス幅の取得動作について具体例を挙げて説明する。なお、図１４は、図１２と図１３においてパルス制御部７ｃの発振周期Ｔと仮定したパルス幅Ａと調整取得したパルス幅Ｂとの間でパルス幅を決定する動作を説明するタイムチャートである。図１５は、図１２と図１３において調整取得したパルス幅Ａとパルス幅Ｂとの間でパルス幅を決定する動作を説明するタイムチャートである。
図１４では、定格電圧がＤＣ１１０Ｖである場合の動作例が示されている。この場合の最大非検出電圧は、ＤＣ７２Ｖであり、最小検出電圧は、ＤＣ８８Ｖである。そして、図１４に示すように、検出レベルＶＤは、例えば、Ｖ１＝８０Ｖであるとする。
まず、直流電圧Ｖ１として、最大非検出電圧（ＤＣ７２Ｖ）を入力し、パルス制御部７ｃに定周期Ｔのパルス信号ｂを出力させても、最大非検出電圧（ＤＣ７２Ｖ）は、検出レベルＶＤ（ＤＣ８０Ｖ）以下であるので、図１４（１）に示す充電特性線３５のように、ＣＲフィルタ１２の端子電圧Ｖ２は、１パルス周期Ｔの期間内に検出レベルＶＤ（ＤＣ８０Ｖ）を超えることはないと考えられる。
そこで、図１２におけるＳＴ２２では、実際に動作させずに、入力する最大非検出電圧と検出レベルＶＤとの大小関係を比較し、最大非検出電圧＜検出レベルＶＤの場合には、図１２におけるＳＴ２３にて、パルス制御部７ｃの発振周期（１パルス周期Ｔ）に相当する時間幅を最大非検出電圧（ＤＣ７２Ｖ）入力時のパルス幅Ａと仮定することにした（図１４（２））。
次に、直流電圧Ｖ１として、最小検出電圧（ＤＣ８８Ｖ）を入力し、パルス制御部７ｃに定周期Ｔのパルス信号ｂを出力させると（ＳＴ３５、ＳＴ３６）、最小検出電圧＞検出レベルＶＤであるので、図１４（１）に示す充電特性線３４のように、ＣＲフィルタ１２の端子電圧Ｖ２は、１パルス周期Ｔの期間内に検出レベルＶＤ（ＤＣ８０Ｖ）を超えることが起こる。
そこで、充電特性線３４と検出レベルＶＤとの交点を見つけるべく、充電特性線３４が検出レベルＶＤを超えるまで（ＳＴ３８：Ｎｏ）、パルス制御部７ｃにパルス幅を１調整幅ずつ長くする処理を行わせる（ＳＴ３７〜ＳＴ３８〜ＳＴ３９〜ＳＴ４０〜ＳＴ４１〜ＳＴ３７）。そして充電特性線３４が検出レベルＶＤを超えると（ＳＴ３８：Ｙｅｓ）、今度はパルス制御部７ｃにパルス幅を１調整幅ずつ短くする処理を行わせる（ＳＴ４３〜ＳＴ３７〜ＳＴ３８〜ＳＴ４３）。これによって、充電特性線３４が検出レベルＶＤを下回ると（ＳＴ３８：Ｎｏ）、再度、パルス制御部７ｃにパルス幅を１調整幅ずつ長くする処理を行わせる（ＳＴ３７〜ＳＴ３８〜ＳＴ３９〜ＳＴ４０〜ＳＴ４１〜ＳＴ３７）。その過程で充電特性線３４が検出レベルＶＤを超えると（ＳＴ３８：Ｙｅｓ）、フラグＢ＝ＯＮであるので（ＳＴ４２：Ｙｅｓ）、このときにパルス制御部７ｃに出力させているパルス幅を最小検出電圧（ＤＣ８８Ｖ）入力時のパルス幅Ｂとして一時記憶する（図１４（３））。
そして、定格電圧ＤＣ１１０Ｖが直流電圧Ｖ１であるときのパルス幅を、例えば、パルス幅Ｂに、（パルス幅Ａ−パルス幅Ｂ）／２を加算して、（Ａ＋Ｂ）／２と決定する（図１４（４））。
また、図１５では、定格電圧がＤＣ２２０Ｖである場合の動作例が示されている。この場合の最大非検出電圧は、ＤＣ１４３Ｖであり、最小検出電圧は、ＤＣ１７６Ｖである。そして、図１５に示すように、検出レベルＶＤは、例えば、Ｖ１＝８０Ｖであるとする。
まず、最大非検出電圧＞検出レベルＶＤであるので（ＳＴ２３：Ｙｅｓ）、直流電圧Ｖ１として、最大非検出電圧（ＤＣ１４３Ｖ）を入力し、パルス制御部７ｃに定周期Ｔのパルス信号ｂを出力させると（ＳＴ２５、ＳＴ２６）、図１５（１）に示す充電特性線３７のように、ＣＲフィルタ１２の端子電圧Ｖ２は、１パルス周期Ｔの期間内に検出レベルＶＤ（ＤＣ８０Ｖ）を超えることが起こる。
そこで、充電特性線３７と検出レベルＶＤとの交点を見つけるべく、充電特性線３７が検出レベルＶＤを超えるまで（ＳＴ２８：Ｙｅｓ）、パルス制御部７ｃに、パルス幅を１調整幅ずつ長くする処理を行わせる（ＳＴ３３〜ＳＴ２７〜ＳＴ２８〜ＳＴ３２〜ＳＴ３３）。そして、充電特性線３７が検出レベルＶＤを超えると（ＳＴ２８：Ｎｏ）、今度はパルス制御部７ｃにパルス幅を１調整幅ずつ短くする処理を行わせる（ＳＴ２９〜ＳＴ３０〜ＳＴ３１〜ＳＴ２７〜ＳＴ２８〜ＳＴ２９）。その過程で充電特性線３７が検出レベルＶＤを下回ると（ＳＴ２８：Ｙｅｓ）、フラグＡ＝ＯＮであるので（ＳＴ３２：Ｙｅｓ）、このときにパルス制御部７ｃに出力させているパルス幅を最大非検出電圧（ＤＣ１４３Ｖ）入力時のパルス幅Ａとして一時記憶する（図１５（２））。
次に、直流電圧Ｖ１として、最小検出電圧（ＤＣ１７６Ｖ）を入力し、パルス制御部７ｃに定周期Ｔのパルス信号ｂを出力させると（ＳＴ３５、ＳＴ３６）、最小検出電圧＞検出レベルＶＤであるので、図１５（１）に示す充電特性線３６のように、ＣＲフィルタ１２の端子電圧Ｖ２は、１パルス周期Ｔの期間内に検出レベルＶＤ（ＤＣ８０Ｖ）を超えることが起こる。
そこで、充電特性線３６と検出レベルＶＤとの交点を見つける動作を、図１４での最小検出電圧入力時と同様の手順で実行し、ＳＴ４２においてフラグＢ＝ＯＮである（ＳＴ４２：Ｙｅｓ）場合に、このときにパルス制御部７ｃに出力させているパルス幅を最小検出電圧（ＤＣ１７６Ｖ）入力時のパルス幅Ｂとして一時記憶する（図１５（３））。
そして、定格電圧ＤＣ２２０Ｖが直流電圧Ｖ１であるときのパルス幅を、例えば、パルス幅Ｂに、（パルス幅Ａ−パルス幅Ｂ）／２を加算して、（Ａ＋Ｂ）／２と決定する（図１５（４））。
以上のように、この実施の形態３によれば、電流制限用抵抗器１１やＣＲフィルタ１２、ツェナーダイオード１３、絶縁用フォトカプラ１４の各特性誤差や経年劣化により、ＣＲフィルタ１２の充放電電圧レベルや検出レベルが変動していても、それ対する適切なパルス幅を取得して再設定できるパルス幅調整機能を備えるので、誤検出や誤不検出の発生を防止することができる。
なお、実施の形態３では、定格電圧がＤＣ２２０ＶやＤＣ１１０Ｖである場合を例に挙げて説明しているが、最大非検出電圧及び最小検出電圧や動作域は、実際には、電気所の仕様や顧客の要求に基づくものであるので、上記した値とは異なる場合がある。また、最大非検出電圧と最小検出電圧の共用化、つまり２種類の定格電圧の共用化を説明したが、３種類以上の定格電圧の共用化も可能である。
また、実施の形態１〜３では、電力分野での多種の直流制御電圧を入力する場合を説明したが、この発明は、これに限定されるものではなく、電源中点を接地しない場合や、一般的な交流信号の入力を扱うシーケンサやプログラマブルコントローラの分野でも同様に適用できるものである。
以上のように、この発明にかかるディジタル信号入力装置及び制御方法は、同一構成の入力回路で、多種類の入力電圧に対する発熱抑制が行えるとともに、その多種類の入力電圧を適切なディジタル信号に変換して入力するのに有用であり、特に、変電所などの電気所で使用するのに適している。
この発明の実施の形態１によるディジタル信号入力装置の構成を示すブロック図である。 図１に示すディジタル信号入力装置の１入力系統での動作を説明するための回路図である。 図２に示す回路での各部の動作波形を示すタイムチャートである。 図２に示す回路において入力する直流電圧が変化した場合の動作（その１）を説明するタイムチャートである。 図２に示す回路において入力する直流電圧が変化した場合の動作（その２）を説明するタイムチャートである。 この発明の実施の形態２によるディジタル信号入力装置の構成を示すブロック図である。 図６に示すディジタル信号入力装置の動作を説明するタイムチャートである。 図６に示すディジタル信号入力装置の動作を説明するフローチャートである。 この発明の実施の形態３によるディジタル信号入力装置の構成を示すブロック図である。 図９に示すディジタル信号入力装置への直流電圧に最大非検出電圧を適用した場合のパルス幅の調整動作を説明するタイムチャートである。 図９に示すディジタル信号入力装置への直流電圧に最小検出電圧を適用した場合のパルス幅の調整動作を説明するタイムチャートである。 図９に示すディジタル信号入力装置への直流電圧に最大非検出電圧と最小検出電圧の双方を適用した場合のパルス幅の調整動作を説明するフローチャート（その１）である。 図９に示すディジタル信号入力装置への直流電圧に最大非検出電圧と最小検出電圧の双方を適用した場合のパルス幅の調整動作を説明するフローチャート（その２）である。 図１２と図１３においてパルス制御部の発振周期と仮定したパルス幅Ａと調整取得したパルス幅Ｂとの間でパルス幅を決定する動作を説明するタイムチャートである。 図１２と図１３において調整取得したパルス幅Ａとパルス幅Ｂとの間でパルス幅を決定する動作を説明するタイムチャートである。
符号の説明
１ａ，１ｂ，１ｃ ディジタル信号入力装置
１−１〜１−ｎ 第１の入力端子
２ 第２の入力端子
３ ディジタル信号入力部
４ バッファ回路
５ａ，５ｂ，５ｃ 制御部（ＣＰＵ）
６ 記憶部
７ａ，７ｂ，７ｃ パルス制御部
８ 入力制御用フォトカプラ
８ａ 内蔵発光ダイオード
８ｂ 内蔵フォトトランジスタ
１１ 電流制限用抵抗器
１２ ＣＲフィルタ
１２ａ コンデンサ
１２ｂ 抵抗器
１３ ツェナーダイオード
１４ 絶縁用フォトカプラ
１４ａ 内蔵発光ダイオード
１４ｂ 内蔵フォトトランジスタ
１５ プルアップ抵抗器
１６ 信号受信部
Ｅ 外部の直流電源（直流制御電源）
ＳＷ１〜ＳＷｎ 外部のスイッチ

Claims (8)

  1. 直流電圧が印加される第１の入力端子及び第２の入力端子と、前記第１の入力端子と前記第２の入力端子との間に接続される充電回路と、前記充電回路の充電電圧が所定の検出レベルを超えるか否かに応じた論理値のディジタル信号を内部回路へ出力するディジタル信号検出部と、を備えるディジタル信号入力装置において、
    指定されたパルス幅及びパルス周期を用いて定周期のパルス信号を生成して出力するパルス制御部と、
    前記第１の入力端子または前記第２の入力端子と前記充電回路との間に設けられ、前記充電回路への前記直流電圧の印加期間を前記パルス信号のパルス幅によって制御するスイッチング素子と、
    前記ディジタル信号入力装置への直流電圧について、前記充電回路の時定数と前記検出レベルとの関係から求めたパルス幅及びパルス周期が予め格納される記憶部と、
    前記第１の入力端子及び第２の入力端子間に印加される前記直流電圧に対するパルス幅及びパルス周期を前記記憶部から読み出して前記パルス制御部に与える動作管理部と、
    を備えていることを特徴とするディジタル信号入力装置。
  2. 直流電圧が印加される第１の入力端子及び第２の入力端子と、前記第１の入力端子と前記第２の入力端子との間に接続される充電回路と、前記充電回路の充電電圧が所定の検出レベルを超えるか否かに応じた論理値のディジタル信号を内部回路へ出力するディジタル信号検出部と、を備えるディジタル信号入力装置において、
    電圧設定モード指令を受けて、定周期で出力するパルス信号のパルス幅を、各パルス周期において単位幅ずつ広くする処理を行い、入力検出の通知を受けて、直前までに調整処理したパルス幅を出力するパルス制御部と、
    前記第１の入力端子または前記第２の入力端子と前記充電回路との間に設けられ、前記充電回路への前記直流電圧の印加期間を前記パルス信号のパルス幅によって制御するスイッチング素子と、
    前記ディジタル信号検出部の出力を、定周期で入力する前記パルス信号に応答して取り込み、それを１パルス周期の期間内保持する信号受信部と、
    前記信号受信部が予定していた論理値のディジタル信号を保持したとき前記入力検出の通知を行い、前記パルス制御部から通知されたパルス幅に対応する電圧値を前記充電回路の時定数に基づき算出し、記憶部に格納する動作管理部と、
    を備えていることを特徴とするディジタル信号入力装置。
  3. 直流電圧が印加される第１の入力端子及び第２の入力端子と、前記第１の入力端子と前記第２の入力端子との間に接続される充電回路と、前記充電回路の充電電圧が所定の検出レベルを超えるか否かに応じた論理値のディジタル信号を内部回路へ出力するディジタル信号検出部と、を備えるディジタル信号入力装置において、
    パルス幅調整モード指令を受けて、定周期で出力するパルス信号のパルス幅を、パルス幅調整指令に従って増減調整したパルス幅でもって出力するパルス制御部と、
    前記第１の入力端子または前記第２の入力端子と前記充電回路との間に設けられ、前記充電回路への前記直流電圧の印加期間を前記パルス信号のパルス幅によって制御するスイッチング素子と、
    前記ディジタル信号検出部の出力を、定周期で入力する前記パルス信号に応答して取り込み、それを１パルス周期の期間内保持する信号受信部と、
    前記信号受信部が保持するディジタル信号の論理値が前記第１の入力端子及び第２の入力端子間に印加した前記直流電圧に対して予定していた論理値ではないときその予定していた論理値のディジタル信号を前記信号受信部が保持するまでの間、増減調整幅を指定した前記パルス幅調整指令を繰り返し、予定していた論理値を示すディジタル信号の前記保持を確認できたときのパルス幅を記憶部に格納する動作管理部と、
    を備えていることを特徴とするディジタル信号入力装置。
  4. 前記動作管理部は、前記第１の入力端子及び第２の入力端子間に印加した第１及び第２の直流電圧について調整取得した第１及び第２のパルス幅との間でパルス幅を決定し、記憶部に格納する、ことを特徴とする請求項３に記載のディジタル信号入力装置。
  5. 直流電圧が印加される第１の入力端子及び第２の入力端子と、前記第１の入力端子と前記第２の入力端子との間に接続される充電回路と、前記充電回路の充電電圧が所定の検出レベルを超えるか否かに応じた論理値のディジタル信号を内部回路へ出力するディジタル信号検出部と、を備えるディジタル信号入力装置において、
    予め当該ディジタル信号入力装置への直流電圧について、前記充電回路の時定数と前記検出レベルとの関係から求めたパルス幅及びパルス周期を記憶部に格納する工程と、
    前記第１の入力端子及び第２の入力端子間に印加される前記直流電圧に対するパルス幅及びパルス周期を前記記憶部から読み出して定周期のパルス信号を生成して出力する工程と、
    前記充電回路への前記直流電圧の印加期間を前記パルス信号のパルス幅によって制御する工程と、
    を含むことを特徴とするディジタル信号入力装置の制御方法。
  6. 直流電圧が印加される第１の入力端子及び第２の入力端子と、前記第１の入力端子と前記第２の入力端子との間に接続される充電回路と、前記充電回路の充電電圧が所定の検出レベルを超えるか否かに応じた論理値のディジタル信号を内部回路へ出力するディジタル信号検出部と、を備えるディジタル信号入力装置において、
    電圧設定モードにおいて、定周期で出力するパルス信号のパルス幅を、各パルス周期において単位幅ずつ広くする処理を予定していた論理値のディジタル信号の入力を検出するまで実行する第１の工程と、
    前記充電回路への前記直流電圧の印加期間を前記パルス信号のパルス幅によって制御する第２の工程と、
    前記ディジタル信号検出部の出力を、前記パルス信号に応答して取り込み、それを１パルス周期の期間内保持する第３の工程と、
    前記第３の工程にて予定していた論理値のディジタル信号が保持されたとき、前記入力を検出し、前記第１の工程にて処理したパルス幅を取得する第４の工程と、
    前記第４の工程にて取得したパルス幅に対応する電圧値を前記充電回路の時定数に基づき算出し、記憶部に格納する第５の工程と、
    を含むことを特徴とするディジタル信号入力装置の制御方法。
  7. 直流電圧が印加される第１の入力端子及び第２の入力端子と、前記第１の入力端子と前記第２の入力端子との間に接続される充電回路と、前記充電回路の充電電圧が所定の検出レベルを超えるか否かに応じた論理値のディジタル信号を内部回路へ出力するディジタル信号検出部と、を備えるディジタル信号入力装置において、
    パルス幅調整モードにおいて、前記第１の入力端子及び第２の入力端子間に所定の直流電圧を印加して、まず、補正パルス幅の指定を伴うパルス幅調整指令を出力する第１の工程と、
    定周期で出力するパルス信号のパルス幅を、前記パルス幅調整指令に従って増減調整したパルス幅でもって出力する第２の工程と、
    前記充電回路への前記直流電圧の印加期間を前記パルス信号のパルス幅によって制御する第３の工程と、
    前記ディジタル信号検出部の出力を、前記パルス信号に応答して取り込み、それを１パルス周期の期間内保持する第４の工程と、
    前記第３の工程にて保持されるディジタル信号の論理値が予定していた論理値であるか否かを判別する第５の工程と、
    前記第５の工程での判別結果、予定していた論理値ではないとき、その予定していた論理値のディジタル信号が前記第４の工程にて保持されるまでの間、前記補正パルス幅に対して増減調整幅を指定した前記パルス幅調整指令を繰り返し、予定していた論理値のディジタル信号の保持を確認できたときのパルス幅を記憶部に格納する第６の工程と、
    を含むことを特徴とするディジタル信号入力装置の制御方法。
  8. 前記所定の直流電圧は、第１の直流電圧と第２の直流電圧とからなり、
    前記第６の工程では、前記第１の直流電圧について調整取得した第１のパルス幅と前記第２の直流電圧について調整取得した第２のパルス幅との間でパルス幅を決定し、記憶部に格納する、ことを特徴とする請求項７に記載のディジタル信号入力装置の制御方法。
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