JP5261621B1 - 双方向スイッチのシミュレーション方法、双方向スイッチのシミュレーション装置、及びプログラム - Google Patents

双方向スイッチのシミュレーション方法、双方向スイッチのシミュレーション装置、及びプログラム Download PDF

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Abstract

ダブルゲート構造の単独素子により構成される双方向スイッチの電気的特性のシミュレーション方法を提供する。
ＪＦＥＴ（３５１）のドレイン電極（４７１）と、ＪＦＥＴ（３５２）のドレイン電極（４７２）とが抵抗（３６）を介して接続された、対称構造の等価回路（１０００）を使用してシミュレーションを行う。

Description

本発明は、双方向スイッチの電気的特性のシミュレーション方法に関し、特に、単独素子で構成される双方向スイッチの等価回路を用いたシミュレーション方法に関する。
パワーエレクトロ二クス回路に用いられる双方向スイッチは、第１のバイアス条件において、方向のみ電流を流し、かつ、反対方向の電流は遮断する素子である。上記双方向スイッチでは、第１のバイアス条件と異なる第２のバイアス条件において、第１のバイアス条件で電流が流れた方向においては電流が遮断され、第１のバイアス条件で電流が遮断された方向においては電流が流れる。
また、上記のような双方向スイッチは、複数のディスクリートデバイス（Ｄｉｓｃｒｅｔｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いる構成であるが、近年では、ダブルゲート構造を有する単独素子で構成された双方向スイッチの研究がなされている（例えば、特許文献１参照）。双方向スイッチを単独素子、つまり１個のディスクリートデバイスで構成することにより、双方向スイッチを用いた装置の小型化が期待できる。
国際公開第２００８／０６２８００号
単独素子で構成される新規な双方向スイッチを用いるためには、回路設計することが必要となる。しかし、例えば、図１に示す従来の双方向スイッチに対して用いられる等価回路によるシミュレーション方法は、単独素子で構成される新規な双方向スイッチに適用できない。等価回路によるシミュレーション方法は、それぞれの双方向スイッチ等のデバイス毎に異なるからである。
そこで本発明は、単独素子で構成される双方向スイッチについて、等価回路による精度の高いシミュレーション方法を提供することを目的とする。
上記の目的を達成するために、本発明の一態様に係る双方向スイッチのシミュレーション方法は、シミュレーション装置が行う、等価回路を用いた双方向スイッチのシミュレーション方法であって、前記等価回路は、第１のソース電極、第２のソース電極、第１のゲート電極、及び第２のゲート電極を備え、前記第１のゲート電極及び前記第２のゲート電極に印加される電圧により、前記第１のソース電極と前記第２のソース電極との間に流れる電流を制御する、単一の素子で構成された双方向スイッチを表す双方向スイッチの等価回路であって、第１のゲート、第１の電極、及び第２の電極を有する第１の電界効果トランジスタと、一端が前記第１の電極と電気的に接続され、他端が前記第１のソース電極に対応する電極である第１の入出力電極と電気的に接続されている、直列接続された第１の抵抗及び第１のインダクタンスと、一端が前記第１のゲートと電気的に接続され、他端が前記第１のゲート電極に対応する電極である第１の制御電極と電気的に接続されている第３の抵抗と、一端が前記第１の入出力電極と電気的に接続され、他端が前記第１の制御電極と電気的に接続されている第１のキャパシタンスと、第２のゲート、第３の電極、及び第４の電極を有する第２の電界効果トランジスタと、一端が前記第３の電極と電気的に接続され、他端が前記第２のソース電極に対応する電極である第２の入出力電極と電気的に接続されている、直列接続された第２の抵抗及び第２のインダクタンスと、一端が前記第２のゲートと電気的に接続され、他端が前記第２のゲート電極に対応する電極である第２の制御電極と電気的に接続されている第４の抵抗と、一端が前記第２の入出力電極と電気的に接続され、他端が前記第２の制御電極と電気的に接続されている第２のキャパシタンスと、一端が前記第１の制御電極と電気的に接続され、他端が前記第２の制御電極と電気的に接続されている第３のキャパシタンスと、一端が前記第１の入出力電極と電気的に接続され、他端が前記第２の入出力電極と電気的に接続されている第４のキャパシタンスと、一端が前記第２の電極と電気的に接続され、他端が前記第４の電極と電気的に接続されている第５の抵抗とを有し、前記シミュレーション装置の入力部が、前記第１の制御電極、前記第２の制御電極、前記第１の入出力電極、及び前記第２の入出力電極に印加される電圧の電圧値の入力を受け付ける入力ステップと、前記シミュレーション装置の計算部が、前記等価回路及び前記電圧値に基づいて前記双方向スイッチの電気的特性を計算する計算ステップとを含むことを特徴とする。
なお、これらの全般的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
本発明に係る双方向スイッチのシミュレーション方法によれば、単独素子で構成される双方向スイッチの電気的特性を高い精度でシミュレーションすることが可能である。
図１は、従来のＩＧＢＴとダイオードを用いた双方向スイッチの回路図である。 図２は、一般的なＩＧＢＴの等価回路図である。 図３は、第１の実施形態に係る双方向スイッチの素子構造の一例を示す図である。 図４は、第１の実施形態に係る双方向スイッチの等価回路図である。 図５は、双方向スイッチの逆阻止動作の実測データと等価回路によるシミュレーションデータを示す図である。 図６は、等価回路においてドレイン間に挿入される抵抗の有無によるシミュレーションの精度の違いを比較した図である。 図７は、双方向スイッチのドレイン間抵抗の抵抗値の測定方法のフローチャートである。 図８は、双方向スイッチのドレイン間抵抗の測定方法を示す第１の等価回路図である。 図９は、双方向スイッチのドレイン間抵抗の測定方法を示す第２の等価回路図である。 図１０は、双方向スイッチのドレイン間抵抗の測定方法を示す第３の等価回路図である。 図１１は、第１の実施形態に係る双方向スイッチの等価回路のネットリストの一例を示す図である。 図１２は、シミュレーション装置の概略構成を示すブロック図である。 図１３は、等価回路を用いたシミュレーション動作のフローチャートである。 図１４は、第２の実施形態に係る双方向スイッチの素子構造の一例を示す図である。 図１５は、第２の実施形態に係る双方向スイッチの等価回路図である。 図１６は、第２の実施形態に係る双方向スイッチの等価回路のネットリストの一例の図である。 図１７は、第３の実施形態に係る双方向スイッチの素子構造の一例を示す図である。 図１８は、第３の実施形態に係る双方向スイッチの等価回路図である。 図１９は、第３の実施形態に係る双方向スイッチの等価回路のネットリストの一例の図である。
（発明の基礎となった知見）
背景技術で説明したように、パワーエレクトロ二クス回路に用いられる双方向スイッチが知られている。
図１に、従来のパワーエレクトロニクス回路用の双方向スイッチを示す。図１に示す双方向スイッチは、１つのシリコンを用いたＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と、１つのシリコンを用いたダイオードを組として、２つの組を有する。
図２に、通常のＩＧＢＴの等価回路モデルを示す。図２に示す等価回路モデルは、ＩＧＢＴの中に１つのＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と、２つのＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）とを有する。つまり、２つのＢＪＴが存在し、複雑な構成となっている。一般的な双方向スイッチを構成するためには、図１のように４個のディスクリートデバイス（Ｄｉｓｃｒｅｔｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が必要である。逆阻止ＩＧＢＴを用いて双方向スイッチを構成した場合は、ダイオードが必要なくなり、２個のディスクリートデバイス（Ｄｉｓｃｒｅｔｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で双方向スイッチを構成できる。しかし、いずれも複数のディスクリートデバイスを必要とするため、双方向スイッチの小型化に不利である。
そこで、パワーエレクトロニクス回路の双方向スイッチに、ダブルゲート構造を有する単独素子で構成されたパワースイッチの研究がなされている（例えば、特許文献１参照）。双方向スイッチを単独素子、つまり１個のディスクリートデバイスで構成することにより、小型化が期待できる。
そこで、本発明の一態様に係る双方向スイッチの等価回路は、第１のソース電極、第２のソース電極、第１のゲート電極、及び第２のゲート電極を備え、前記第１のゲート電極及び前記第２のゲート電極に印加される電圧により、前記第１のソース電極と前記第２のソース電極との間に流れる電流を制御する、単一の素子で構成された双方向スイッチを表す双方向スイッチの等価回路であって、第１のゲート、第１の電極、及び第２の電極を有する第１の電界効果トランジスタと、一端が前記第１の電極と電気的に接続され、他端が前記第１のソース電極に対応する電極である第１の入出力電極と電気的に接続されている、直列接続された第１の抵抗及び第１のインダクタンスと、一端が前記第１のゲートと電気的に接続され、他端が前記第１のゲート電極に対応する電極である第１の制御電極と電気的に接続されている第３の抵抗と、一端が前記第１の入出力電極と電気的に接続され、他端が前記第１の制御電極と電気的に接続されている第１のキャパシタンスと、第２のゲート、第３の電極、及び第４の電極を有する第２の電界効果トランジスタと、一端が前記第３の電極と電気的に接続され、他端が前記第２のソース電極に対応する電極である第２の入出力電極と電気的に接続されている、直列接続された第２の抵抗及び第２のインダクタンスと、一端が前記第２のゲートと電気的に接続され、他端が前記第２のゲート電極に対応する電極である第２の制御電極と電気的に接続されている第４の抵抗と、一端が前記第２の入出力電極と電気的に接続され、他端が前記第２の制御電極と電気的に接続されている第２のキャパシタンスと、一端が前記第１の制御電極と電気的に接続され、他端が前記第２の制御電極と電気的に接続されている第３のキャパシタンスと、一端が前記第１の入出力電極と電気的に接続され、他端が前記第２の入出力電極と電気的に接続されている第４のキャパシタンスと、一端が前記第２の電極と電気的に接続され、他端が前記第４の電極と電気的に接続されている第５の抵抗とを備えることを特徴とする。
これにより、単一素子で構成された双方向スイッチを用いた装置において、等価回路を用いて周辺回路を含めた電気的特性を高精度にシミュレートすることが可能となる。したがって、双方向スイッチを用いた装置の開発が容易になる。具体的には、開発期間および開発費用の大幅な低減が可能となる。
また、本発明の一態様において、前記第１の電界効果トランジスタと、前記第２の電界効果トランジスタとは、接合型電界効果トランジスタであってもよい。
このように、接合型電界効果トランジスタを用いれば、ＩＩＩ族窒化物半導体を用いた双方向スイッチの電気的特性を高精度にシミュレートすることができる。
また、本発明の一態様において、前記第１の電界効果トランジスタと、前記第２の電界効果トランジスタとは、ヘテロ接合型電界効果トランジスタであってもよい。
このように、ヘテロ接合型電界効果トランジスタを用いれば、ＩＩ−ＶＩ族化合物半導体を用いた双方向スイッチの電気的特性を高精度にシミュレートすることができる。
また、本発明の一態様において、前記第１の電界効果トランジスタと、前記第２の電界効果トランジスタとは、金属−酸化物−半導体型電界効果トランジスタであってもよい。
このように、金属−酸化物−半導体型電界効果トランジスタを用いれば、シリコンを用いた双方向スイッチの電気的特性を高精度にシミュレートすることができる。
また、本発明の一態様に係るシミュレーション方法は、上記いずれかの態様の双方向スイッチの等価回路を用いた双方向スイッチのシミュレーション方法であって、前記第１の制御電極、前記第２の制御電極、前記第１の入出力電極、及び前記第２の入出力電極に印加される電圧の電圧値の入力を受け付ける入力ステップと、前記等価回路及び前記電圧値に基づいて前記双方向スイッチの電気的特性を計算する計算ステップとを含む。
また、本発明の一態様において、前記計算ステップでは、前記第１の制御電極と前記第１の入出力電極とが短絡され、かつ前記第２の制御電極と前記第２の入出力電極との間に電圧が印加されたとした場合の、前記第１の入出力電極と前記第２の入出力電極との間に流れる電流の電流値を計算し、前記第２の制御電極と前記第２の入出力電極とが短絡され、かつ前記第１の制御電極と前記第１の入出力電極との間に電圧が印加されたとした場合の、前記第１の入出力電極と前記第２の入出力電極との間に流れる電流の電流値を計算してもよい。
また、本発明の一態様において、さらに、前記双方向スイッチの前記第５の抵抗の抵抗値の回路定数を決定する決定ステップを含み、前記決定ステップでは、前記第１のゲート電極及び前記第２のソース電極を開放した状態における、第１のゲート電極及び前記第１のソース電極間に印加される電圧と、前記第１のゲート電極及び前記第１のソース電極間に流れる電流とを用いて第１の抵抗値を計算し、前記第２のゲート電極及び前記第２のソース電極を開放した状態における、第２のゲート電極及び前記第１のソース電極間に印加される電圧と、前記第２のゲート電極及び前記第１のソース電極間に流れる電流とを用いて第２の抵抗値を計算し、前記第１の抵抗値と前記第２の抵抗値との差分を前記第５の抵抗の抵抗値として決定してもよい。
また、本発明の一態様に係るシミュレーション装置は、上記いずれかの態様の双方向スイッチの等価回路が回路情報として記憶された記憶部と、前記第１の制御電極、前記第２の制御電極、前記第１の入出力電極、及び前記第２の入出力電極に印加される電圧の電圧値の入力を受け付ける入力部と、前記回路情報、及び前記電圧値に基づいて前記双方向スイッチの電気的特性を計算する計算部とを備えてもよい。
また、本発明は、一態様として、上記いずれかの態様の双方向スイッチの等価回路が回路情報として記録された記録媒体として実現されてもよい。
なお、本発明は、一態様として、上記いずれかの態様の双方向スイッチの等価回路の回路情報を提供するサーバ装置として実現されてもよい。
以下、本発明の実施形態について、図面を参照しながら説明する。
なお、以下で説明する実施形態は、いずれも本発明の一具体例を示すものである。以下の実施形態で示される数値、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（第１の実施形態）
以下、本発明の第１の実施形態を、図面を参照して説明する。
（双方向スイッチの構成）
第１の実施形態に係る発明は、双方向スイッチ１００の等価回路、及びこれを用いたシミュレーション方法である。図３に、シミュレーションを行う対象である、双方向スイッチの断面構成を示す。
基板１０の上には、第１のＩＩＩ族窒化物半導体層１１が形成されている。基板１０の材料は、例えば、シリコン（Ｓｉ）である。第１のＩＩＩ族窒化物半導体層１１の材料は、例えば、ｉ−ＧａＮである。
第１のＩＩＩ族窒化物半導体層１１の上には、第２のＩＩＩ族窒化物半導体層１２が形成されている。第２のＩＩＩ族窒化物半導体層１２の材料は、第１のＩＩＩ族窒化物半導体層１１の材料と比べて、禁止帯の幅（バンドギャップ）が大きい材料である。第２のＩＩＩ族窒化物半導体層１２の材料は、例えば、ｉ−ＡｌＧａＮである。
第２のＩＩＩ族窒化物半導体層１２の上には、第１のソース電極１４と、第２のソース電極１５と、第１のコントロール層１３１と、第２のコントロール層１３２とが互いに離間して形成される。
第１のソース電極１４及び第２のソース電極１５の材料は、例えば、金とチタンの合金である。第１のコントロール層１３１及び第２のコントロール層１３２の材料は、ｐ型の導電性を有するＩＩＩ族窒化物半導体である。第１のコントロール層１３１及び第２のコントロール層１３２の材料は、例えば、ｐ−ＡｌＧａＮである。
第１のコントロール層１３１の上には、第１のゲート電極１６が形成されている。第２のコントロール層１３２の上には、第２のゲート電極１７が形成されている。第１のゲート電極１６及び第２のゲート電極１７の材料は、例えば、金とチタンの合金である。
第２のＩＩＩ族窒化物半導体層１２、第１のコントロール層１３１、及び第２のコントロール層１３２を覆うように、保護膜１８が形成されている。保護膜１８の材料は、例えば、ＳｉＮである。
図３に示す双方向スイッチについてより詳細に説明する。ＩＩＩ族窒化物半導体はヘテロ接合を作ることができる。しかし、ＩＩＩ族窒化物半導体は、通常ＩＩＩ族窒化物半導体およびそのヘテロ接合構造が持つ自発分極およびピエゾ分極により、ヘテロ接合界面に高濃度のキャリアが発生する。このため、ＩＩＩ族窒化物半導体を用いて電界効果トランジスタを作製した場合には、デプレッション型（ノーマリーオン型）となり易く、エンハンスメント型（ノーマリーオフ型）の特性を得ることが難しい。一方、現在パワーエレクトロニクス分野において使用されているデバイスのほとんどは、ノーマリーオフ型である。
そこで、ノーマリーオフ型で且つ優れた逆耐圧特性を有するＩＩＩ族窒化物半導体を用いた半導体装置を実現できるようにすることを目的とした装置で、ＩＩＩ族窒化物半導体装置を２つのオーミック電極の間に２つのｐ型の導電性を有するコントロール層と呼ばれる層を設けた構成とする半導体装置が存在する（例えば、特許文献１参照）。
具体的には、上記半導体装置（双方向スイッチ１００）は、基板１０の上に形成された第１のＩＩＩ族窒化物半導体層１１と、第１のＩＩＩ族窒化物半導体層１１の上に形成され、第１のＩＩＩ族窒化物半導体層１１と比べて禁止帯幅が大きい第２のＩＩＩ族窒化物半導体層１２と、第２のＩＩＩ族窒化物半導体層１２の上に基板の主面と平行な方向に互いに間隔をおいて形成され、ｐ型の導電性を有するＩＩＩ族窒化物半導体（ｐ−ＡｌＧａＮ）からなる第１のコントロール層１３１および第２のコントロール層１３２と、第２のＩＩＩ族窒化物半導体層１２の上における、第１のコントロール層１３１の第２のコントロール層１３２と反対側の領域に形成された第１のソース電極１４と、第２のＩＩＩ族窒化物半導体層１２の上における、第２のコントロール層１３２の第１のコントロール層１３１と反対側の領域に形成された第２のソース電極１５とを備え、各ゲートおよび各ソース電極以外の表面は、保護膜１８（ＳｉＮ）で被覆されていることを特長とする。
この半導体装置は、第２のＩＩＩ族窒化物半導体層１２の上に水平方向に互いに間隔をおいて形成され、ｐ型の導電性を有するＩＩＩ族窒化物半導体からなる第１のコントロール層１３１および第２のコントロール層１３２を備えているため、２つのソース電極間の電気伝導性は、第１のゲート電極１６および第２のゲート電極１７に印加するバイアスによって制御することができる。
このため、第１のゲート電極１６に印加するバイアスにかかわらず、少なくとも第２のソース電極１５の電位が第１のソース電極１４の電位に対して低い場合に、第２のゲート電極１７に第２のソース電極１５の電位よりも低い電位を与えることにより第２のコントロール層１３２の下側におけるチャネル領域をピンチオフ状態とすることができる。この結果、従来のＩＩＩ族窒化物半導体装置では持ち得なかった優れた逆耐圧特性を有する半導体装置を実現できる。この装置を応用すれば、単独素子で構成される従来よりも小型の双方向スイッチが実現できる。
ここで、このような双方向スイッチ１００について、本願発明者らは、鋭意研究の結果、図４に示す双方向スイッチの等価回路（以下、単に等価回路１０００とも記述する）の構成を見出した。
図４は、図３に示す双方向スイッチ１００の等価回路１０００を示す図である。
図４に示す等価回路１０００では、２つのＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のドレイン電極同士が抵抗を介して接続される、対称構造であることが特長である。なお、ＪＦＥＴは、接合型電界効果トランジスタを意味する。
図４に示す等価回路１０００では、ＪＦＥＴ３５１（第１の電界効果トランジスタ）のドレイン電極４７１（第２の電極）と、ＪＦＥＴ３５２（第２の電界効果トランジスタ）のドレイン電極４７２との間に抵抗３６（第５の抵抗）が接続される。
ＪＦＥＴ３５１のソース電極４６１（第１の電極）には、ソース抵抗３７１（第１の抵抗）が接続され、ＪＦＥＴ３５２のソース電極４６２（第２の電極）には、ソース抵抗３７２（第２の抵抗）が接続される。
ソース抵抗３７１の外側（ソース電極４６１と接続されない側）には、ソースインダクタンス３８１（第１のインダクタンス）が直列に接続され、ソース抵抗３７２には、ソースインダクタンス３８２（第２のインダクタンス）が直列に接続される。ソースインダクタンス３８１のソース抵抗３７１と接続されない側は、第１の入出力電極４９に接続され、ソースインダクタンス３８２のソース抵抗３７２と接続されない側は、第２の入出力電極５０である。
ＪＦＥＴ３５１のゲート電極４８１（第１のゲート）には、ゲート抵抗３９１（第３の抵抗）が直列に接続され、ＪＦＥＴ３５２のゲート電極４８２（第２のゲート）には、ゲート抵抗３９２（第４の抵抗）が直列に接続される。ゲート抵抗３９１のゲート電極４８１に接続されない側は、第１の制御電極５１に接続され、ゲート抵抗３９２のゲート電極４８２に接続されない側は、第２の制御電極５２に接続される。
第１の入出力電極４９と、第２の入出力電極５０との間には、ソース間キャパシタンス４０（第４のキャパシタンス）が接続される。
第１の入出力電極４９と、第１の制御電極５１との間には、ゲート・ソース間キャパシタンス４１１（第１のキャパシタンス）が接続され、第２の入出力電極５０と、第２の制御電極５２との間には、ゲート・ソース間キャパシタンス４１２（第２のキャパシタンス）が接続される。
第１の制御電極５１と、第２の制御電極５２との間には、ゲート間キャパシタンス４２（第３のキャパシタンス）が接続される。
なお、図面中においては、ソース抵抗３７１は、Ｒｓ１とも表記され、ソース抵抗３７２は、Ｒｓ２とも表記される。ゲート抵抗３９１は、Ｒｇ１とも表記され、ゲート抵抗３９２は、Ｒｇ２とも表記される。抵抗３６は、Ｒｄｄとも表記される。
同様に、図面中においては、ソースインダクタンス３８１はＬｓ１、ソースインダクタンス３８２はＬｓ２、ゲート・ソース間キャパシタンス４１１はＣｇｓ１、ゲート・ソース間キャパシタンス４１２はＣｇｓ２、ソース間キャパシタンス４０はＣｓｓとも表記される。
第１の入出力電極４９は、図中ではＳ１とも表記され、図３に示す双方向スイッチ１００の第１のソース電極１４に相当する。
第２の入出力電極５０は、図中ではＳ２とも表記され、図３に示す双方向スイッチ１００の第２のソース電極１５に相当する。
第１の制御電極５１は、図中ではＧ１とも表記され、図３に示す双方向スイッチ１００の第１のゲート電極１６に相当する。
第２の制御電極５２は、図中ではＧ２とも表記され、図３に示す双方向スイッチ１００の第２のゲート電極１７に相当する。
また、図４の例では、第１の入出力電極４９と、第１の制御電極５１との間には、第１の電源４４（Ｖｇ１ｓ１）によって電圧が印加され、第２の入出力電極５０と、第２の制御電極５２との間には第２の電源４５（Ｖｇ２ｓ２）によって電圧が印加される。同様に、第１の入出力電極４９と、第２の入出力電極５０との間には第３の電源４３（Ｖｓ１ｓ２）から電圧が印加される。
この等価回路の１つ目の特長は、双方向スイッチ１００のダブルゲート構造を直列接続された２つのＪＦＥＴ３５１及び３５２で表現していることである。２つ目の特長は、直列接続された２つのＪＦＥＴ３５１及び３５２の間に抵抗３６を挿入していることである。
まず、１つ目の特長について例を挙げて説明する。図４の等価回路１０００は、図３の双方向スイッチ１００の等価回路であるため、逆阻止動作を再現する必要がある。
図５に図４の等価回路１０００を用いて逆阻止動作をしたときの双方向スイッチをシミュレートした結果を示す。図５の（ａ）は、図３の双方向スイッチ１００において実測した電気的特性を表し、図５の（ｂ）は、図４の等価回路１０００を用いてシミュレーションを行った場合の電気的特性である。図５より、等価回路１０００で、逆阻止動作をシミュレートできていることがわかる。
例えば、図４の等価回路１０００において、第２の入出力電極５０と第２の制御電極５２とが短絡している場合、第１の入出力電極４９の電位に対して、第２の入出力電極５０の電位がＪＦＥＴ３５１の閾値電圧よりも高くならないと、ＪＦＥＴ３５２のチャネルがオープンにならない。すなわち、等価回路１０００によって逆阻止動作を表現することができる。なお、第１の入出力電極４９と第１の制御電極５１とが短絡している場合についても同様である。
次に２つ目の特長について例を挙げて説明する。通常、電界効果トランジスタのチャネル抵抗は、（１）ゲート電極直下、（２）ゲート電極のソース端からソース電極まで、（３）ゲート電極のドレイン端からドレイン電極まで、の３つに分けられる。回路シミュレーション用モデルでは（１）の抵抗は電界効果トランジスタのオン抵抗として表現される。残りの（２）（３）の抵抗は、外付けの抵抗として電界効果トランジスタの電極の外側に抵抗を付け足すことで表現される。
ここで、等価回路１０００で再現しようとしている双方向スイッチ１００は、２つのゲート電極が、デバイスの耐圧を高くするために、ある程度の距離を離して設けられている。このため、この２つのゲート電極間の抵抗は、無視できない程の大きさになる。そこで、等価回路１０００において、上記ゲート電極間の抵抗に相当する抵抗３６を挿入したことが２つ目の特長である。これにより、図５を用いて説明したように、実測値を非常に高い精度で再現できることが確認されている。
図６は、抵抗３６の有無によるシミュレーションの精度の違いを比較した図である。図６では、実線がシミュレーション値を表し、図中の四角印が実測値を表す。図６の（ａ）は、抵抗３６がない場合のシミュレーション結果であり、実測値を精度よく再現できていない。しかし、抵抗３６を挿入した図６の（ｂ）においては、実測値をより精度よく再現できていることがわかる。
以上のように、抵抗３６の有無は、等価回路１０００を用いたシミュレーション結果に大きく影響する。つまり、抵抗３６の抵抗値の設定により、より精度の高いシミュレーション結果が得られる。抵抗３６の値は、いわゆるカットアンドトライによって求めてもよいが、双方向スイッチ１００において抵抗３６に相当する箇所の抵抗（以下、ドレイン間抵抗またはＲｄｄと記述する）の抵抗値を実測することで高い精度のシミュレーション結果が得られるものと考えられる。
しかしながら、抵抗３６に相当する箇所は、双方向スイッチ１００の内部に相当する箇所であるため、通常測定することは不可能である。しかしながら、本願発明者らは、鋭意研究の結果、ドレイン間抵抗の測定方法を見出した。
図７は、ドレイン間抵抗の測定方法のフローチャートである。また、図８、図９、図１０は、ドレイン間抵抗の測定方法を示す図である。なお、以下の図８、図９、図１０、を用いた説明では、理解を容易にするため、等価回路図を用いて抵抗３６の抵抗値の求め方について説明するが、実際には、双方向スイッチ１００において下記測定を行う。
上述のように、第１のソース電極１４と第２のソース電極１５の間にはいくつもの抵抗成分があることから、ソース電極間電流−ソース電極間電圧特性からドレイン間抵抗のみを分離して求めることは、不可能である。
そこで、まず、どちらかのソース電極、例えば第２のソース電極１５をフローティング状態（第２のソース電極１５に何も接続しない状態）にする（図７のＳ１０１）。
次に、第１のゲート電極１６に第１のソース電極１４の電位に対して閾値電圧より高い電圧を与えて、直下のチャネルをオープン状態にする。具体的には、第１のソース電極１４の電位より所定の電位差以上高い電圧を、第１のゲート電極１６に印加する。この結果、双方向スイッチ１００のうち、等価回路１０００においてＪＦＥＴ３５１に相当する部分の抵抗をほぼ無視できる。
この状態で第２のゲート電極１７と、第１のソース電極１４との間の電圧を変化させて、第２のゲート電流−第２のゲート電圧特性を測定する（図７のＳ１０２）。この場合の電流が流れる経路は、図８において太線で示される経路である。ここで、第２のゲート電流とは、第２のゲート電極１７から第１のソース電極１４に流れる電流を意味し、第２のゲート電圧とは、第１のソース電極１４に対する第２のゲート電極１７の電圧を意味する。
上記図８で示される電流経路には、双方向スイッチ１００のうち、等価回路１０００において抵抗Ｒｓ１、抵抗Ｒｄｄ、及び抵抗Ｒｇ２に相当する抵抗値が含まれる。すなわち、測定したゲート電圧をＶｇ２ｓ１、ゲート電流をＩｇ２ｓ１とすると、以下の式（１）より抵抗Ｒｓ１と抵抗Ｒｄｄと抵抗Ｒｇ２との和が求まる。
Ｒｓ１＋Ｒｄｄ＋Ｒｇ２＝Ｖｇ２ｓ１÷Ｉｇ２ｓ１・・・式（１）
次に、第２のゲート電極１７をフローティング状態とし、第１のゲート電極１６と第１のソース電極１４との間の電圧を変化させて、第１のゲート電流−第１のゲート電圧特性を測定する（図７のＳ１０３）。この場合の電流が流れる経路は、図９において太線で示される経路である。ここで、第１のゲート電流とは、第１のゲート電極１６から第１のソース電極１４に流れる電流を意味し、第１のゲート電圧とは、第１のソース電極１４に対する第１のゲート電極１６の電圧を意味する。
上記図９で示される電流経路には、双方向スイッチ１００のうち、等価回路１０００において抵抗Ｒｓ１、抵抗Ｒｄｄ、及び抵抗Ｒｇ１に相当する抵抗値が含まれる。すなわち、測定したゲート電圧をＶｇ１ｓ１、ゲート電流をＩｇ１ｓ１とすると、以下の式（２）より抵抗Ｒｓ１と抵抗Ｒｇ１との和が求まる。
Ｒｓ１＋Ｒｇ１＝Ｖｇ１ｓ１÷Ｉｇ１ｓ１・・・式（２）
ここで、第１のゲート電極−チャネル間の抵抗Ｒｇ１と第２のゲート電極−チャネル間の抵抗Ｒｇ２は、同等である。なぜなら、双方向スイッチ１００においては原則、２つのゲート電極が同じ幾何学的構造をとり、また２つの保護膜も同じ幾何学的構造で同じドーピング濃度に作成されるからである。したがって、以下の式（３）に示されるように、式（１）で表される第２のゲート電極−第１のソース電極間の抵抗値から、式（２）で表される第１のゲート電極−第１のソース電極間の抵抗値を引けば、ドレイン間抵抗（抵抗３６）の値が求まる（図７のＳ１０４）。なお、これらの抵抗値は、図１０において太線で示される経路における抵抗値である。
（Ｒｓ１＋Ｒｄｄ＋Ｒｇ２）−（Ｒｓ１＋Ｒｇ１）＝Ｒｄｄ・・・式（３）
（∵Ｒｇ１＝Ｒｇ２）
以上のような方法により、双方向スイッチ１００においてドレイン間抵抗Ｒｄｄを測定し、等価回路１０００における抵抗３６の抵抗値を決定することで、より高精度なシミュレーションが実現可能となる。Ｒｄｄの測定値に基づいて、式（１）〜（３）を用いて他の抵抗値を算出することももちろん可能である。また、等価回路１０００の各キャパシタンスの値は、双方向スイッチ１００の電極間の容量値を測定することにより求めることができる。
なお、等価回路１０００を用いたシミュレーション装置は、等価回路１０００の構成要素を基板上に設けるなどによりハードウェアとして実現されてもよいし、等価回路１０００を回路情報として実現されてもよい。ここで、回路情報とは、等価回路１０００の各構成要素の接続関係及び回路定数等をデータで表したものである。
図１１は、回路情報の一例であるネットリストを示す図である。
図１１に示したネットリストは、一般的な回路シミュレーションソフトウェアであるＳＰＩＣＥにおいて用いられる回路網を書き記したものである。つまりこのようなネットリストにより、ＳＰＩＣＥを用いて単独素子により構成される双方向スイッチの電気的特性を計算することができる。
なお、回路情報は、ネットリストに限定されるものではなく、上述のように等価回路１０００の回路要素の接続関係及び回路定数を記録したデータであればよい。
上記のように等価回路１０００を用いたシミュレーション方法を実施するためのシミュレーション装置について図１２を用いて説明する。
図１２は、第１の実施形態に係るシミュレーション装置のブロック図である。
図１２に示すように、シミュレーション装置１１０は、例えばキーボードあるいは種々のデータ読み取り装置などからなる入力装置８９（入力部）、種々の制御・演算を行うＣＰＵなどの制御装置９０及びＡＬＵなどの演算装置９１（計算部９４）、半導体メモリやハードディスクなどの記憶装置９２（記憶部）、およびモニタ、プリンタなどの出力装置９３を備えている。シミュレーション装置１１０は、専用に構成しても良いし、例えばワークステーションやパーソナルコンピュータの各装置を対応させて実現しても良い。記憶装置９２には、等価回路１０００の回路情報が記憶されている。また、記憶装置９２には、演算装置９１による演算結果が記憶される。
次に、シミュレーション装置１１０の動作について説明する。
図１３は、シミュレーション装置１１０の動作のフローチャートである。
上記のような構成において、まず各電極の電圧値（最小値、最大値、ステップ値など）を設定し、入力する（図１３のＳ２０１）。入力装置８９から入力された各電極の電圧値は、制御装置９０の制御により、記憶装置９２の中に取り込まれて記憶される。
記憶装置９２に記憶されている等価回路１０００の回路情報は、制御装置９０の制御により演算装置９１に転送され、双方向スイッチの電気的特性の導出（計算）が行われる（図１３のＳ２０２）。この特性は、記憶装置９２に転送されて記憶される。最後に、記憶装置９２に記憶された双方向スイッチ１００の電気的特性は、制御装置９０の制御により、出力装置９３に出力される（図１３のＳ２０３）。
（第２の実施形態）
第１の実施形態では、ＩＩＩ族窒化物半導体からなる双方向スイッチに係る等価回路及びこれを用いたシミュレーション装置について説明した。しかしながら、双方向スイッチの構成、及び等価回路の構成は、第１の実施形態に係るものに限定されない。
以下、第２の実施形態を、図面を参照して説明する。
まず、図１４で第２の実施形態のシミュレーション方法を適用するＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族化合物半導体からなるダブルゲート構造の単独素子で構成される双方向スイッチについて説明する。
具体的には、図１４に示される半導体装置（双方向スイッチ２００）は、半絶縁ＧａＡｓ基板１９の上に形成された第１のＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族化合物半導体（ｉ−ＧａＡｓ）層２０と、第１のＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族化合物半導体（ｉ−ＧａＡｓ）層２０の上に形成された第１の半導体層よりも禁止帯幅の大きい第２のＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族化合物半導体（ｉ−ＡｌＧａＡｓ）層２１と、第２のＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族化合物半導体（ｉ−ＡｌＧａＡｓ）層２１の上に基板の主面と平行な方向に互いに間隔をおいて形成された第１のゲート電極２４及び第２のゲート電極２５と、第２のＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族化合物半導体（ｉ−ＡｌＧａＡｓ）層２１の上における、第１のゲート電極２４の第２のゲート電極２５と反対側の領域に形成された第１のソース電極２２と、第２のＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族化合物半導体（ｉ−ＡｌＧａＡｓ）層２１の上における、第２のゲート電極２５の第１のゲート電極２４と反対側の領域に形成された第２のソース電極２３とを備えていることを特長とする。
なお、電極に対応する部分を除いて、ＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族化合物半導体（ｉ−ＡｌＧａＡｓ）層２１を覆うように、保護膜２６が形成されている。
この半導体装置は、前記第２のＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族化合物半導体（ｉ−ＡｌＧａＡｓ）層２１の上に水平方向に互いに間隔をおいて形成された第１のゲート電極２４及び第２のゲート電極２５を備え、２つのソース電極間の電気伝導性は、第１のゲート電極２４および第２のゲート電極２５に印加するバイアスによって制御することができる。
このため、第１のゲート電極２４に印加するバイアスにかかわらず、少なくとも第２のソース電極２３の電位が第１のソース電極２２の電位に対して低い場合に、第２のゲート電極２５に第２のソース電極２３の電位よりも低い電位を与えることにより第２のゲート電極２５の下側におけるチャネル領域をピンチオフ状態とすることができる。この結果、従来のＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族化合物半導体を用いたＨＦＥＴでは持ち得なかった優れた逆耐圧特性を有する半導体装置を実現できる。この装置を応用すれば、単独素子で構成される従来よりも小型の双方向スイッチが実現できる。
ここで、このような双方向スイッチ２００については、図４に示される等価回路１０００を用いても高精度のシミュレーション結果を得ることは難しい。そこで、本願発明者らは、鋭意研究の結果、双方向スイッチ２００について下記の等価回路を見出した。
図１５は、図１４のＩＩＩ−Ｖ族もしくはＩＩ−ＶＩ族化合物半導体を用いた単独素子によるダブルゲート構造の双方向スイッチ２００の等価回路２０００を表している。等価回路２０００は、第１の実施形態に係る等価回路１０００とは、回路に用いられる電界効果トランジスタにおいて異なる。具体的には、２つのＨＦＥＴ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のドレイン電極同士が抵抗を介して接続される、対称構造であることが特長である。
等価回路２０００の回路構成は、図４の等価回路１０００におけるＪＦＥＴ３５１をＨＦＥＴ５３１に置き換え、ＪＦＥＴ３５２をＨＦＥＴ５３２に置き換えた構成である。その他の部分については、図４で示される等価回路１０００と同一の構成であるため説明を省略する。また、双方向スイッチのドレイン間抵抗の求め方についても第１の実施形態と同様であるため、説明を省略する。
等価回路２０００を用いた第２の実施形態に係るシミュレーション装置の構成は、図１２で説明したものと同様である。この場合、等価回路２０００は、例えば、図１６に示すようなネットリストとして実現される。
（第３の実施形態）
双方向スイッチの構成、及び等価回路の構成は、以下のような構成であってもよい。
以下、第３の実施形態を、図面を参照して説明する。
まず図１７で第３の実施形態のシミュレーション方法を適用するシリコンもしくはＳｉＣからなるダブルゲート構造の単独素子で構成される双方向スイッチについて説明する。
具体的には、図１７に示される半導体装置（双方向スイッチ３００）は、Ｓｉ基板２７の上に形成されたｐ型シリコン層２８と、ｐ型シリコン層２８の上に形成されたｎ型シリコン層２９とＳｉＯ２層３０と、ＳｉＯ２層３０の上に基板の主面と平行な方向に互いに間隔をおいて形成された第１のゲート電極３３および第２のゲート電極３４と、ｎ型シリコン層２９の上における、第１のゲート電極３３の第２のゲート電極３４と反対側の領域に形成された第１のソース電極３１と、ｎ型シリコン層２９の上における、第２のゲート電極３４の第１のゲート電極３３と反対側の領域に形成された第２のソース電極３２とを備えていることを特長とする。
この半導体装置は、ＳｉＯ２層３０の上に水平方向に互いに間隔をおいて形成された第１のゲート電極３３および第２のゲート電極３４を備えているため、２つのソース電極間の電気伝導性は、第１のゲート電極３３および第２のゲート電極３４に印加するバイアスによって制御することができる。このため、第１のゲート電極３３に印加するバイアスにかかわらず、少なくとも第２のソース電極３２の電位が第１のソース電極３１の電位に対して低い場合に、第２のゲート電極３４に第２のソース電極３２の電位よりも低い電位を与えることにより第２のゲート電極３４の下側におけるチャネル領域をピンチオフ状態とすることができる。この結果、従来のシリコンもしくはＳｉＣを用いたＭＯＳＦＥＴでは持ち得なかった優れた逆耐圧特性を有する半導体装置を実現できる。この装置を応用すれば、単独素子で構成される従来よりも小型の双方向スイッチが実現できる。
ここで、このような双方向スイッチ２００については、図４に示される等価回路１０００や図１５に示される等価回路２０００を用いても高精度のシミュレーション結果を得ることは難しい。そこで、本願発明者らは、鋭意研究の結果、双方向スイッチ３００について下記の等価回路を見出した。
図１８は図１７のシリコンもしくはＳｉＣを用いた単独素子によるダブルゲート構造の双方向スイッチの等価回路３０００を表している。等価回路３０００は、第１の実施形態に係る等価回路１０００とは、回路に用いられる電界効果トランジスタにおいて異なる。具体的には、２つのＭＯＳＦＥＴのドレイン電極同士が抵抗を介して接続される、対称構造であることが特長である。
等価回路３０００の回路構成は、図４の等価回路１０００におけるＪＦＥＴ３５１をＭＯＳＦＥＴ７１１に置き換え、ＪＦＥＴ３５２をＭＯＳＦＥＴ７１２に置き換えた構成である。その他の部分については、図４で示される等価回路１０００と同一の構成であるため説明を省略する。また、双方向スイッチのドレイン間抵抗の求め方についても第１の実施形態と同様であるため、説明を省略する。
等価回路３０００を用いた第３の実施形態に係るシミュレーション装置の構成は、図１２で説明したものと同様である。この場合、等価回路３０００は、例えば、図１９に示すようなネットリストとして実現される。
以上、本発明を上記実施形態に基づいて説明してきたが、本発明は、上記の実施形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
（１）上記の各装置は、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭ、ハードディスクユニット、ディスプレイユニット、キーボード、マウスなどから構成されるコンピュータシステムで実現され得る。ＲＡＭまたはハードディスクユニットには、コンピュータプログラムが記憶されている。マイクロプロセッサが、コンピュータプログラムにしたがって動作することにより、各装置は、その機能を達成する。ここでコンピュータプログラムは、所定の機能を達成するために、コンピュータに対する指令を示す命令コードが複数個組み合わされて構成されたものである。
（２）上記の各装置を構成する構成要素の一部または全部は、１個のシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）から構成されているとしてもよい。システムＬＳＩは、複数の構成部を１個のチップ上に集積して製造された超多機能ＬＳＩであり、具体的には、マイクロプロセッサ、ＲＯＭ、ＲＡＭなどを含んで構成されるコンピュータシステムである。ＲＯＭには、コンピュータプログラムが記憶されている。マイクロプロセッサが、ＲＯＭからＲＡＭにコンピュータプログラムをロードし、ロードしたコンピュータプログラムにしたがって演算等の動作することにより、システムＬＳＩは、その機能を達成する。
（３）上記の各装置を構成する構成要素の一部または全部は、各装置に脱着可能なＩＣカードまたは単体のモジュールから構成されてもよい。ＩＣカードまたはモジュールは、マイクロプロセッサ、ＲＯＭ、ＲＡＭなどから構成されるコンピュータシステムである。ＩＣカードまたはモジュールには、上記の超多機能ＬＳＩが含まれてもよい。マイクロプロセッサが、コンピュータプログラムにしたがって動作することにより、ＩＣカードまたはモジュールは、その機能を達成する。このＩＣカードまたはこのモジュールは、耐タンパ性を有してもよい。
（４）本発明は、上記に示す方法で実現されてもよい。また、これらの方法をコンピュータにより実現するコンピュータプログラムで実現してもよいし、コンピュータプログラムからなるデジタル信号で実現してもよい。
また、本発明は、コンピュータプログラムまたはデジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）、半導体メモリなどに記録したもので実現してもよい。また、これらの記録媒体に記録されているデジタル信号で実現してもよい。
また、本発明は、コンピュータプログラムまたはデジタル信号を、電気通信回線、無線または有線通信回線、インターネットを代表とするネットワーク、データ放送等を経由して伝送してもよい。
また、本発明は、マイクロプロセッサとメモリを備えたコンピュータシステムであって、メモリは、コンピュータプログラムを記憶しており、マイクロプロセッサは、コンピュータプログラムにしたがって動作してもよい。
また、プログラムまたはデジタル信号を記録媒体に記録して移送することにより、またはプログラムまたはデジタル信号をネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしてもよい。
（５）上記実施形態及び上記変形例をそれぞれ組み合わせるとしてもよい。
なお、本発明は、これらの実施形態またはその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態またはその変形例に施したもの、あるいは異なる実施形態またはその変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
本発明によれば、単独素子で構成されるダブルゲート構造の双方向スイッチの電気的特性を高い精度でシミュレートすることが可能である。したがって、本発明に係る双方向スイッチの等価回路、及びシミュレーション方法は、単独素子で構成されるダブルゲート構造の双方向スイッチを用いたパワーエレクトロニクス回路の設計に有用である。
１ ＩＧＢＴ
２ ＩＧＢＴ
３ ダイオード
４ ダイオード
５ ＭＯＳＦＥＴ
６ ＢＪＴ
７ ＢＪＴ
８ 可変抵抗
９ 抵抗
１０ 基板
１１ 第１のＩＩＩ族窒化物半導体層
１２ 第２のＩＩＩ族窒化物半導体層
１３１ 第１のコントロール層
１３２ 第２のコントロール層
１４ 第１のソース電極
１５ 第２のソース電極
１６ 第１のゲート電極
１７ 第２のゲート電極
１８ 保護膜
１９ 半絶縁ＧａＡｓ基板
２０ ＩＩ−ＶＩ族化合物半導体（ｉ−ＧａＡｓ）層
２１ ＩＩ−ＶＩ族化合物半導体（ｉ−ＡｌＧａＡｓ）層
２２ 第１のソース電極
２３ 第２のソース電極
２４ 第１のゲート電極
２５ 第２のゲート電極
２６ 保護膜
２７ Ｓｉ基板
２８ ｐ型シリコン層
２９ ｎ型シリコン層
３０ ＳｉＯ２層
３１ 第１のソース電極
３２ 第２のソース電極
３３ 第１のゲート電極
３４ 第２のゲート電極
３５１、３５２ ＪＦＥＴ
３６ 抵抗
３７１、３７２ ソース抵抗
３８１、３８２ ソースインダクタンス
３９１、３９２ ゲート抵抗
４０ ソース間キャパシタンス
４１１、４１２ ゲート・ソース間キャパシタンス
４２ ゲート間キャパシタンス
４３ 第３の電源
４４ 第１の電源
４５ 第２の電源
４６１、４６２ ソース電極
４７１、４７２ ドレイン電極
４８１、４８２ ゲート電極
４９ 第１の入出力電極
５０ 第２の入出力電極
５１ 第１の制御電極
５２ 第２の制御電極
５３１、５３２ ＨＦＥＴ
７１１、７１２ ＭＯＳＦＥＴ
８９ 入力装置
９０ 制御装置
９１ 演算装置
９２ 記憶装置
９３ 出力装置
９４ 計算部
１００、２００、３００ 双方向スイッチ
１１０ シミュレーション装置
１０００、２０００、３０００ 等価回路

Claims (8)

  1. シミュレーション装置が行う、等価回路を用いた双方向スイッチのシミュレーション方法であって、
    前記等価回路は、
    第１のソース電極、第２のソース電極、第１のゲート電極、及び第２のゲート電極を備え、前記第１のゲート電極及び前記第２のゲート電極に印加される電圧により、前記第１のソース電極と前記第２のソース電極との間に流れる電流を制御する、単一の素子で構成された双方向スイッチを表す双方向スイッチの等価回路であって、
    第１のゲート、第１の電極、及び第２の電極を有する第１の電界効果トランジスタと、
    一端が前記第１の電極と電気的に接続され、他端が前記第１のソース電極に対応する電極である第１の入出力電極と電気的に接続されている、直列接続された第１の抵抗及び第１のインダクタンスと、
    一端が前記第１のゲートと電気的に接続され、他端が前記第１のゲート電極に対応する電極である第１の制御電極と電気的に接続されている第３の抵抗と、
    一端が前記第１の入出力電極と電気的に接続され、他端が前記第１の制御電極と電気的に接続されている第１のキャパシタンスと、
    第２のゲート、第３の電極、及び第４の電極を有する第２の電界効果トランジスタと、
    一端が前記第３の電極と電気的に接続され、他端が前記第２のソース電極に対応する電極である第２の入出力電極と電気的に接続されている、直列接続された第２の抵抗及び第２のインダクタンスと、
    一端が前記第２のゲートと電気的に接続され、他端が前記第２のゲート電極に対応する電極である第２の制御電極と電気的に接続されている第４の抵抗と、
    一端が前記第２の入出力電極と電気的に接続され、他端が前記第２の制御電極と電気的に接続されている第２のキャパシタンスと、
    一端が前記第１の制御電極と電気的に接続され、他端が前記第２の制御電極と電気的に接続されている第３のキャパシタンスと、
    一端が前記第１の入出力電極と電気的に接続され、他端が前記第２の入出力電極と電気的に接続されている第４のキャパシタンスと、
    一端が前記第２の電極と電気的に接続され、他端が前記第４の電極と電気的に接続されている第５の抵抗とを備え、
    前記シミュレーション装置の入力部が、前記第１の制御電極、前記第２の制御電極、前記第１の入出力電極、及び前記第２の入出力電極に印加される電圧の電圧値の入力を受け付ける入力ステップと、
    前記シミュレーション装置の計算部が、前記等価回路及び前記電圧値に基づいて前記双方向スイッチの電気的特性を計算する計算ステップとを含む
    双方向スイッチのシミュレーション方法。
  2. 前記第１の電界効果トランジスタと、前記第２の電界効果トランジスタとは、接合型電界効果トランジスタである
    請求項１に記載の双方向スイッチのシミュレーション方法。
  3. 前記第１の電界効果トランジスタと、前記第２の電界効果トランジスタとは、ヘテロ接合型電界効果トランジスタである
    請求項１に記載の双方向スイッチのシミュレーション方法。
  4. 前記第１の電界効果トランジスタと、前記第２の電界効果トランジスタとは、金属−酸化物−半導体型電界効果トランジスタである
    請求項１に記載の双方向スイッチのシミュレーション方法。
  5. 前記計算ステップでは、
    前記１の制御電極と前記第１の入出力電極とが短絡され、かつ前記第２の制御電極と前記第２の入出力電極との間に電圧が印加されたとした場合の、前記第１の入出力電極と前記第２の入出力電極との間に流れる電流の電流値を計算し、
    前記２の制御電極と前記第２の入出力電極とが短絡され、かつ前記第１の制御電極と前記第１の入出力電極との間に電圧が印加されたとした場合の、前記第１の入出力電極と前記第２の入出力電極との間に流れる電流の電流値を計算する
    請求項１に記載の双方向スイッチのシミュレーション方法。
  6. さらに、前記シミュレーション装置の計算部が、前記双方向スイッチの前記第５の抵抗の抵抗値の回路定数を決定する決定ステップを含み、
    前記決定ステップでは、
    前記第１のゲート電極及び前記第２のソース電極を開放した状態における、第１のゲート電極及び前記第１のソース電極間に印加される電圧と、前記第１のゲート電極及び前記第１のソース電極間に流れる電流とを用いて第１の抵抗値を計算し、
    前記第２のゲート電極及び前記第２のソース電極を開放した状態における、第２のゲート電極及び前記第１のソース電極間に印加される電圧と、前記第２のゲート電極及び前記第１のソース電極間に流れる電流とを用いて第２の抵抗値を計算し、
    前記第１の抵抗値と前記第２の抵抗値との差分を前記第５の抵抗の抵抗値として決定する
    請求項１に記載の双方向スイッチのシミュレーション方法。
  7. 等価回路を用いた双方向スイッチのシミュレーション装置であって、
    前記等価回路は、
    第１のソース電極、第２のソース電極、第１のゲート電極、及び第２のゲート電極を備え、前記第１のゲート電極及び前記第２のゲート電極に印加される電圧により、前記第１のソース電極と前記第２のソース電極との間に流れる電流を制御する、単一の素子で構成された双方向スイッチを表す双方向スイッチの等価回路であって、
    第１のゲート、第１の電極、及び第２の電極を有する第１の電界効果トランジスタと、
    一端が前記第１の電極と電気的に接続され、他端が前記第１のソース電極に対応する電極である第１の入出力電極と電気的に接続されている、直列接続された第１の抵抗及び第１のインダクタンスと、
    一端が前記第１のゲートと電気的に接続され、他端が前記第１のゲート電極に対応する電極である第１の制御電極と電気的に接続されている第３の抵抗と、
    一端が前記第１の入出力電極と電気的に接続され、他端が前記第１の制御電極と電気的に接続されている第１のキャパシタンスと、
    第２のゲート、第３の電極、及び第４の電極を有する第２の電界効果トランジスタと、
    一端が前記第３の電極と電気的に接続され、他端が前記第２のソース電極に対応する電極である第２の入出力電極と電気的に接続されている、直列接続された第２の抵抗及び第２のインダクタンスと、
    一端が前記第２のゲートと電気的に接続され、他端が前記第２のゲート電極に対応する電極である第２の制御電極と電気的に接続されている第４の抵抗と、
    一端が前記第２の入出力電極と電気的に接続され、他端が前記第２の制御電極と電気的に接続されている第２のキャパシタンスと、
    一端が前記第１の制御電極と電気的に接続され、他端が前記第２の制御電極と電気的に接続されている第３のキャパシタンスと、
    一端が前記第１の入出力電極と電気的に接続され、他端が前記第２の入出力電極と電気的に接続されている第４のキャパシタンスと、
    一端が前記第２の電極と電気的に接続され、他端が前記第４の電極と電気的に接続されている第５の抵抗とを有し、
    前記等価回路が回路情報として記憶された記憶部と、
    前記第１の制御電極、前記第２の制御電極、前記第１の入出力電極、及び前記第２の入出力電極に印加される電圧の電圧値の入力を受け付ける入力部と、
    前記回路情報、及び前記電圧値に基づいて前記双方向スイッチの電気的特性を計算する計算部とを備える
    双方向スイッチのシミュレーション装置。
  8. 等価回路を用いた双方向スイッチのシミュレーション方法をコンピュータに実行させるためのプログラムであって、
    前記等価回路は、
    第１のソース電極、第２のソース電極、第１のゲート電極、及び第２のゲート電極を備え、前記第１のゲート電極及び前記第２のゲート電極に印加される電圧により、前記第１のソース電極と前記第２のソース電極との間に流れる電流を制御する、単一の素子で構成された双方向スイッチを表す双方向スイッチの等価回路であって、
    第１のゲート、第１の電極、及び第２の電極を有する第１の電界効果トランジスタと、
    一端が前記第１の電極と電気的に接続され、他端が前記第１のソース電極に対応する電極である第１の入出力電極と電気的に接続されている、直列接続された第１の抵抗及び第１のインダクタンスと、
    一端が前記第１のゲートと電気的に接続され、他端が前記第１のゲート電極に対応する電極である第１の制御電極と電気的に接続されている第３の抵抗と、
    一端が前記第１の入出力電極と電気的に接続され、他端が前記第１の制御電極と電気的に接続されている第１のキャパシタンスと、
    第２のゲート、第３の電極、及び第４の電極を有する第２の電界効果トランジスタと、
    一端が前記第３の電極と電気的に接続され、他端が前記第２のソース電極に対応する電極である第２の入出力電極と電気的に接続されている、直列接続された第２の抵抗及び第２のインダクタンスと、
    一端が前記第２のゲートと電気的に接続され、他端が前記第２のゲート電極に対応する電極である第２の制御電極と電気的に接続されている第４の抵抗と、
    一端が前記第２の入出力電極と電気的に接続され、他端が前記第２の制御電極と電気的に接続されている第２のキャパシタンスと、
    一端が前記第１の制御電極と電気的に接続され、他端が前記第２の制御電極と電気的に接続されている第３のキャパシタンスと、
    一端が前記第１の入出力電極と電気的に接続され、他端が前記第２の入出力電極と電気的に接続されている第４のキャパシタンスと、
    一端が前記第２の電極と電気的に接続され、他端が前記第４の電極と電気的に接続されている第５の抵抗とを備え、
    前記双方向スイッチのシミュレーション方法は、
    前記第１の制御電極、前記第２の制御電極、前記第１の入出力電極、及び前記第２の入出力電極に印加される電圧の電圧値の入力を受け付ける入力ステップと、
    前記等価回路及び前記電圧値に基づいて前記双方向スイッチの電気的特性を計算する計算ステップとを含む
    プログラム。
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