JP2010108385A - 記憶装置 - Google Patents

Abstract

【課題】ホストからの恒常的な高速書き込みとフラシュメモリへの書き換え頻度の低減を可能にした記憶装置を提供する。
【解決手段】記憶装置は、記憶領域が複数からなるｎ個のブロックに分けられたＲＡＭと、複数のｍ組に分けられたフラシュメモリと、外部からＲＡＭに対してデータの書き込みが可能にされた第１バスと、ＲＡＭから前記ｍ組に分けられたフラシュメモリに対してそれぞれ独立してデータの書き込みが可能にされたｍ個の第２バスからなる内部バスと、第１バスを用いてＲＡＭの書き込みを行う第１動作と、第１動作のための記憶領域を確保すべく、ＲＡＭの記憶データのうち書き込み時の古い順であって、かかる記憶データのデータ量に対応して第２バスを用いて１ないしｍ個のブロック分のデータをフラシュメモリに対して書き込む第２動作とを時分割的に同時に行う内部コントローラ部とを有する。
【選択図】図１

Description

この発明は、記憶装置に関し、一括消去型不揮発性メモリ（以下、フラッシュメモリという）を用いて構成され、例えばハードディスクドライブメモリと置き換え可能な記憶装置に利用して有効な技術に関するものである。

ハードディスクドライブ（以下：ＨＤＤ）の置き換え製品として、記憶媒体にフラシュメモリを使用したＳＳＤ（Solid State Drive)の製品化を図った記憶装置として、例えば特開２００６−２５２５３５号公報がある。
特開２００６−２５２５３５号公報

フラシュメモリを用いた記憶装置において、データの格納時の書き込み速度は、フラシュメモリへの書き込み速度が上限値となる。フラシュメモリへの書き込み速度は、ＨＤＤへの書き込み速度に比べて遅く、フラシュメモリへの書き込みを多段化（パイプライン動作又はインターリーブ動作）することより見かけ上ＨＤＤと同等の高速化が可能であるが構成上の上限がある。また、このような多段化は、上記のような高速化には有利も反面、一部のデータ書き換えを行う際にも、上記多段化によるデータ量に対応した不要な部分に対するデータの書き換えが必要となり、フラシュメモリの書き換え頻度が上がり寿命低減につながる。

前記特許文献１のように高速書き込みが可能な半導体ランダム・アクセス・メモリ（以下、単にＲＡＭという）をバッファメモリとして介在させることにより、フラシュメモリのみを用いるものに比べて高速化やフラシュメモリの書き換え回数を低減させることができる。しかしながら、ＲＡＭのデータをフラシュメモリに転送する間は、記憶装置として新たなデータの入力を受け付けることができず、ホストからのデータ入力の一時中断が余儀なくされて使い勝手が悪いものとなる。

この発明の１つの目的は、ホストからの恒常的な高速書き込みと、フラシュメモリの書き換え頻度の低減を可能にした記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される１つの実施例は、以下の通りである。記憶装置は、ＲＡＭ、フラシュメモリ、ＲＡＭ及びフラシュメモリに対してメモリアクセスを行うコントローラ部及び内部バスを有する。ＲＡＭは、記憶領域が複数からなるｎ個のブロックに分けられる。フラシュメモリは、複数のｍ組に分けられる。内部バスは、外部からＲＡＭに対してデータの書き込みが可能にされた第１バスと、ＲＡＭから前記ｍ組に分けられたフラシュメモリに対してそれぞれ独立してデータの書き込みが可能にされたｍ個の第２バスとを有する。コントラーラ部は、第１バスを用いて外部からＲＡＭの書き込みを行う第１動作と、ＲＡＭに対する第１動作のための記憶領域を確保すべく、ＲＡＭの記憶データのうち書き込み時の古い順であって、かかる記憶データのデータ量に対応して第２バスを用いて１ないしｍ個のブロック分のデータをフラシュメモリに対して書き込む第２動作とを時分割的に同時に行う。

上記第１動作と第２動作の時分割的に同時動作によりホストからの恒常的な高速書き込みが可能にされ、ＲＡＭから前記ｍ組に分けられたフラシュメモリに対してそれぞれ独立してデータの書き込みが可能にされたｍ個の第２バスにより、フラシュメモリのへの書き込み高速化と書き換え頻度の低減を可能にできる。

図１には、この発明に係る記憶装置の一実施例の概略構成図が示されている。この実施例の記憶装置は、ＨＤＤの置き換え製品として、記憶媒体にフラシュメモリを使用したＳＳＤ（Solid State Drive)に向けられている。記憶装置は、コントローラ部ＣＯＮＴ、高速メモリＲＡＭ、フラシュメモリＦＬＳＨ、及び内部バスＢＵＳ，ＩＢＵＳ１〜ＩＢＵＳｍから構成される。上記高速メモリＲＡＭは、例えばシンクロナス・ダイナミック・ランダム・アクセス・メモリ（以下、ＳＤＲＡＭという）により構成される。この高速メモリＲＡＭは、ブロックＢＬＫ１ないしＢＬＫｎのｎブロックに分けられた記憶容量を有する。これらのブロックＢＬＫ１ないしＢＬＫｎは、特に制限されないが、１２８ＫＢ（キロバイト）のような記憶容量を持つ。

フラシュメモリＦＬＳＨは、ｍ組に分けられたフラシュメモリＦＬＳＨ１〜ＦＬＳＨｍから構成される。上記高速メモリＲＡＭとｍ組に分けられたフラシュメモリＦＬＳＨ１〜ＦＬＳＨｍとの間は、内部バスの一部を構成するｍ個の第２バスＩＢＵＳ１〜ＩＢＵＳｍでデータ転送が行われる。これらの第２バスＩＢＵＳ１〜ＩＢＵＳｍは、それぞれが独立して使用することが可能にされる。例えば、ＩＢＵＳ１〜ＩＢＵＳｍのうちいずれか１つを単独で使用することもできるし、ＩＢＵＳ１〜ＩＢＵＳｍを可変的に組み合わせて各々を同時に使用することが可能にされる。また、外部のホストＨＯＳＴから上記ＲＡＭにデータの書き込みを可能にする内部バスの他の一部を構成する第１バスＢＵＳが設けられる。

上記コントラーラ部ＣＯＮＴは、第１動作と第２動作とを時分割的に同時に行うことが可能にされる。上記第１動作は、上記第１バスＢＵＳを用いて外部のホストＨＯＳＴから上記高速メモリＲＡＭに対してデータを書き込む動作である。上記第２動作は、上記高速メモリＲＡＭに対する上記第１動作のための記憶領域を確保すべく、上記高速メモリＲＡＭに格納されている記憶データのうち書き込み時の古い順であって、かかる記憶データのデータ量に対応して上記第２バスを用いて１ないしｍ個のブロック分を上記フラシュメモリに対して書き込む動作である。上記各バスＢＵＳ、ＩＢＩＳ１〜ＩＢＵＳｍのそれぞれ対応して、かかるバスを用いた動作に使用される制御信号を伝える制御線Ｃ，Ｃ１〜Ｃｍがそれぞれが設けられる。

前記ＳＤＲＡＭのような高速メモリＲＡＭは、ＨＤＤでのデータ書き込み速度や、フラシュメモリへのデータ書き込み速度に比べて十分に速い。このことを利用して、ホストからのデータ書き込みに必要な時間が割り当てられて上記第１バスを用いた高速メモリＲＡＭへの書き込みや読み出しが可能にされる。これにより、コントローラ部は、上記時分割的に割り当てられた時間を利用して、ホストＨＯＳＴによる恒常的な書き込み動作や高速ＲＡＭに該当する記憶データが格納されていることを条件に恒常的な読み出し動作が確保される。

この実施例では、記憶媒体としての記憶容量がフラシュメモリＦＬＳＨの記憶容量で決定され、この実施例の記憶装置は、ＨＤＤとの置き換えあるいは互換を可能にすべくＨＤＤに匹敵するような大きな記憶容量が設定される。上記高速メモリＲＡＭの記憶容量は、上記フラシュメモリＦＬＳＨの記憶容量に比べて小さくされる。したがって、上記高速メモリＲＡＭの記憶領域が満杯になると、それ以上の書き込みができなくなる。コントローラ部は、上記第１動作を恒常的に維持できるようにするために、上記高速メモリＲＡＭに格納されている記憶データのうち書き込み時の古い順に記憶データをフラシュメモリＦＬＳＨに退避させて、外部のホストＨＯＳＴからの新たなデータ書き込むための記憶領域を確保する第２動作を実施する。

上記第２動作は、上記高速メモリＲＡＭに対するメモリアクセス可能な時間のうち上記第１動作により使用された残り時間が割り当てられる。これにより、高速メモリＲＡＭに対して、上記第１動作及び第２動作を時分割的に行われることにより、高速ＲＡＭに対して外部からのメモリアクセスとフラシュメモリへのデータ退避とを同時に実施することができる。上記第２動作の前提として、フラシュメモリＦＬＳＨは、消去状態であることが必要である。それ故、フラシュメモリＦＬＳＨでは、退避先に書き込みデータをあるときには、消去動作が実施される。したがって、フラシュメモリＦＬＳＨは、上記高速メモリＲＡＭのブロックサイズに対応して消去単位サイズを決めることが便利である。消去単位サイズは、上記ブロックサイズの整数分の１であっても、整数倍分を同時に消去すればよいので構わない。

上記第２動作は、例えば高速メモリＲＡＭの書き込み可能な記憶領域のブロック数が最低値になると、第１動作とは無関係に書き込み時の古い順の記憶データが含まれるブロックの記憶データをフラシュメモリＦＬＳＨに退避させる。このとき、連続する一連のデータが複数ブロックに跨がって存在するときには、複数ブロック分が同時に退避される。つまり、第２バスは、ＩＢＩＳ１ないしＩＢＵＳｍのようにｍ個存在するので、最大ｍブロック分が同時にフラシュメモリＦＬＳＨに転送される。上記退避される連続データが小さく、１つのブロック内であるときには、例えば１つのバスＩＢＵＳ１を用いて１ブロック分がフラシュメモリＦＬＳＨに退避させられる。この構成は、フラシュメモリＦＬＳＨにおける書き換え回数を低減する上で有益である。

上記第２動作は、例えば高速メモリＲＡＭの書き込み可能な記憶領域のブロック数が最低値以上であっても、第１動作による書き込む要求のデータ量が上記最低値より大きいときには、かかる第１動作に対応して第２動作が実施される。この場合、大量のデータを書き込む記憶領域を単時間で確保する必要から、上記連続する一連のデータが複数ブロックに跨がって存在するときには、複数ブロック分を同時に退避し、データバスに余りがあるときには、次に古い記憶データを合わせて退避させる。つまり、最大ｍ個分のデータを退避するよう退避データを選択する。

例えば、上記ｍ＝４であって、１ブロックＢＬＫが２５６セクタ（１２８ＫＢ）であるとき、１ないし４ブロックの任意量連続論理アドレスデータを一度に転送することが可能にされる。例えば、連続論理アドレス退避データが上記２５６セクタ分なら１ブロック分が転送され、連続論理アドレス退避データが上記５１２セクタ分なら２ブロック分が同時に転送されて、上記１ブロック分の転送と同じ時間内に転送される。仮に、高速メモリＲＡＭとフラシュメモリＦＬＳＨとの間の内部バスを固定的に使用する構成では、この内部バスでの転送量に合わせてデータ退避が行われる。したがって、上記内部バスＩＢＵＳ１〜ＩＢＵＳ４を設けた場合には、上記４ブロック単位でのデータ退避となり、上記１ブロック分のデータ退避でもよいときにも、４ブロック分のデータ退避が行われてしまう。この結果、フラシュメモリＦＬＳＨでの書き換え回数が増大してしまうが、この実施例のように各バスを退避データ量に応じて独立して使用できる構成では、上記フラシュメモリＦＬＳＨでの書き換え回数を低減できる。

上記第２バスの独立使用は、高速メモリＲＡＭにおける不連続論理アドレスデータのフラシュメモリＦＬＳＨへの同時格納を可能にできる。例えば、ハードデスク内の全てのセクタに通し番号を振り、その通し番号によってセクタを指定するアドレス方式であるＬＢＡ（Logical Blook Addressing) ０ｘ００００を先頭アドレスとする１ブロック分、ＬＢＡ０ｘ０５００を先頭アドレスとする１ブロック分、ＬＢＡ０ｘ０Ａ００を先頭アドレスとする１ブロック分、ＬＢＡ０ｘ０Ｆ００を先頭アドレスとする１ブロック分の計４ブロック分を同時にフラシュメモリＦＬＳＨに退避させることができる。このような不連続論理アドレスデータの組み合わせは、１ブロック分が２個で２ブロック分が１個の組み合わせ、１ブロックが１個で、３ブロック分が１個の組み合わせにより以下のように７通り存在する。つまり、（１, １，１，１）、（１，１，２）、（１，２，１）、（２，１，１）、（１，３），（３，１）である。括弧内の数字１〜３は、ブロック数を表している。

図２には、この発明に係る記憶装置の他の一実施例の概略構成図が示されている。この実施例の高速メモリＲＡＭは、ブロックＢＬＫ１ないしＢＬＫｍを１組として、ｐ組が設けられる。この場合の前記図１のｎは、ｎ＝ｍ×ｐの関係とされる。これら各組のブロックＢＬＫ１ないしＢＬＫｍは、特に制限されないが、それぞれが前記同様に２５６セクタ（１２８ＫＢ）のような記憶容量を持つ。

この構成では、前記図１の実施例のようにブロック単位での第２動作を実施できることの他、上記組単位での第２動作を実施することができる。つまり、コントローラ部は、退避データ量が大きいときには、逐一ブロックＢＬＫと、それに対応したバスの組み合わせを指定することなく、上記ｐ組のうちの１つの組を指定するだけで、ｍ＝４のときには自動的に前記４つの連続したブロックと４つのバスＩＢＵＳ１〜ＩＢＵＳ４を選択することができる。

コントローラ部は、上記高速メモリＲＡＭに対して１〜ｐ組の区分動作を処理する。各区分の動作モードは、転送／待機／格納であり、ホストＨＯＳＴからのデータの書き込みのために１区分以上を確保する仕組み（スケジューリング）を有する。滞りなく各動作を行うためには、例えば、高速メモリＲＡＭの１ないしｐ組のうち、例えば第１組がフラシュメモリＦＬＳＨへのデータ転送を行うとき、第２組がフラシュメモリＦＬＳＨへの転送待機中で、第３組がホストＨＯＳＴからのデータの格納中のモデルが考えられる。したがって、上記ｐ組は、３が最小構成値となる。

図３には、この発明に係る記憶装置の一実施例の概略ブロック図が示されている。この実施例の記憶装置は、記憶媒体にフラシュメモリ（ＦＬＳＨ）を使用したＳＳＤ（Solid State Drive)として、特に制限されないが、１０２４Ｍビットの記憶容量を持つ２値又は多値（４値）フラッシュメモリを、多数個を１つのパッケージの中に搭載してＨＤＤと置き換え可能な記憶容量を持つようにされる。

これら多数個の不揮発性メモリ（ＦＬＳＨ）は、特に制限されないが、４組に分割されて、それぞれ不揮発性メモリＩ／Ｆ（インターフェイス）を通して前記第２バスとしての内部バスＩＢＵＳ１〜ＩＢＵＳ４に接続される。前記第１バスとしての内部バスＢＵＳは、例えばＡＴＡ又はＳＣＳＩのようなインターフェイスＩ／Ｆを有するコントローラ部に接続される。上記コントローラ部は、ＣＰＵで示したような１チップマイクロコンピュータ等のようなコントローラと上記ＡＴＡ（AT Attachment)又はＳＣＳＩ(Small Computer System Interface) のようなインターフェイスＩ／Ｆとから構成される。したがって、コントローラ部は、不揮発性メモリインターフェイスＩ／Ｆに設けられたドライバと上記不揮発性メモリ（ＦＬＳＨ）との間でデータのやりとり、つまりはデータの書き込みや読み出しを行う。

上記コントローラ部は、揮発性メモリ（ＲＡＭ）とのインターェイス部にマルチプレクサＭＰＸを有しており、このマルチプレクサＭＰＸの切り替えにより、前記ホストＨＯＳＴからのアクセスと、揮発性メモリ（ＲＡＭ）内のデータ退避のためのアクセスとが時分割的に同時動作が可能にされる。

上記フラシュメモリＦＬＳＨからのデータ読み出しは、書き込み動作に比べて高速にできるので、もしも揮発性メモリ（ＲＡＭ）に該当する論理アドレスのデータが存在しない場合にも、揮発性メモリ（ＲＡＭ）からの読み出し動作と同等にフラシュメモリＦＬＳＨから上記ＡＴＡ又はＳＣＳＩのようなインターフェイスＩ／Ｆとデータ線（第１バス）を通してホストＨＯＳＴに読み出すことができる。このため、前記図１、図２の実施例では省略されているが、フラシュメモリＦＬＳＨからホストＨＯＳＴに向けてデータを読み出す信号経路が上記コントローラ部ＣＯＮＴに設けられるものである。コントローラ部ＣＯＮＴに設けられたテーブルＴＢＬは、前記揮発性メモリ（高速メモリ）ＲＡＭのデータ退避のスケジューリングに利用される論理アドレス等が格納されている。

この実施例では、上記パッケージには、特に制限されないが、電源検出回路と電源遮断時の動作電圧を確保するためのコンデンサＣＰ及びスイッチＳＷを更に備えている。このコンデンサＣＰは、システム側において予期しない電源遮断が生じた場合でも、その蓄積電荷によって不揮発性メモリやコントローラ部及び揮発性メモリや電源検出回路に電圧を供給して、不揮発性メモリの中断処理を含めた正常終了状態まで動作電圧を維持するように動作する。上記のような中断処理が行われるような動作電圧確保のために、セラミックコンデンサもしくは電気二重層コンデンサを複数個並列して例えば約数百μＦから数十ｍＦ程度の容量値を持つようにされる。

上記電源検出回路は、マイクロコンピュータ等のようなホスト側からの電源電圧Ｖccを受けて、その電源投入と電源遮断を検出する。この検出信号は、ゲート回路Ｇの一方の入力に供給される。このゲート回路Ｇの他方の入力にはコントロール線を通したコントロール信号が供給される。ゲート回路Ｇは、例えばナンド（ＮＡＮＤ）ゲート回路のような論理回路からなり、電源投入又は電源遮断に対応したコントローラ部からの信号、あるいはコントロール線から供給される制御信号に対応してスイッチＳＷの制御等を行う。

スイッチＳＷは、ゲート回路Ｇの出力信号によって切り替えられ、コンデンサＣＰが電源Ｖccによる充電動作から、その保持電圧を記憶装置ＳＳＤの内部回路の動作電圧として供給する動作を行う。上記電源検出回路は、上記コンデンサＣＰの保持電圧が有効に利用できるようにするために、コンデンサＣＰで形成された動作電圧がシステム側に逆流してしまうのを防止するような機能も持つものである。最も簡単な構成は、ダイオード等の一方向性素子を通してシステム側からの電源電圧Ｖccが、記憶装置ＳＳＤの電源電圧として上記スイッチＳＷを通してコンデンサＣＰにチャージアップされるとともに、コントロール部、不揮発性メモリ（フラシュメモリＦＬＳＨ）、揮発性メモリ（高速メモリＲＡＭ）、インターフェイス回路Ｉ／Ｆ及び電源検出回路に伝えられる。

上記記憶装置ＳＳＤは、例えば２．５インチのハードディスクドライブ装置と同様な外形サイズ（７０．０×１００．０×９．５ｍｍ）又は３．５インチのハードディスクドライブ装置と同様な外形サイズ（１０１．６×１４６．０×２５．４ｍｍ）のパッケージに搭載され、インターフェイス回路ＩＮＦに接続されるコネクタピンも上記２．５インチのハードディスクドライブ装置又は３．５インチのハードディスクドライブ装置と同様なものが用いられる。これにより、この実施例の記憶装置ＳＳＤは、ＨＤＤ（ハードディスクドライブ）互換性記憶装置とされる。

この実施例の記憶装置ＳＳＤにおいては、電源検出回路によって電源遮断を検出したときの動作中の取扱いは、正常動作完了させるまで待つ場合と、動作中断させる場合が選択できる。これは、動作中の処理内容、そのメモリコントローラ部による揮発性メモリから不揮発性メモリに書き込むデータ量（所要時間）および電源再投入時の継続可否などから決められる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、揮発性メモリは、例えば高速メモリＲＡＭは、前記のようなＳＤＲＡＭの他に、スタティック型ＲＡＭであってもよい。フラッシュメモリは、ＮＡＮＤ型フラッシュメモリの他にＮＯＲ型のフラッシュメモリであってもよい。コントローラ部は、高速メモリＲＡＭに対して前記時分割により複数のバスから同時アクセスできるようにするものであれば何であってもよい。

フラッシュメモリを用いて構成され、例えばハードディスクドライブメモリと置き換え可能な記憶装置等に広く利用できる。

この発明に係る記憶装置の一実施例の概略構成図である。 この発明に係る記憶装置の他の一実施例の概略構成図である。 この発明に係る記憶装置の一実施例の概略ブロック図である。

符号の説明

ＣＯＮＴ…コントローラ部、ＲＡＭ…高速メモリ（揮発性メモリ）、ＢＬＫ１〜ＢＬＫｎ…ブロック、ＦＬＳＨ（ＦＬＳＨ１〜ｍ）…フラシュメモリ（不揮発性メモリ）、ＢＵＳ…第１バス（内部バス）、ＩＢＵＳ１〜ＩＢＵＳｍ…第２バス（内部バス）、ＨＯＳＴ…ホスト、ＣＰＵ…１チップマイクロコンピュータ、ＴＢＬ…テーブル、ＳＷ…スイッチ、ＣＰ…コンデンサ、Ｇ…ゲート回路、

Claims (5)

1. 半導体ランダム・アクセス・メモリと、
   一括消去型不揮発性メモリと、
   上記半導体ランダム・アクセス・メモリ及び上記一括消去型不揮発性メモリに対して第１動作及び第２動作を含むメモリアクセスを行うコントローラ部と、
   内部バスとを有し、
   上記半導体ランダム・アクセス・メモリは、記憶領域が複数からなるｎ個のブロックに分けられ、
   上記一括消去型不揮発性メモリは、複数のｍ組に分けられ、
   上記内部バスは、
   外部から上記半導体ランダム・アクセス・メモリに対してデータの書き込みが可能にされた第１バスと、
   上記半導体ランダム・アクセス・メモリから前記ｍ組に分けられた一括消去型不揮発性メモリに対してそれぞれ独立してデータの書き込みが可能にされたｍ個の第２バスとを有し、
   上記コントローラ部は、
   上記第１動作と上記第２動作とを時分割的に同時に行うことが可能にされ、
   上記第１動作は、上記第１バスを用いて外部から上記半導体ランダム・アクセス・メモリに対してデータの書き込み、
   第２動作は、上記半導体ランダム・アクセス・メモリに対する上記第１動作のための記憶領域を確保すべく、上記半導体ランダム・アクセス・メモリの記憶データのうち書き込み時の古い順であって、かかる記憶データのデータ量に対応して上記第２バスを用いて１ないしｍ個のブロック分を上記一括消去型不揮発性メモリに対して書き込む、
   記憶装置
2. 請求項１において、
   上記一括消去型不揮発性メモリは、上記半導体ランダム・アクセス・メモリのブロック単位に対応した記憶領域毎の一括消去動作が可能にされる、
   記憶装置。
3. 請求項１において、
   上記第２動作は、上記第２バスを用いて上記記憶データの書き込み時の古い複数順であって、上記最大ｍ個のブロック分を上記一括消去型不揮発性メモリに対して書き込む動作を含む、
   記憶装置。
4. 請求項１又は２において、
   上記半導体ランダム・アクセス・メモリの上記ｎ個のブロックは、複数のｐ組に分けられ、各組には上記ｍ個のブロックがそれぞれ割り当てられ、
   上記第２動作は、ｍ個のブロック単位で上記一括消去型不揮発性メモリに対して上記第２バスを用いて上記一括消去型不揮発性メモリに対して書き込む動作を含む、
   記憶装置
5. 請求項１ないし４において、
   上記コントローラ部は、ホストとの間でのデータの入出力を行うＨＤＤ互換性のインターフェイス部とを更に備え、
   上記半導体ランダム・アクセス・メモリ、一括消去型不揮発性メモリ、コントローラ部及び内部バスは、汎用小型ハードディスクドライブ装置に対応された外形サイズ及びコネクタピンを備えたパッケージに搭載される、
   記憶装置。

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