IT202100008075A1 - Memoria non volatile a singolo poly, porta flottante, programmabile poche volte e relativo metodo di polarizzazone - Google Patents

Memoria non volatile a singolo poly, porta flottante, programmabile poche volte e relativo metodo di polarizzazone Download PDF

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Roberto Bregoli
Vikas Rana
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Description

DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
?MEMORIA NON VOLATILE A SINGOLO POLY, PORTA FLOTTANTE, PROGRAMMABILE POCHE VOLTE E RELATIVO METODO DI POLARIZZAZIONE?
La presente invenzione ? relativa a un dispositivo di memoria non volatile a singolo poly, porta flottante, programmabile poche volte e a un relativo metodo di polarizzazione.
Come ? noto, un dispositivo di memoria non volatile comprende una matrice di celle di memoria configurate per immagazzinare diverse quantit? di cariche elettriche nella porta flottante in modo da impostare diversi livelli di tensione di soglia e quindi memorizzare diversi valori logici.
In generale, in questo tipo di dispositivi di memoria, l?operazione di iniettare cariche elettriche nella regione di porta flottante ? chiamata ?programmazione? e l?operazione di estrarre cariche elettriche ? chiamata ?cancellazione?.
In alcuni dispositivi di memoria FTP, non volatili, ciascuna cella di memoria ha una regione di porta flottante che ? accoppiata capacitivamente ad una regione di controllo impiantata ed ? formata nello stesso strato di polisilicio della regione di porta di controllo dei transistori di selezione.
Perci? la fabbricazione dei dispositivi di memoria FTP pu? basarsi su processi di produzione di CMOS standard ed ? altamente semplificata. Di conseguenza, recentemente, i dispositivi di memoria FTP sono adatti a applicazioni in cui la modifica dei livelli logici memorizzati ? relativamente rara rispetto alla lettura.
US2011/0157977 descrive un dispositivo di memoria FTP in cui ciascuna cella include un sacca (?well?) che alloggia un transistore di selezione e un transistore di memorizzazione, accoppiati in serie. Il transistore di memorizzazione ha una porta flottante accoppiata capacitivamente ad un terminale di porta di controllo. Il transistore di memorizzazione viene sia programmato sia cancellato usando l?effetto Fowler-Nordheim.
In questo modo, sono usate correnti di programmazione basse, il consumo di potenza ? basso, la circuiteria di controllo ? semplificata e il dispositivo di memoria pu? essere progettato in modo da avere piccole dimensioni.
Nonostante rappresenti un sostanziale miglioramento rispetto ai dispositivi di memoria FTP precedenti, la soluzione descritta in US2011/0157977 pu? essere comunque migliorata relativamente all?area occupata dalle celle di memoria.
Infatti, in alcune applicazioni, ? desiderabile avere memorie del tipo FTP di dimensioni sempre pi? piccole, dato che l?area di matrice occupa gran parte dell?area totale (70-80%) e che qualsiasi miglioramento dell?area di cella determina un sensibile miglioramento dell?efficienza dei dispositivi di memoria.
Quindi uno scopo dell?invenzione ? fornire un dispositivo di memoria FTP avente dimensioni ridotte.
Secondo la presente invenzione, sono forniti una cella di memoria non volatile, una matrice di memoria non volatile e un metodo, come definiti nelle rivendicazioni allegate.
Per la comprensione della presente invenzione, sono ora descritte forme di realizzazione di questa, puramente a titolo di esempio non limitativo, facendo riferimento ai disegni allegati, in cui:
- la figura 1 ? un diagramma a blocchi schematico di un dispositivo di memoria non volatile;
- la figura 2 ? una sezione trasversale semplificata di una forma di realizzazione di una cella di memoria del dispositivo di memoria non volatile della figura 1, presa lungo la linea di sezione II-II della figura 4;
- la figura 3 mostra un equivalente elettrico della cella di memoria della figura 2;
- la figura 4 mostra una possibile disposizione (?layout?) della cella di memoria della figura 2;
- le figure 5A-5J mostrano l?equivalente elettrico della cella di memoria della figura 2 in diverse modalit? operative;
- la figura 6 mostra l?architettura di una matrice di memoria formata dalle celle di memoria della figura 2, secondo una forma di realizzazione;
- la figura 7 mostra una possibile disposizione di due celle di memoria adiacenti della matrice di memoria della figura 6;
- la figura 8 mostra un?altra architettura della matrice di memoria formata dalle celle di memoria della figura 2, secondo un?altra forma di realizzazione;
- la figura 9 ? una sezione trasversale semplificata di un?altra forma di realizzazione di una cella di memoria del dispositivo di memoria non volatile di figura 1, presa lungo una linea di sezione, analogamente alla figura 2;
- la figura 10 mostra un equivalente elettrico della cella di memoria della figura 9;
- la figura 11 mostra una possibile disposizione della cella di memoria della figura 9;
- la figura 12 mostra un?architettura di una matrice di memoria formata dalle celle di memoria di figura 9, secondo una forma di realizzazione;
- la figura 13 mostra una polarizzazione generica di quattro celle di memoria appartenenti a due settori gemelli, adiacenti, della matrice di memoria di figura 12;
- le figure 14A e 14B mostrano una polarizzazione esemplificativa delle celle di memoria di figura 13 durante la lettura in un settore selezionato e, rispettivamente, in un settore non selezionato;
- le figure 15A e 15B mostrano una polarizzazione esemplificativa delle celle di memoria di figura 13 durante la cancellazione in un settore selezionato e, rispettivamente, in un settore non selezionato; e
- le figure 16A e 16B mostrano una polarizzazione esemplificativa delle celle di memoria di figura 13 durante la programmazione in un settore selezionato e, rispettivamente, in un settore non selezionato.
La figura 1 mostra un dispositivo di memoria non volatile 100 di un tipo a porta flottante, a singolo poly, efficiente nei costi o FTP (Few Time Programmable, programmabile poche volte).
Il dispositivo di memoria non volatile 100 include una matrice di memoria 105, formata da una pluralit? di celle di memoria 1, 1? (le cui forme di realizzazione sono mostrate nelle figure 2 e 9) organizzate in righe e colonne e memorizzanti ciascuna un valore logico (ad esempio, un bit).
Come descritto sotto, ciascuna cella di memoria 1, 1? si basa su un transistore MOS a porta flottante che ha una tensione di soglia dipendente dalla carica elettrica immagazzinata nella sua porta flottante. Diversi livelli delle tensioni di soglia rappresentano valori logici; qui, il dispositivo di memoria non volatile 100 ? di tipo a singolo bit, in cui le celle di memoria 1, 1? sono programmate (usando convenzione flash, ad un valore logico ?0?; usando convenzione E<2>PROM, ad un valore logico ?1?) quando esse hanno una tensione di soglia elevata, e vengono cancellate (usando convenzione flash, ad un valore logico ?1?; usando convenzione E<2>PROM, ad un valore logico ?0?) quando esse hanno una tensione di soglia bassa.
Come anche descritto in dettaglio in seguito facendo riferimento alle figure 2-8, in una forma di realizzazione, ciascuna cella di memoria 1 pu? essere letta e programmata singolarmente e il dispositivo di memoria 100 legge e programma simultaneamente celle selezionate della matrice di memoria 105 (ad esempio, otto celle di memoria 1). Al contrario, in questa forma di realizzazione, le celle di memoria 1 vengono cancellate in gruppi denominati settori, identificati dal numero 102 in figura 1; ad esempio, ciascun settore 102 comprende una riga di celle di memoria 1.
In un?altra forma di realizzazione, ciascuna cella di memoria 1? pu? essere letta e cancellata singolarmente (sebbene, anche qui, il dispositivo di memoria 100 possa leggere e cancellare simultaneamente celle selezionate della matrice di memoria 105), mentre la programmazione viene eseguita su un intero settore 102 delle celle di memoria 1?, come discusso in dettaglio in seguito facendo riferimento alle figure 9-16B.
Per consentire la lettura, la programmazione e la cancellazione delle celle di memoria 1, 1?, queste sono accoppiate ad un decodificatore di colonna 115 attraverso le linee di bit BL e a un decodificatore di riga 125 attraverso linee di parole WL. Linee di sorgente sono anch?esse accoppiate alle celle di memoria 1, 1?, sebbene non mostrate in figura 1, per la loro polarizzazione, come discusso in maggiore dettaglio in seguito.
Un buffer indirizzi 110 riceve, da un?unit? di controllo o un?unit? esterna, non mostrata, un indirizzo di una pagina nella matrice di memoria 105 (pagina selezionata). Il buffer indirizzi 110 fornisce una porzione dell?indirizzo della pagina selezionata al decodificatore di riga 125, che seleziona la riga della pagina selezionata nella matrice di memoria 105 attraverso le linee di parole WL, e un?altra porzione dell?indirizzo della pagina selezionata al decodificatore di colonna 115, che seleziona uno o pi? colonne nella matrice di memoria 105 attraverso le linee di bit BL. In una forma di realizzazione, il buffer indirizzi 110 viene anche usato per selezionare un settore 102 che deve essere cancellato o programmato (attraverso il decodificatore di riga 125, come spiegato in seguito).
Un?unit? di lettura/scrittura 120 controlla il funzionamento del decodificatore di riga 125 e del decodificatore di colonna 115. L?unit? di lettura/scrittura 120 include anche alcuni componenti (quali un?unit? di gestione di potenza con pompe di carica, amplificatori di rivelazione, comparatori, celle di riferimento, generatori di impulsi e cos? via) che vengono usati per la scrittura (ovvero, programmazione o cancellazione) delle celle di memoria 1, 1? e per la lettura dei loro valori logici, in modo di per s? noto. L?unit? di lettura/scrittura 120 ? accoppiata ad un buffer di input/output (I/O) 130; il buffer di input/output 130 riceve una parola che deve essere scritta nella pagina selezionata della matrice di memoria 105 o fornisce in uscita una parola che ? stata letta dalla pagina selezionata della matrice di memoria 105 (attraverso il decodificatore di colonna 115).
Le figure da 2 a 4 mostrano una forma di realizzazione di una porzione della matrice di memoria 105 includente una cella di memoria 1.
La cella di memoria 1 ? formata qui da un transistore MOS di memoria 2 e da un transistore MOS di accesso 3 formati in pozzetti separati e condividenti una porta flottante.
Nelle figure da 2 a 4, il transistore MOS di memoria 2 e il transistore MOS di accesso 3 sono transistori NMOS; in alternativa, essi possono essere transistori PMOS o di tipo opposto (un transistore NMOS e uno PMOS).
Specificamente, in figura 2, la matrice di memoria 105 ? formata in un substrato 10 avente una superficie 10A e comprendente una porzione di substrato 13, qui di tipo P, ed una sacca (well) N 11. La sacca N 11 alloggia una pluralit? di sacche P, incluse prime sacche P 12A e seconde sacche P 12B. Le sacche P 12A, 12B si estendono qui parallele (trasversali al foglio di disegno) e sono isolate tra loro da porzioni verticali 11A della sacca N 11, estendentesi anch?essa trasversalmente al foglio di disegno.
Ciascuna prima sacca P 12A alloggia una o pi? prime regioni di contatto di sacca 15, qui di tipo P<+>, una prima regione di conduzione 16 e una seconda regione di conduzione 17 per ciascuna cella di memoria 1. Le regioni di conduzione 16, 17 sono qui di tipo N<+ >e si estendono dalla superficie 10A del substrato 10 verso la parte interna di ciascuna prima sacca P 12A. La prima e la seconda regione di conduzione 16, 17 di ciascuna cella di memoria 1 sono distanziate e definiscono una porzione di canale 18 fra loro.
Uno strato isolante 20 si estende sulla superficie 10A del substrato 10 e annega una pluralit? di regioni di porta flottante 21 di materiale conduttivo, in particolare polisilicio. Le regioni di porta flottante 21, una per ciascuna cella di memoria 1, hanno la forma mostrata in figura 4, includente una porzione di porta 21A sovrapposta alla porzione di canale 18; una porzione di connessione 21B (non visibile in figura 2) e una porzione di elettrodo 21C. La porzione dello strato isolante 20 al di sotto della porzione di porta 21A del transistore MOS di memoria 2 ? anche chiamata strato isolante di porta di memoria ed identificata dal numero di riferimento 22.
La porzione di elettrodo 21C si estende sulla seconda sacca P 12B, come discusso in seguito; la porzione di connessione 21B si connette alla porzione di porta 21A e alla porzione di elettrodo 21C della rispettiva regione di porta flottante 21. Le porzioni da 21A a 21C della regione di porta flottante 21 sono formate da una singola regione connessa, che si estende, generalmente planare, nello strato isolante 20 sopra la superficie 10A del substrato 10 su una rispettiva prima sacca P 12A, su una rispettiva seconda sacca P 12B e su una rispettiva porzione verticale 11A interposta fra loro.
La seconda sacca P 12B alloggia una seconda regione di contatto di sacca 23, una prima regione di porta di controllo 24 e una seconda regione di porta di controllo 25 per ciascuna cella di memoria 1. La seconda regione di contatto di sacca 23, la prima regione di porta di controllo 24 e la seconda regione di porta di controllo 25 si estendono dalla superficie 10A del substrato 10 fino all?interno della seconda sacca P 12B. La seconda regione di contatto di sacca 23 ? qui di tipo P<+>, la prima regione di porta di controllo 24 e la seconda regione di porta di controllo 25 sono qui di tipo N<+>. La prima regione di porta di controllo 24 e la seconda regione di porta di controllo 25 di ciascuna cella di memoria 1 sono distanziate e delimitano una porzione di sacca 26 della seconda sacca P 12B. La porzione di elettrodo 21C della regione di porta flottante 21 di ciascuna cella di memoria 1 sovrasta una rispettiva porzione di sacca 26. La porzione dello strato isolante 20 al di sotto della porzione di elettrodo 21C del transistore MOS di memoria 2 ? anche chiamata strato isolante di accesso ed identificata dal numero di riferimento 27.
Vie si estendono attraverso lo strato isolante 20 in modo di per s? noto per connettere le varie regioni 15-17 e 23-25 e sono rappresentate in figura 2 da linee. In particolare, la prima regione di contatto di sacca 15 ? accoppiata a un contatto di sacca 30 attraverso una prima via di sacca 70 per ricevere una tensione di polarizzazione di sacca P PW; la prima regione di conduzione 16 ? accoppiata ad un terminale sorgente 31 attraverso una prima via di connessione 71 per la connessione ad una linea sorgente SL; la seconda regione di conduzione 17 ? accoppiata ad un terminale di pozzo (drain) 32 attraverso una seconda via di connessione 72 per la connessione ad una linea di pozzo BL; la seconda regione di contatto di sacca 23 e una prima regione di porta di controllo 24 sono accoppiate insieme e ad un terminale di contatto di porta 33 attraverso una seconda via di sacca 73 e una via di porta di controllo 74, rispettivamente, per ricevere una tensione di porta di controllo Cg; e la seconda regione di porta di controllo 25 ? flottante e/o connessa ad un?altra cella di memoria 1, come descritto successivamente. La seconda regione di porta di controllo 25 ? ad una tensione di porta Cg_i.
La prima sacca P 12A, la prima regione di conduzione 16, la seconda regione di conduzione 17 e la porzione di porta 21A della regione di porta flottante 21 formano il transistore MOS di memoria 2; la seconda sacca P 12B, la seconda regione di porta di controllo 25, la prima regione di porta di controllo 24 e la porzione di elettrodo 21C formano il transistore MOS di accesso 3.
Dato che il transistore MOS di accesso 3 ha una prima regione di porta di controllo 24 e una seconda regione di contatto di sacca 23 accoppiate tra loro, la massa del transistore MOS di accesso 3 (formata dalla seconda sacca P 12B che include la porzione di sacca 26) ? cortocircuitata alla prima regione di porta di controllo 24. Perci? il transistore MOS di accesso 3 non pu? funzionare come transistore MOS standard ma ? equivalente a un condensatore, come rappresentato schematicamente in figura 2 dal condensatore 28.
La figura 2 mostra anche un primo diodo parassita 37 formato dalla prima sacca P 12A e dalla sacca N 11; un secondo diodo parassita 38 formato dalla seconda sacca P 12B e dalla sacca N 11; e un terzo diodo parassita 39 formato dalla porzione di substrato 13 e dalla sacca N 11.
Lo schema elettrico equivalente della cella di memoria 1 di figura 2 ? mostrato in figura 3, che rappresenta la regione di porta flottante 21 condivisa dal transistore MOS di memoria 2 e dal transistore MOS di accesso 3.
Durante il funzionamento, poich? il transistore MOS di accesso 3 funziona come condensatore, esso porta la regione di porta flottante 21 circa alla stessa tensione della prima regione di porta di controllo 24 (tensione di porta di controllo Vcg) a parte un fattore di accoppiamento ?G. Ad esempio, dimensionando opportunamente la regione di porta flottante 21 ed in particolare selezionando opportunamente le dimensioni relative della porzione di porta 21A e della porzione di elettrodo 21C nonch? lo spessore dello strato isolante di accesso 27, ? possibile avere un fattore di accoppiamento ?G di circa 0,8. Applicando diverse tensioni alla prima regione di porta di controllo 24, il dispositivo di memoria 100 ? in grado di leggere, cancellare e programmare le celle di memoria 1, mentre, polarizzando opportunamente le linee di bit BL e le linee di sorgente SL, il dispositivo di memoria 100 ? in grado di selezionare le celle di memoria 1 che devono essere lette/programmate e i settori 102 che devono essere cancellati, come spiegato in dettaglio successivamente facendo riferimento alle figure da 5A a 5J.
La figura 4 mostra una possibile struttura della cella di memoria 1 ed in particolare la forma della regione di porta flottante 21 con porzioni 21A-21C, e, con linee tratteggiate, le sacche P 12A, 12B, la porzione verticale 11A della sacca N 11, la prima regione di conduzione 16, la seconda regione di conduzione 17, la prima regione di porta di controllo 24 e la seconda regione di porta di controllo 25. Inoltre, la figura 4 mostra anche terminali 30, 31, 32, 33A e 33B (in cui i contatti 33A, 33B sono accoppiati insieme da una linea metallica per formare il terminale di contatto di porta 33 delle figure 2 e 3).
Come visibile in figura 4, l?area della porzione di elettrodo 21C della regione di porta flottante 21 ? piuttosto grande, il che consente di ottenere un fattore di accoppiamento ?G elevato e quindi un accoppiamento capacitivo grande tra la porzione di elettrodo 21C e la porzione sottostante 26 delle seconde sacche P 12.
La cella di memoria 1 funziona come discusso in seguito, facendo riferimento alle figure 5A-5J, che usano lo schema della figura 3 (trascurando i diodi parassiti da 37 a 39).
LETTURA
La figura 5A mostra una cella di memoria 1 selezionata per la lettura, che ? stata precedentemente cancellata. Perci? la cella di memoria 1 memorizza un valore logico (usando la convenzione flash ?1?; usando la convenzione E<2>PROM ?0?) e ha una tensione di soglia bassa.
La lettura, come indicato sopra, viene eseguita singolarmente, generalmente contemporaneamente con altre celle di memoria 1 appartenenti ad una stessa pagina di celle di memoria 1 (ad esempio, tutte le celle di memoria 1 nello stesso settore 102, quindi le celle di memoria 1 aventi i transistori MOS di accesso 3 nella stessa seconda sacca 12B).
In particolare, per leggere una cella di memoria selezionata 1, il decodificatore di colonna 115 (figura 1) accoppia la linea sorgente SL a massa (V = 0 V) e polarizza la linea di bit BL ad una tensione di lettura di linea di bit VBL (ad esempio VBL = 0,6-1 V); inoltre, il decodificatore di riga 125 (figura 1) polarizza il terminale di porta di controllo 33 e la seconda sacca P 12B ad una tensione di lettura di porta di controllo VCg = Vr (ad esempio Vcg = 1,2-1,8 V).
Inoltre, il prima sacca P 12A (figura 2) ? polarizzata ad una tensione bassa, ad esempio alla tensione di massa (PW = 0 V) mediante una circuiteria di controllo di sacca P, ad esempio fornita nel decodificatore di riga 125 (figura 1), mentre la seconda regione di porta di controllo 25 ? lasciata flottante o accoppiata ad una cella di memoria adiacente 1 nello stesso settore, come discusso in seguito.
Il transistore MOS di accesso 3, che funziona come condensatore, porta la regione di porta flottante 21 ad una tensione di lettura di porta flottante proporzionale alla tensione di lettura di porta di controllo Vr (ad esempio, a 0,8 V) a causa del fattore di accoppiamento capacitivo ?G.
In questa condizione, la cella di memoria 1 che viene cancellata ? attiva (ON) e una corrente I scorre dalla linea di bit BL verso la linea sorgente SL, come mostrato con linea tratteggiata.
Questa corrente pu? essere rilevata dall?unit? di lettura/scrittura 120 (figura 1) in modo noto.
La figura 5B mostra il comportamento di una cella di memoria 1, selezionata per la lettura, precedentemente programmata. Quindi la cella di memoria 1 memorizza un valore logico (usando convenzione flash, valore logico ?0?; usando convenzione E2PROM, valore logico ?1?) ed ha una tensione di soglia alta.
Con la stessa polarizzazione della figura 5A, la cella di memoria 1 ? spenta (OFF). Perci? attraverso la cella di memoria 1 non scorre corrente e l?assenza di corrente pu? essere rilevata dall?unit? di lettura/scrittura 120 (figura 1).
La figura 5C mostra il comportamento di una cella di memoria cancellata 1 connessa alla stessa linea di bit della cella di memoria selezionata 1 di figura 5A o 5B ma appartenente ad un settore non selezionato (cella di memoria non selezionata 1).
In questo caso, la cella di memoria 1 ha linea sorgente collegata a massa, (V = 0 V), linea di bit BL polarizzata alla tensione di lettura di linea di bit VBL ma terminale di porta di controllo collegato a massa 33 (VCg = 0 V). La prima sacca P 12A (figura 2) ? collegata a massa (PW = 0 V).
La porta flottante 21, accoppiata capacitivamente al terminale di porta di controllo 33, ? anch?essa collegata a massa; Perci? la cella di memoria 1 ? spenta e non vi passa corrente.
Come alternativa alla polarizzazione mostrata in figura 5C, se esiste il rischio di avere celle di memoria deplete 1 (celle cancellate molte volte, con soglia negativa), ? possibile applicare una tensione negativa al terminale di porta di controllo 33 dei settori non selezionati 102.
Analogamente, in figura 5D, nel caso di cella di memoria programmata 1 appartenente ad un settore non selezionato e connessa alla stessa linea di bit della cella di memoria selezionata 1 di figura 5A o 5B, a causa della tensione nulla sul terminale di porta di controllo 33 della cella di memoria di figura 5D e della sua alta soglia, non passa corrente.
Riepilogando, la lettura viene eseguita applicando una prima tensione di polarizzazione ad una prima regione di conduzione 16, una seconda tensione di polarizzazione alla seconda regione di conduzione 17 e applicando una tensione di lettura alla prima regione di porta di controllo 24 e rilevando se vi ? passaggio di corrente tra la prima e la seconda regione di conduzione 16, 17 attraverso la porzione di canale 18.
PROGRAMMAZIONE
La figura 5E mostra il comportamento di una cella di memoria 1 selezionata per essere programmata, in un settore selezionato. La programmazione viene eseguita qui utilizzando l?effetto Fowler-Nordheim, applicando una tensione di tunnel elevata tra la porta flottante 21 e le regioni di conduzione 16, 17 (figura 2) del transistore MOS di memoria 2, determinando cos? l?iniezione di cariche elettriche attraverso lo strato isolante di porta di memoria 22.
Qui, la linea sorgente SL e la linea di bit BL sono collegate a massa (VBL = VSL = 0 V) attraverso un percorso di programmazione nel decodificatore di colonna 115 e il terminale di porta di controllo 33 ? polarizzato ad una tensione di tunneling VCg = Vt (ad esempio Vt = 15-16 V). La prima sacca P 12A ? collegata a massa (PW = 0 V).
Grazie all?accoppiamento tra la porta flottante 21 e la prima regione di porta di controllo 24 (figura 2), la porta flottante 21 ? all?incirca alla stessa tensione di programmazione di porta di controllo VCg sul terminale di contatto di porta 33, ad eccezione del fattore di accoppiamento ?G (ad esempio, la tensione sulla regione di porta flottante 21 pu? essere di circa 12-13 V), il che determina l?iniezione di elettroni e<- >nella regione di porta flottante 21 per tunneling.
La figura 5F mostra il comportamento di una cella di memoria 1 non selezionata per la programmazione, appartenente ad un settore selezionato 102.
Poich? la cella di memoria 1 della figura 5F ? in un settore selezionato 102, il suo terminale di porta di controllo 33 ? polarizzato alla tensione di tunneling VCg = Vt, ma i suoi terminali di sorgente e pozzo 31, 32 ricevono tensioni di inibizione di programmazione, minori della tensione di tunneling Vt, attraverso il percorso di programmazione nel decodificatore di colonna 115, ad esempio, VBL = VSL = 1/3Vt.
Quindi, la caduta di tensione tra la porta flottante 21 e le regioni di conduzione 16, 17 (figura 2) del transistore MOS di memoria 2 (minore di 2/3Vt, ad esempio, 7-8 V) non ? sufficiente a determinare l?iniezione di carica e la cella di memoria 1 della figura 5F non ? programmata.
La figura 5G mostra il comportamento di una cella di memoria 1 non selezionata per essere programmata, in un settore non selezionato 102, ma connessa alla stessa linea di bit BL (e alla stessa linea sorgente SL) della memoria selezionata 1 della figura 5E.
Perci? la cella di memoria 1 di figura 5G ha linee di sorgente e di bit SL, BL collegate a massa (VBL = VSL = 0 V); tuttavia, il terminale di porta di controllo 33 ? qui collegato a massa. Quindi la cella di memoria non selezionata 1 di figura 5G non ? programmata.
La cella di memoria non selezionata 1 in un settore non selezionato 102 della figura 5H ha un terminale di porta di controllo 33 collegato a massa e terminali sorgente e pozzo 31 e 33 polarizzati alla tensione di inibizione di programmazione, qui VBL = VSL =1/3Vt.
La caduta di tensione attraverso lo strato isolante di porta di memoria 22 ? quindi minore di 1/3Vt e la cella di memoria non selezionata 1 della figura 5H non ? programmata. Riepilogando, la programmazione viene eseguita applicando una prima tensione alla prima regione di porta di controllo 24 e una seconda tensione alla prima sacca P 12A, la prima e la seconda tensione generando una caduta di tensione tra la porzione di porta 21A della regione di porta flottante 21 e la prima sacca P 12A e determinando il passaggio di cariche elettriche dalla prima sacca P 12A alla porzione di porta 21A della regione di porta flottante 21 mediante tunneling di Fowler-Nordheim.
La prima tensione ? maggiore della seconda tensione e le cariche elettriche sono elettroni.
CANCELLAZIONE
La figura 5I mostra il comportamento di una cella di memoria 1 appartenente ad un settore 102 selezionato per essere cancellato. Come indicato sopra, la cancellazione ? qui effettuata a livello di settore, per tutte le celle di memoria 1 appartenenti ad un settore selezionato 102 (che condividono la stessa prima sacca P 12A della figura 2). In questa forma di realizzazione, la cancellazione sfrutta anch?essa l?effetto Fowler-Nordheim, ed ? eseguita applicando una tensione di tunnel inversa elevata tra la porta flottante 21 e la prima sacca P 12A (figura 2), determinando cos? l?estrazione di cariche elettriche dalla regione di porta flottante 21 attraverso lo strato isolante di porta di memoria 22.
In figura 5I, la linea sorgente SL e la linea di bit BL sono flottanti e il terminale di porta di controllo 33 ? collegato a massa (VCg = 0 V).
Sempre qui, in virt? dell?accoppiamento tra la porta flottante 21 e la prima regione di porta di controllo 24 (figura 2), la porta flottante 21 ? all?incirca alla tensione di massa e all?incirca l?intera tensione di tunneling Vt ? applicata allo strato isolante di porta di memoria 22, determinando l?estrazione di elettroni e<- >dalla regione di porta flottante 21 mediante tunneling e quindi la cancellazione della cella di memoria selezionata 1.
La figura 5J mostra il comportamento di una cella di memoria 1 appartenente ad un settore non selezionato 102 e quindi non selezionata per essere cancellata, connessa alla stessa linea sorgente SL e alla stessa linea di bit BL della cella di memoria selezionata 1 di figura 5I. Perci? la cella di memoria 1 di figura 5J ha una linea sorgente flottante SL e una linea di bit flottante BL.
Inoltre, il terminale di porta di controllo 33 e la prima sacca P 12A sono entrambe accoppiate alla tensione di tunneling Vt (VCg = PW = Vt).
Poich? nella cella di memoria 1 di figura 5J la porta flottante 21 e la prima sacca P 12A sottostante sono all?incirca alla stessa tensione elevata di tunneling Vt, la cella di memoria 1 di figura 5J non ? cancellata e il suo strato isolante di porta di memoria 22 non viene sollecitato, evitando cos? eventuali disturbi.
La stessa polarizzazione ? applicata a tutte le celle di memoria 1 del dispositivo di memoria 100 che non appartengono al settore selezionato 102.
Perci?, durante la cancellazione, tutte le linee di bit BL e tutte le linee di sorgente SL sono lasciate flottanti e tutte le sacche P 12A sono polarizzate alla tensione di tunneling Vt; il/i settore/i selezionato/i 102 ha/hanno terminale di porta di controllo collegato a massa 33, mentre il settore non selezionato ha terminale di porta di controllo 33 polarizzato alla tensione di tunneling Vt.
La polarizzazione di lettura, programmazione e cancellazione indicate sopra pu? essere applicata a diverse architetture della matrice di memoria 105 di figura 1, comprendenti la cella di memoria 1 delle figure 2-4, come discusso in seguito.
La figura 6 mostra una possibile architettura della matrice di memoria 105 formata da celle di memoria 1 delle figure 2-5I.
In figura 6 sono mostrati quattro settori 102, identificati dai numeri da 102-0 a 102-3.
In una forma di realizzazione, ciascun settore 102 ? formato in due relative sacche P separate 12A, 12B, come mostrato nella sezione trasversale di figura 2, e una pluralit? di porzioni verticali 11A (figura 2) della sacca N 11 separano non soltanto la prima e la seconda sacca P 12A, 12B di ciascun settore 102, ma anche settori adiacenti 102. In questo caso, una riga di transistori MOS di memoria 2 in un settore 102 pu? essere disposta tra una riga di transistori MOS di accesso 3 dello stesso settore 102 e una riga di transistori MOS di accesso 3 di un settore adiacente 102 e viceversa.
In alternativa, come mostrato in figura 6, una riga di transistori di memoria 2 in un settore 102 (ad esempio, il settore 102-1) pu? essere disposta tra una riga di transistori MOS di accesso 3 dello stesso settore 102 (qui settore 102-1) e una riga di transistori di memoria 2 di un settore adiacente 102 (qui il settore 102-0).
Inoltre, con le righe di transistori MOS di memoria 2 e di transistori MOS di accesso 3 disposte come mostrato in figura 6, una singola prima sacca P 12A (non rappresentata in figura 6 per chiarezza) pu? alloggiare le righe di transistori MOS di memoria 2 di due settori adiacenti 102 (ad esempio, i transistori MOS di memoria 2 dei settori 102-0 e 102-1). In questo modo, pu? essere prevista una singola linea di polarizzazione di sacca metallica (indicata con PWL in figura 6) per le prime sacche P 12A di due settori adiacenti 102 e quindi meno contatti di sacca 30 (e rispettive prime regioni di contatto di sacca 15), ad esempio, pu? essere previsto un singolo contatto di sacca 30 ogni due transistori MOS di memoria adiacenti 2 di settori adiacenti 102.
Inoltre, le colonne delle celle di memoria 1 (ovvero i gruppi di celle di memoria 1 che sono allineati nella direzione di colonna e condividono le stesse linee di bit BL e le stesse linee di sorgente SL) possono avere linee di sorgente e di bit SL, BL disposte come rappresentato in figura 6 (qui le linee di sorgente SL a sinistra e le linee di bit a destra di ciascuna colonna di celle di memoria 1). In alternativa, due linee di bit BL di due colonne adiacenti di celle di memoria 1 possono essere disposte vicine tra loro e due linee di sorgente SL di due colonne adiacenti di celle di memoria 1 possono essere disposte vicine tra loro, per semplificare il decodificatore di colonna.
La figura 6 mostra anche la reciproca connessione delle regioni di porta di connessione 25 di transistori MOS di accesso adiacenti 3 di uno stesso settore 102 (ad esempio, il settore 102-0, ottenuta ad esempio facendo s? che una singola seconda regione di porta di controllo 25 sia condivisa da due celle di memoria adiacenti 1 nello stesso settore 102).
Inoltre, la figura 6 mostra la connessione reciproca dei terminali di contatto di porta 33 di transistori MOS di accesso 3 di uno stesso settore 102; questa disposizione pu? essere ottenuta attraverso linee di parole WL metalliche che collegano i terminali di contatto di porta 33.
La figura 7 mostra un possibile layout e una reciproca disposizione di celle di memoria adiacenti 1 della matrice di memoria 105 di figura 6.
Qui, la prima sacca P 12A ? condivisa da transistori MOS di memoria adiacenti 2 di due settori adiacenti (qui, 102-0 e 102-1).
In figura 7, sono anche state mostrate schematicamente due linee di sorgente SL0 e SL1, due linee di bit BL0 e BL1 e una linea di parola WO0.
La figura 8 mostra una diversa architettura della matrice di memoria 105.
Qui, nella direzione di riga, coppie di transistori MOS di accesso 3 (accoppiati in corrispondenza delle rispettive regioni di porta di connessione 25) appartengono a diversi settori 102 e sono accoppiate a transistori MOS di memoria non adiacenti 2. Ad esempio, il transistore MOS di accesso 3 sull?estremit? sinistra del settore 102-0 (identificato in figura 8 con 3-1 e appartenente ad una riga di transistori MOS di accesso 47) ? accoppiato al transistore MOS di memoria (identificato con 2-1) appartenente ad una riga di transistori MOS di memoria inferiore 48; un successivo transistore MOS di accesso 3-2 nella stessa riga di transistori MOS di accesso 47 ? accoppiato a un transistore MOS di memoria 2-2 appartenente ad una riga di transistori MOS di memoria superiore 49; il terzo transistore MOS di accesso 3-3 nella stessa riga di transistori MOS di accesso 47 ? accoppiato al terzo transistore MOS di memoria 2-3 appartenente alla riga di transistori MOS di memoria inferiore 48, e cos? via.
Perci? transistori MOS di memoria adiacenti 2 in una stessa riga di transistori MOS di memoria appartengono a diversi settori 102.
Con questa soluzione, transistori MOS di memoria adiacenti 2 sono meglio disaccoppiati durante la lettura, la programmazione e la cancellazione; ma una tensione negativa pu? essere applicata al terminale di porta di controllo 33 dei settori non selezionati nel caso di transistori MOS di memoria 2 depleti.
La figura 9 mostra una diversa forma di realizzazione di una cella di memoria della matrice di memoria 105 della figura 1, indicata con 1?.
La cella di memoria 1? ha una struttura generale simile alla cella di memoria 1 delle figure 2-4; perci? caratteristiche comuni alle celle di memoria 1 e 1? sono indicate dallo stesso numero di riferimento e sono descritte brevemente in seguito; caratteristiche che sono simili sono indicate con un apice per le celle di memoria 1? e descritte in maggiore dettaglio.
La cella di memoria 1? di figura 9 ? formata da un transistore MOS di memoria 2? e da un transistore MOS di accesso 3? condividenti la regione di porta flottante 21?.
Il transistore MOS di memoria 2? ? qui un transistore NMOS ed ? formato in una propria sacca P 12'; il transistore MOS di accesso 3? ? qui un transistore PMOS e formato in una sacca N 11? estendentesi adiacente alla sacca P 12? in una direzione perpendicolare al foglio.
In una diversa forma di realizzazione, il transistore MOS di memoria 2? e il transistore MOS di accesso 3? possono essere di tipo invertito o entrambi di uno stesso tipo (NMOS o PMOS) anche se l?implementazione specifica mostrata in figura 9 semplifica la fabbricazione, in particolare relativamente all?isolamento e ad eventuali perdite di corrente, come discusso in seguito.
La sacca P 12? alloggia anche qui una o pi? prime regioni di contatto di sacca 15?, qui del tipo P<+>, per ciascuna sacca P 12?; inoltre, la sacca P 12? alloggia una prima regione di conduzione 16? e una seconda regione di conduzione 17?, qui di tipo N<+>, per ciascuna cella di memoria 1?.
Anche qui, la regione di porta flottante 21? si estende nello strato isolante 20 sopra il substrato 10 e ha la forma mostrata in figura 11, includente una porzione di porta 21A?, sovrapposta alla porzione di canale 18? e isolata da questa mediante lo strato isolante di porta di memoria 22?; una porzione di connessione 21B? (figura 11) e una porzione di elettrodo 21C?, sovrapposta alla porzione di sacca 26? e isolata da questa mediante lo strato isolante di accesso 27?. Anche qui, la porzione di porta 21A?, la porzione di connessione 21B? e la porzione di elettrodo 21C? sono formate da una singola regione connessa, generalmente planare.
La porzione di sacca N 11B alloggia una seconda regione di contatto di sacca 23?, una prima regione di porta di controllo 24? e una seconda regione di porta di controllo 25?. La seconda regione di contatto di sacca 23? ? qui di tipo N<+>, la prima e la seconda regione di porta di controllo 24?, 25? sono qui di tipo P<+>.
Vie (mostrate soltanto schematicamente) si estendono attraverso lo strato isolante 20 in modo di per s? noto per connettere le varie regioni 15?-17? e 23?-25?.
In particolare, qui, la prima regione di contatto di sacca 15? e la prima regione di conduzione 16? sono accoppiate insieme (ad esempio, attraverso una regione di siliciuro, non mostrata, estendentesi sulla superficie 10A del substrato 10) e ad un contatto di sorgente 31? attraverso una via di sacca P 80 per ricevere una tensione di polarizzazione di sorgente SL (che ? anche la tensione di polarizzazione della sacca P 12?).
La seconda regione di conduzione 17? ? accoppiata ad un terminale di pozzo 32? attraverso una via di linea di bit 81 per la connessione alla linea di pozzo BL.
La seconda regione di contatto di sacca 23? ? accoppiata ad un terminale di polarizzazione di sacca N 51 attraverso una via di sacca N 82.
La prima e la seconda regione di porta di controllo 24?, 25? sono accoppiate insieme e a un terminale di porta 52 attraverso una rispettiva prima e una rispettiva seconda via di controllo 83, 84 per ricevere una tensione di porta di controllo E.
La prima regione di conduzione 16?, la seconda regione di conduzione 17? e la porzione di porta 21A? della regione di porta flottante 21 formano il transistore MOS di memoria 2?; la prima e la seconda regione di porta di controllo 24?, 25? e la porzione di elettrodo 21C? formano il transistore MOS di accesso 3?.
Anche qui, grazie alla connessione delle regioni di porta di controllo 24 e 25?, il transistore MOS di accesso 3? non funziona come transistore MOS standard ma ? equivalente ai condensatori 28?. Inoltre, qui, anche l?accoppiamento capacitivo tra la regione di porta flottante 21? e le porzioni sottostanti del substrato 10, incluse la sacca P 12?, la prima regione di conduzione 16? e la seconda regione di conduzione 17? al di sotto della porzione di porta 21A? e la porzione di sacca N 11B al di sotto della porzione di elettrodo 21C?, giocano un ruolo importante nel funzionamento della cella di memoria 1?, come discusso in dettaglio in seguito, anche se i corrispondenti condensatori equivalenti non sono stati mostrati.
Inoltre, la figura 9 mostra anche due diodi parassiti 85 formati tra la prima e la seconda regione di porta di controllo 24?, 25? e la porzione di sacca N 11B.
Lo schema elettrico equivalente della cella di memoria 1? della figura 9 ? mostrato in figura 10, che rappresenta la regione di porta flottante 21? condivisa dal transistore MOS di memoria 2? e dal transistore MOS di accesso 3? nonch? dai diodi parassiti 37 e 39.
Durante il funzionamento, grazie all?accoppiamento capacitivo tra la regione di porta flottante 21? e il substrato 10, alle aree degli stessi e alla polarizzazione specifica discussa in seguito, la regione di porta flottante 21? ? ad un potenziale vicino al potenziale della porzione di canale 18? del transistore MOS di memoria 2?, a parte un fattore di accoppiamento ?G, tranne che in lettura, quando assume un potenziale intermedio, come discusso in seguito.
Nella forma di realizzazione della figura 9, applicando diverse tensioni alle regioni di porta di controllo 24?, 25? e alla prima e alla seconda regione di conduzione 16?, 17?, la cella di memoria 1? pu? essere selezionata durante operazioni di lettura, cancellazione e programmazione, anche se attraverso meccanismi diversi e usando un effetto fisico diverso da quanto descritto in precedenza, come spiegato successivamente in dettaglio facendo riferimento alle figure 13-18B.
La figura 11 mostra una possibile struttura di un elemento di base 50 formato da due celle gemelle 1?.
Come visibile, nella cella di memoria 1?, la porzione di porta 21A? della regione di porta flottante 21 ? qui pi? grande della porzione di elettrodo 21C?. Perci?, qui, l?accoppiamento capacitivo tra il substrato 10 e la regione di porta flottante 21? ? maggiore in corrispondenza del transistore MOS di lettura 2? che in corrispondenza del transistore MOS di accesso 3? e la regione di porta flottante 21? tende ad essere ad una tensione che ? pi? vicina al/ai potenziale/i della sacca P 12A e delle prime regioni di conduzione 16?, delle seconde regioni di conduzione 17? rispetto al/ai potenziale/i della porzione di sacca N 11B, della prima e seconda regione di porta di controllo 24?, 25?, come discusso qui in seguito.
La figura 11 mostra anche, con linee tratteggiate, sacche P 12?, porzioni di sacca N 11B, prime regioni di conduzione 16?, seconde regioni di conduzione 17? (qui comuni alle celle gemelle 1?), prime e seconde regioni di porta di controllo 24?, 25?, prime regioni di contatto di sacca 15? e seconde regioni di contatto di sacca 23?.
Inoltre, la figura 11 mostra anche terminali 31?, 32?, 51 e 52A e 52B (in cui i terminali 52A, 52B sono accoppiati insieme da una linea metallica per formare il terminale di porta 52 delle figure 9 e 10, come indicato sopra).
Le linee di polarizzazione di sacca N 53 (linee metalliche) sono mostrate soltanto schematicamente e polarizzano le seconde regioni di contatto di sacca 23? alla tensione di polarizzazione di sacca N NW. Qui, sono mostrate linee di parole En-1, En.
La figura 12 mostra un?equivalente elettrico di una possibile architettura di un cluster 106 di una matrice di memoria 105 formata dalle celle di memoria 1? delle figure 9 e 10.
In generale, un cluster 106 comprende una pluralit? di settori; ad esempio, per una dimensione di parola di 32 bit, possono essere previsti 32 settori 102?. In figura 12, sono mostrati quattro settori 102?, identificati con 102-0, 102-1, 102-2 e 102-3. Inoltre, ciascun settore 102? comprende una pluralit? di celle di memoria 1?, almeno otto celle di memoria 1? (8 bit), qui sedici celle di memoria 1? (di cui ne sono mostrate soltanto quattro).
Come visibile, i transistori MOS di accesso 3? di ciascun elemento di base 50 sono accoppiati a diverse linee di parole WL (qui, WL0-WL3) e ricevono diverse tensioni di porta di controllo E (qui, E0-E3); essi hanno un terminale di pozzo comune 32? accoppiato ad una linea di bit comune tra le linee di bit BL0-BL9 e terminali di sorgente 31 accoppiati ad una stessa linea sorgente tra le linee di sorgente S10-S19.
Il funzionamento della matrice di memoria 105 della figura 12 verr? descritto qui sotto usando la rappresentazione delle figure 12 e 13, in cui la programmazione (l?operazione di iniettare cariche elettriche nella regione di porta flottante 21?) ? qui realizzata usando l?effetto Band to Band Hot Electron (BBHE, Elettroni caldi da banda a banda) ed ? un?operazione non selettiva (quindi ? applicata a tutte le celle di memoria 1? di uno o pi? settori selezionati 102?) e la cancellazione (l?operazione di estrarre cariche elettriche dalla regione di porta flottante 21?) ? realizzata usando l?effetto Fowler-Nordheim ed ? un?operazione selettiva (quindi ? applicata ad una o pi? celle di memoria selezionate 1? di uno o pi? settori selezionati 102?).
La figura 13 mostra due elementi di base adiacenti 50 di un settore 102? in una sezione trasversale semplificata che rappresenta la prima regione di conduzione 16?, la seconda regione di conduzione 17?, la sacca P 12 e la prima regione di contatto di sacca 15? del transistore MOS di memoria 2?, nonch? la prima e la seconda regione di porta di controllo 24?, 25?, la porzione di sacca N 11B e la seconda regione di contatto di sacca 23? del transistore MOS di accesso 3? allineati tra loro. Inoltre, per evidenziare la continuit? tra ciascuna porzione di porta 21A? e una rispettiva porzione di elettrodo 21C?, le regioni di porta flottante 21? sono mostrate come rettangoli che si estendono da sopra la porzione di canale 18? del transistore MOS di memoria 2? alla porzione di sacca 26? del transistore condensatore 3?.
I diodi parassiti 37 e 39, i condensatori 28? e i diodi parassiti 85 non sono stati rappresentati in figura 13. Infatti, relativamente ai diodi parassiti 37 e 39, la sacca N 11 ? sempre polarizzata in modo tale che i diodi parassiti 37 e 39 siano polarizzati in modo inverso in ogni modalit? operativa della matrice di memoria 105, come discusso in seguito, e quindi sicuramente spenti. In questo modo, si ottiene l?isolamento elettrico tra la sacca P 12? e la sacca N 11 nonch? tra la sacca N 11 e la porzione di substrato 13. Viceversa, i condensatori 28? e i diodi parassiti 85 partecipano attivamente alle operazioni di modifica della matrice di memoria 105, come discusso in dettaglio in seguito.
In particolare, la figura 13 mostra due elementi di base adiacenti 50-1 e 50-2 accoppiati a due diverse linee di parola WL (e riceventi rispettive tensioni di porta di controllo E0 e E1), a due diverse linee di bit BL0 e BL1 e due diverse linee di sorgente PW0 e PW1. La porzione di sacca N 11B ? accoppiata ad una tensione NW.
Specificamente, l?elemento di base 50-1 comprende celle di memoria 60-1 e 60-2 e l?elemento di base 50-2 comprende celle di memoria 60-3 e 60-4. Le celle di memoria 60-2 e 60-3 sono accoppiate alla linea di parola WL0, le celle di memoria 60-1 e 60-4 sono accoppiate alla linea di parola WL1; le celle di memoria 60-1 e 60-2 sono accoppiate alla linea di bit BL0 e alla linea sorgente PW0 e le celle di memoria 60-3 e 60-4 sono accoppiate alla linea di bit BL1 e alla linea sorgente PW1.
I settori 102-1 e il settore 102-2 appartengono allo stesso cluster 106 e quindi sono accoppiati ad una stessa linee di polarizzazione di sacca N 53 per ricevere la stessa tensione di polarizzazione di sacca N NW.
Le celle di memoria 60-n fi figura 13 funzionano come discusso qui di seguito, facendo riferimento alle figure 14A e 14B per la lettura, alle figure 15A e 15B per la cancellazione e alle figure 16A e 16B per la programmazione. La numerazione dei settori da 102-0 a 102-3 ? uguale a quella della figura 12.
LETTURA
La lettura viene anche qui eseguita singolarmente, possibilmente contemporaneamente ad altre celle di memoria selezionate 1? (non mostrate).
La figura 14A mostra la polarizzazione applicata nel caso sia selezionata la cella di memoria 60-2 (chiamata anche cella di memoria selezionata 60-2), accoppiata alla linea di bit BL0 (chiamata anche linea di bit selezionata BL0), alla linea sorgente SL0 (chiamata anche linea sorgente selezionata SL0) e alla linea di parola E0 (chiamata anche linea di parola selezionata E0). Qui, si suppone che la cella di memoria selezionata 60-2 sia stata precedentemente cancellata e quindi memorizzi un valore logico (usando la convenzione flash, un valore logico ?1?; usando la convenzione E<2>PROM, un valore logico ?0?).
La cella di memoria selezionata 60-2 ? nello stesso settore (settore selezionato 102-0) della cella di memoria non selezionata 60-3 (accoppiata alla linea di parola selezionata E0), mentre la cella di memoria 60-1 (appartenente alla stessa unit? di base selezionata 50-1 della cella di memoria selezionata 60-2) e la cella di memoria 60-4 (appartenente alla stessa unit? di base 50-2 della cella di memoria non selezionata 60-3) non sono selezionate. La cella di memoria non selezionata 60-1 ? accoppiata alla linea di bit selezionata BL0, alla linea sorgente selezionata SL0 e alla linea di parola non selezionata E1. La cella di memoria non selezionata 60-3 ? accoppiata alla linea di bit non selezionata BL1, alla linea sorgente non selezionata SL1 e alla linea di parola selezionata E0, e la cella di memoria 60-4 ? accoppiata alla linea di bit non selezionata BL1, alla linea sorgente non selezionata SL1 e alla linea di parola non selezionata E1.
La figura 14B mostra la polarizzazione applicata alle celle di memoria 60-i, 60-i+1 e 60-j appartenenti ai settori non selezionati 102-2 e 102-3 (accoppiate alle linee di parola non selezionate WL2 e WL3), in cui le celle di memoria 60-i e 60-i+1 sono accoppiate alla linea di bit selezionata BL0 e alla linea sorgente selezionata SL0.
Facendo riferimento alla figura 14A, per leggere una cella di memoria selezionata 60-2, il decodificatore di colonna 115 (figura 1) accoppia la linea sorgente selezionata PW0 ad una tensione di lettura di sacca P, ad esempio, a massa (PW0 = 0 V) e polarizza la linea di bit selezionata BL0 ad una tensione di lettura di linea di bit BL0 (ad esempio, 1 V); inoltre, il decodificatore di riga 125 (figura 1) polarizza la prima e la seconda regione di porta di controllo 24?, 25? (nonch? la seconda regione di contatto di sacca 23?) ad una tensione di lettura di porta di controllo E0 (ad esempio, 1,8 V).
Inoltre, la linea sorgente non selezionata SL1 e la linea di bit non selezionata BL1 (entrambe accoppiate ad un?unit? di base non selezionata 50-2 della figura 12) sono collegate a massa (PW1 = BL1 = 0 V); le linee di parole non selezionate E1, E2, E3 sono anch?esse collegate a massa. La tensione di polarizzazione di sacca N NW ? impostata ad un valore di lettura di sacca N, ad esempio, a 1,8 V, invertendo cos? la polarizzazione del diodo parassita 37 (figura 9) che quindi ? sempre mantenuto spento.
Qui, grazie all?accoppiamento capacitivo della regione di porta flottante 21? con le porzioni rivolte una verso l?altra del substrato 10 e alla polarizzazione selezionata (NW = E0 = 1,8 V, BL0 = 1 V, PW0 = 0 V), la regione di porta flottante 21? della cella di memoria selezionata 60-2 viene portata ad una tensione intermedia, al valore di lettura di sacca N e di porta di controllo E0 e alla tensione di polarizzazione di lettura di porta di controllo BL0 (ad esempio, circa 0,6 V).
In questa condizione, la cella di memoria selezionata 60-2, avente una tensione di soglia bassa, ? accesa e la corrente I scorre dalla linea di bit BL1, attraverso la seconda regione di conduzione 17?, la regione di canale 18?, la prima regione di conduzione 16? verso la linea sorgente SL1, come mostrato da una freccia 55.
Questa corrente pu? essere rilevata dall?unit? di lettura/scrittura 120 (figura 1) in modo noto, per leggere un bit avente un valore logico predeterminato (usando convenzione flash, valore logico ?1?, usando convenzione E<2>PROM, valore logico ?0?).
Ovviamente, se la cella di memoria selezionata 60-2 fosse programmata e quindi avesse soglia alta, non scorrerebbe corrente e l?unit? di lettura/scrittura 120 (figura 1) leggerebbe un bit avente un valore logico, usando convenzione flash, ?0? (usando convenzione E<2>PROM, ?1?).
La cella di memoria non selezionata 60-1 dell?unit? di base selezionata 50-1 (quindi, avente il transistore MOS di memoria 2? nella stessa sacca P 12? della cella di memoria selezionata 60-2, ma accoppiata ad una linea di parola non selezionata E1) ? spenta.
La cella di memoria non selezionata 60-3, accoppiata alla linea di parola selezionata E0, alla linea sorgente non selezionata SL1 e alla linea di bit non selezionata BL1 non conduce corrente.
La cella di memoria non selezionata 60-4 nel settore non selezionato 102-1 e le celle di memoria non selezionate 60-i e 60-j nei settori non selezionati 102-2, 102-3 sono tutte spente, essendo accoppiate alle linee di parole non selezionate E1, E2 e E3 che sono collegate a massa, anche se le celle di memoria non selezionate 60-i e 60-i+1 sono accoppiate alla linea di bit selezionata BL0.
Riepilogando, la lettura viene eseguita applicando una prima tensione di polarizzazione alla prima regione di conduzione 16?, una seconda tensione di polarizzazione alla seconda regione di conduzione 17?, e applicando una tensione di lettura alla prima regione di porta di controllo 24? di una cella di memoria selezionata 1?, e rilevando se vi ? un passaggio di corrente tra la prima e la seconda regione di conduzione 16?, 17?, attraverso la porzione di canale 18?.
CANCELLAZIONE
Come indicato sopra, in questa forma di realizzazione, la cancellazione ? un?operazione selettiva e viene eseguita sfruttando l?effetto Fowler-Nordheim.
Le figure 15A e 15B mostrano il comportamento delle celle di memoria da 60-1 a 60-4, 60-i, 60-i+1 e 60-j della figura 13 quando la cella di memoria 60-2 viene selezionata per essere cancellata.
Quindi, anche qui, il settore 102-0 di figura 15A ? il settore selezionato e i settori 102-1 di figura 15A e 102-2, 102-3 di figura 15B sono settori non selezionati; la linea sorgente SL0, la linea di bit BL0 e la linea di parola WL0 accoppiate alla cella di memoria selezionata 60-2 sono indicate come linea sorgente selezionata SL0, linea di bit selezionata BL0 e linea di parola selezionata WL0.
Come rappresentato in figura 15A, la linea sorgente selezionata SL0 e la linea di bit selezionata BL0 sono collegate a massa (PW0 = BL0 = 0 V) e la linea di parola selezionata E0 ? polarizzata ad una tensione di tunnel di porta di controllo E0 (ad esempio 15 V).
La tensione di polarizzazione di sacca N NW ? impostata ad un valore di cancellazione di sacca N alto, ad esempio, a 15 V. Anche qui, quindi, il diodo parassita 37 (figura 9) ? polarizzato in modo inverso e quindi sempre spento.
Inoltre, la linea sorgente non selezionata SL1 e la linea di bit non selezionata BL1 sono polarizzate ad una prima tensione di inibizione ad un livello intermedio, ad esempio, E0/3 (nel presente esempio, PW1 = BL1 = 5 V); le linee di parole non selezionate E1, E2, E3 sono polarizzate ad una seconda tensione di inibizione, maggiore della prima tensione di inibizione, ad esempio, 2/3 E0 (nel presente esempio, E1 = E2 = E3 = 10 V).
Poich? l?accoppiamento capacitivo tra la regione di porta flottante 21? e la sacca P 12? ? maggiore dell?accoppiamento capacitivo tra la porta flottante 21? e la porzione di sacca N 11B e considerando la polarizzazione indicata sopra (NW = E0 = 15 V, BL0 = PW0 = 0 V), la regione di porta flottante 21? viene mantenuta ad un potenziale vicino a quello della sacca P 12? (circa 0 V).
Perci? la cella di memoria selezionata 60-2 vede un'elevata caduta di tensione tra la sua regione di porta flottante 21? e la porzione di sacca N 11B (nonch? nella prima e nella seconda regione di porta di controllo 24?, 25?). Questa elevata caduta di tensione determina l?estrazione di elettroni dalla regione di porta flottante 21? verso la porzione di sacca N 11B, la prima regione di porta di controllo 24? e la seconda regione di porta di controllo 25? per l?effetto Fowler-Nordheim, come mostrato in figura 15A dalla freccia 56.
La cella di memoria non selezionata 60-1 dell?unit? di base selezionata 50-1 (accoppiata ad una linea di parola non selezionata E1 alla seconda tensione intermedia, qui a 10 V) ha una caduta di tensione minore tra la sua regione di porta flottante 21? (a circa 0 V dato che la sua prima e la sua seconda regione di conduzione 16?, 17? e la sua prima regione di contatto di sacca 15? sono collegate a massa) e la sua prima e la sua seconda regione di porta di controllo 24?, 25?; perci? la cella di memoria non selezionata 60-1 non viene cancellata.
Non viene cancellata nemmeno la cella di memoria non selezionata 60-3, accoppiata alla linea di parola selezionata E0 alla tensione di cancellazione alta (15 V), ma avente la sua regione di porta flottante 21? circa alla prima tensione intermedia a 5 V (o leggermente maggiore della prima tensione intermedia).
Anche la cella di memoria non selezionata 60-4 nel settore non selezionato 120-1 e le celle di memoria non selezionate 60-i e 60-j nei settori non selezionati 102-2 e 102-2 sono cancellate, per motivi simili a quelli della cella di memoria non selezionata 60-3.
Riepilogando, la cancellazione viene effettuata applicando una tensione bassa alla prima e alla seconda regione di conduzione 16?, 17? della cella di memoria selezionata 1?, determinando cos? l?accoppiamento capacitivo della regione di porta flottante 21? alla tensione bassa, e applicando una tensione di tunneling elevata alla prima regione di porta di controllo 24?, determinando cos? il passaggio di una corrente di tunneling tra la prima regione di porta di controllo 24? e la seconda porzione 21C? della regione di porta flottante 21? per effetto Fowler-Nordheim.
Inoltre, le porzioni di sacca N 11B e la seconda regione di porta di controllo 25? sono polarizzate ad un?alta tensione, ad esempio, la stessa della tensione di tunneling.
PROGRAMMAZIONE
Come indicato sopra, in questa forma di realizzazione, la programmazione ? un?operazione non selettiva e viene eseguita usando l?effetto BBHE. Come ? noto (si veda, ad esempio, ?Device Characteristics of 0.35 ?m P-Channel DINOR Flash Memory Using Band-to-Band Tunneling-Induced Hot Electron (BBHE) Programming? a nome di
IEEE Transactions on Electron Devices, Vol. 46, n. 9, settembre 1999), nelle celle di memoria tradizionali quest?effetto si basa sull?applicazione di una tensione di pozzo negativa e di una tensione di porta di controllo positiva ad una cella in modo da generare coppie elettronelacuna nella regione di pozzo. Gli elettroni vengono accelerati da un campo elettrico laterale verso la regione di canale e quelli che raggiungono un alto livello di energia vengono iniettati nella regione di porta flottante attraverso l?ossido di tunnel.
In particolare, la figura 16A mostra il comportamento delle celle di memoria 60-2 e 60-3 del settore selezionato 102-0 e delle celle di memoria 60-1 e 60-4 del settore non selezionato 102-1 e la figura 16B mostra il comportamento delle celle di memoria 60-i, 60-i+1 e 60-j dei settori non selezionati 102-2, 102-3. In seguito, le celle di memoria 60-1 e 60-4 che formano le unit? di base 50-1 e 50-2 con le celle di memoria selezionate 60-2 e 60-3 sono denominate celle di memoria di unit? selezionata, di settore non selezionato 60-1 e 60-3; mentre le celle di memoria non selezionate 60-i, 60-i+1 e 60-j sono denominate celle di memoria di unit? non selezionata, di settore non selezionato 60-i, 60-i+1 e 60-j.
Come rappresentato in figura 15A, tutte le linee di sorgente SL0, SL1 e tutte le linee di bit BL0, BL1 sono accoppiate ad una tensione di programmazione di linea di bit (PW0 = PW1 = BL0 = BL1 = 5 V); la linea di parola selezionata E0 ? portata ad una tensione di programmazione (ad esempio 5 V), la linea di parola non selezionata E1 accoppiata alle celle di memoria di unit? selezionata, di settore non selezionato 60-1 e 60-3 ? collegata a massa e le linee di parole non selezionate E2, E3 accoppiate alle celle di memoria di unit? non selezionata, di settore non selezionato 60-i, 60-i+1 e 60-j sono portate ad una tensione di inibizione di programmazione, vicina alla tensione di programmazione di linea di bit, ad esempio 5 V.
La tensione di polarizzazione di sacca N NW ? impostata ad un valore di programmazione di sacca N, ad esempio, 5 V. Anche qui, quindi, il diodo parassita 37 (figura 9) ? polarizzato in modo inverso e quindi ? disattivato per tutti i settori 102?.
A causa dell?accoppiamento capacitivo tra la regione di porta flottante 21? e il substrato 10 e poich? la sacca P 12?, la prima e la seconda regione di conduzione 16?, 17?, e la sacca N 11? sono al valore di linea di bit o di programmazione di sacca N (qui, 5 V), le celle di memoria selezionate 60-2 e 60-3 hanno le loro regioni di porta flottante 21? ad una tensione vicina a questo (qui, ad esempio, 4,5 V).
Inoltre, i diodi parassiti 85 (figura 9) formati tra la prima regione di porta di controllo 24? (a 0 V) e le porzioni di sacca N 11B (al valore di programmazione di sacca N, qui a 5 V) nonch? tra la seconda regione di porta di controllo 25? (anch?essa a 0 V) e le porzioni di sacca N 11B delle celle di memoria selezionate 60-2 e 60-3 sono polarizzati in inversa alla tensione 5 V. Quindi si verifica rottura inversa e una corrente di elettroni viene generata vicino allo strato isolante di accesso 27?, determinando l?iniezione di elettroni di energia elevata nella porzione di elettrodo 21C? delle regioni di porta flottante 21? (all?incirca alla tensione di programmazione). Perci? vengono programmate le celle di memoria selezionate 60-2 e 60-3. L?iniezione di elettroni nelle celle di memoria selezionate 60-2 e 60-3 ? rappresentata in figura 16A dalle frecce 57.
Viceversa, le celle di memoria di unit? selezionata, di settore non selezionato 60-1 e 60-3 hanno le regioni di porta flottante 21?, la prima e la seconda regione di conduzione 16?, 17?, le sacche P 12? e la sacca N 11? all?incirca alla stessa tensione di programmazione e quindi non sono programmate.
Le celle di memoria di unit? non selezionata, di settore non selezionato 60-i, 60-i+1 e 60-j sono polarizzate analogamente alle celle di memoria di unit? selezionata, di settore non selezionato 60-1 e 60-3 e quindi non sono programmate neanche loro.
Riepilogando, la programmazione ? effettuata mediante: polarizzazione della regione di porta flottante 21? di una cella di memoria selezionata 1? ad una tensione di programmazione di porta flottante attraverso la prima regione di conduzione 16?;
polarizzazione del secondo corpo 11B ad una tensione di programmazione di body;
polarizzazione della prima regione di porta di controllo 24? ad una tensione di programmazione di controllo, generando cos? una caduta di tensione tra la seconda porzione 21C? della regione di porta flottante 21? e la prima regione di porta di controllo 24? e il passaggio di una corrente di breakdown tra la prima regione di porta di controllo 24? e la porzione di sacca N 11B, le cariche elettriche nella tensione di breakdown essendo iniettate dalla porzione di sacca N 11B all?interno della porzione di elettrodo 21C? della regione di porta flottante 21? mediante effetto di iniezione di elettroni caldi Band to Band.
La tensione di programmazione di porta flottante e la tensione di programmazione di corpo sono maggiori della tensione di programmazione di controllo e le cariche elettriche sono elettroni.
I vantaggi della presente invenzione sono chiari da quanto precede.
In particolare, si sottolinea che, in tutte le forme di realizzazione, le celle di memoria 1, 1? consentono una riduzione dell?area occupata, grazie all?assenza di transistori di selezione e relativi elementi di elaborazione di segnale nel decodificatore di riga 125 della figura 1.
Ad esempio, i driver di selezione di decodificatore di riga possono essere eliminati nel decodificatore di riga 125 della figura 1.
Nella forma di realizzazione della figura 8, si risparmia anche spazio grazie alla disposizione specifica dei transistori MOS di lettura 2 e dei transistori MOS di accesso 3.
Nella forma di realizzazione delle figure 11-16B, si risparmia anche spazio grazie alla disposizione specifica includente unit? di base 50 condividenti contatti e singole regioni di controllo e polarizzazione per coppie di linee di bit e sacche P (linee di sorgente).
Inoltre, nella forma di realizzazione delle figure 11-16B, si risparmia anche spazio grazie all?eliminazione delle porzioni verticali della sacca N tra le sacche P che alloggiano i transistori MOS di lettura 2? e i transistori MOS di accesso 3?.
Inoltre, la programmazione pu? essere eseguita ad una tensione bassa (nella forma di realizzazione discussa, a 5 V), mentre la cancellazione prevede tensioni alte soltanto nelle linee di parole e nelle linee di polarizzazione di sacca N (dove pu? essere previsto un numero ridotto di seconde regioni di contatto di sacca 23?, ad esempio, poche regioni di contatto 23? per ciascun settore 102). Quindi, come chiaro all?esperto del ramo, percorsi di alta tensione nel decodificatore di colonna 115 della figura 1 possono essere semplificati, consentendo una riduzione di area del 20%.
In tal modo, pu? essere ottenuto un risparmio di area fino al 63% nelle dimensioni di cella di memoria, determinando un guadagno di area di circa il 10% a livello di piastrina per un dispositivo di memoria tipico che incorpora celle di memoria FTP da 128k.
Le celle di memoria 1, 1? possono essere fabbricate usando una tecnologia CMOS/BCD senza maschere aggiuntive e possono essere facilmente integrate in qualsiasi prodotto finale.
L?uso del FN tunneling sia per la cancellazione che per la programmazione nelle forme di realizzazione delle figure da 2 a 8 e dell?effetto FN tunneling per la cancellazione e dell?effetto BBHE per la programmazione nelle forme di realizzazione delle figure 9-16B consente al dispositivo di memoria 100 di funzionare ad una potenza estremamente bassa rispetto ad altre memorie che utilizzano altri effetti a elettroni caldi.
Infine, ? chiaro che numerose varianti e modifiche possono essere apportate alle celle di memoria, alla matrice di memoria e al metodo di polarizzazione descritti e illustrati qui, tutte rientranti nell?ambito di protezione dell?invenzione come definito nelle rivendicazioni allegate.
Ad esempio, nella forma di realizzazione delle figure 2-8, i transistori MOS di memoria 2 e i transistori MOS di accesso 3 possono essere di tipo opposto (canale P invece di canale N) o di tipo diverso (un NMOS e un PMOS). Nelle forme di realizzazione delle figure 9-16B, i transistori MOS di memoria 2 e i transistori MOS di accesso 3 possono essere entrambi PMOS.
Nella forma di realizzazione delle figure 9-16C, invece di due regioni impiantate (prima e seconda regione di porta di controllo 24?, 25?), pu? essere prevista una singola regione impiantata o soltanto una di esse pu? essere contattata, riducendo l?area necessaria per formare vie e contatti.
Pu? essere previsto uno schema differenziale nella matrice di memoria 105 per memorizzare ciascun bit in due celle complementari, per ragioni di affidabilit?, in modo noto ad un esperto nel ramo.
Se desiderato, una tra la prima e la seconda regione di porta di controllo 24?, 25? pu? mancare.

Claims (16)

RIVENDICAZIONI
1. Cella di memoria non volatile, comprendente:
un substrato (10);
un primo corpo (12A; 12?) nel substrato;
un secondo corpo (12B; 11B) nel substrato;
un primo transistore di memorizzazione (2; 2?) avente una prima e una seconda regione di conduzione (16, 17; 16?) nel primo corpo, la prima e la seconda regione di conduzione delimitando una prima regione di canale (18; 18?) nel primo corpo;
una prima regione di porta di controllo (24; 24?) nel secondo corpo;
una regione isolante (20) sovrapposta al substrato; una singola regione di porta flottante (21; 21?) estendentesi sul substrato e incorporata nella regione isolante, la singola regione di porta flottante avendo una prima porzione (21A, 21A?) sovrapposta al primo corpo e una seconda porzione (21C; 21C?) sovrapposta al secondo corpo, la prima porzione e la seconda porzione essendo collegate e accoppiate elettricamente;
una prima via di selezione (71; 80) estendentesi attraverso la regione isolante (20) e accoppiante elettricamente la prima regione di conduzione a un primo nodo di conduzione (31; 31?);
una seconda via di selezione (72; 81) estendentesi attraverso la regione isolante (20) e accoppiante elettricamente la seconda regione di conduzione a un secondo nodo di conduzione (32; 32?); e
una prima via di controllo (73; 83) estendentesi attraverso la regione isolante (20) e accoppiante elettricamente la prima regione di porta di controllo a un primo nodo di controllo (33; 51).
2. Cella di memoria non volatile secondo la rivendicazione 1, in cui il primo corpo ? formato da un prima sacca (12A; 12?) e il secondo corpo ? formato da un seconda sacca (12B; 11B), isolata dal prima sacca.
3. Cella di memoria non volatile secondo la rivendicazione 1 o 2, in cui il primo e il secondo corpo (12A, 12B) sono sacche di un primo tipo di conducibilit?, una regione di sacca (11) di un secondo tipo di conducibilit? alloggia il primo e il secondo corpo; una porzione isolante (11A) si estende tra la prima e la seconda sacca, e la prima, la seconda e la prima regione di porta di controllo sono del secondo tipo di conducibilit?.
4. Cella di memoria non volatile secondo una qualsiasi delle precedenti rivendicazioni, in cui la prima porzione (21A) della singola regione di porta flottante (21) ? pi? piccola della seconda porzione (21C).
5. Cella di memoria non volatile secondo una qualsiasi delle precedenti rivendicazioni, comprendente inoltre una via di polarizzazione di corpo (10) estendentesi attraverso la regione isolante (20) e accoppiante elettricamente il primo corpo (12A) a un primo nodo di polarizzazione di corpo (30); la cella di memoria non volatile (1) essendo configurata per essere programmata mediante applicazione di una prima tensione alla prima regione di porta di controllo (24) e una seconda tensione al primo corpo (12A), la prima e la seconda tensione generando una caduta di tensione tra la prima porzione (21A) della singola regione di porta flottante (21) e il primo corpo e determinando il passaggio di prime cariche elettriche dal primo corpo alla prima porzione della singola regione di porta flottante mediante effetto tunnel di Fowler-Nordheim.
6. Cella di memoria non volatile secondo la rivendicazione precedente, in cui la prima tensione ? maggiore della seconda tensione e le cariche elettriche sono elettroni.
7. Cella di memoria non volatile secondo una qualsiasi delle rivendicazioni da 1 a 4, comprendente inoltre una prima via di polarizzazione di corpo (70) estendentesi attraverso la regione isolante (20) e accoppiante elettricamente il primo corpo (12A) a un primo nodo di polarizzazione di corpo (30); la cella di memoria non volatile (1) essendo configurata per essere cancellata mediante applicazione di una terza tensione al primo corpo e una quarta tensione al secondo corpo (12B), la terza e la quarta tensione generando una caduta di tensione tra la prima porzione (21A) della singola regione di porta flottante (21) e il primo corpo e determinando il passaggio di prime cariche elettriche dalla prima porzione della singola regione di porta flottante al primo corpo mediante effetto tunnel di Fowler-Nordheim.
8. Cella di memoria non volatile secondo la rivendicazione precedente, in cui la terza tensione ? minore della quarta tensione e le cariche elettriche sono elettroni.
9. Cella di memoria non volatile secondo una qualsiasi delle precedenti rivendicazioni, in cui la prima regione di porta di controllo (24) ? accoppiata elettricamente in modo diretto al secondo corpo (12B).
10. Matrice di memoria non volatile comprendente: una prima linea di bit (BL0);
una prima linea sorgente (SL0);
una prima linea di parola (WL0);
una prima cella di memoria non volatile (1; 1?) secondo una qualsiasi delle rivendicazioni da 1 a 4, in cui il primo nodo di conduzione (32; 32?) ? accoppiato alla prima linea sorgente (SL0); il secondo nodo di conduzione (32; 32?) ? accoppiato alla prima linea di bit (BL0); e il primo nodo di controllo (33; 51) ? accoppiato alla prima linea di parola (WL0).
11. Matrice di memoria non volatile secondo la rivendicazione precedente, comprendente inoltre:
una seconda cella di memoria non volatile (1; 1?), una seconda linea di bit (BL1);
una seconda linea sorgente (SL1);
la seconda cella di memoria comprendendo:
un terzo corpo (12A; 12?) nel substrato (10);
un quarto corpo (1B; 11B) nel substrato;
un secondo transistore di memorizzazione (2; 2?) avente una terza e una quarta regione di conduzione (16, 17; 16?), (17?) nel terzo corpo, la terza e la quarta regione di conduzione delimitando una seconda regione di canale (18; 18?) nel terzo corpo;
una seconda regione di porta di controllo (24; 24?) nel quarto corpo;
un?ulteriore regione di porta flottante (21; 21?) estendentesi sul substrato e incorporata nella regione isolante, l?ulteriore regione di porta flottante avendo una terza porzione (21A?) sovrapposta al terzo corpo e una quarta porzione (21C?) sovrapposta al quarto corpo, la terza porzione e la quarta porzione dell?ulteriore regione di porta flottante essendo collegate e accoppiate elettricamente; una terza via di selezione (71; 80) estendentesi attraverso la regione isolante 20 e accoppiante elettricamente la terza regione di conduzione alla seconda linea sorgente;
una quarta via di selezione (72; 81) estendentesi attraverso la regione isolante 20 e accoppiante elettricamente la quarta regione di conduzione alla seconda linea di bit; e
una seconda via di controllo (73; 83) estendentesi attraverso la regione isolante (20) e accoppiante elettricamente la seconda regione di porta di controllo con la prima linea di parola.
12. Matrice di memoria non volatile secondo la rivendicazione precedente,
in cui la prima e la seconda cella di memoria non volatile sono configurate per essere programmate insieme applicando una prima tensione di programmazione almeno alla prima e alla terza regione di conduzione (16?), una seconda tensione di programmazione alla prima e alla seconda regione di porta di controllo (24?) e una terza tensione di programmazione al secondo e al quarto corpo (11B), generando cos? una prima caduta di tensione tra la seconda porzione (21C?) della singola regione di porta flottante (21?) e la prima regione di porta di controllo e il passaggio di una prima corrente di interruzione tra la prima regione di porta di controllo e il secondo corpo e cariche elettriche nella prima corrente di interruzione da iniettare dal secondo corpo all?interno della seconda porzione della singola regione di porta flottante nonch? una seconda caduta di tensione tra la quarta porzione dell?ulteriore regione di porta flottante e la seconda regione di porta di controllo e il passaggio di una seconda corrente di interruzione tra la seconda regione di porta di controllo e il quarto corpo e cariche elettriche nella seconda corrente di interruzione da iniettare dal quarto corpo all?interno della quarta porzione dell?ulteriore regione di porta flottante mediante l?effetto di iniezione Band to Band Hot Electron.
13. Matrice di memoria non volatile secondo la rivendicazione 11 o 12, in cui la prima cella di memoria non volatile ? configurata per essere cancellata applicando una prima tensione di cancellazione almeno alla prima regione di conduzione (16?) e una seconda tensione di cancellazione alla prima regione di porta di controllo (24?), generando cos? una prima caduta di tensione di cancellazione tra la seconda porzione (21?) della singola regione di porta flottante (21?) e la prima regione di porta di controllo (24?) e il passaggio di una prima corrente di tunneling tra la prima regione di porta di controllo e la seconda porzione della singola regione di porta flottante mediante l?effetto Fowler-Nordheim,
e la seconda cella di memoria non volatile ? configurata per essere cancellata separatamente applicando una terza tensione di cancellazione almeno alla terza regione di conduzione 16' e una quarta tensione di cancellazione alla seconda regione di porta di controllo, generando cos? una seconda caduta di tensione di cancellazione tra la quarta porzione dell?ulteriore regione di porta flottante e la seconda regione di porta di controllo e il passaggio di una seconda corrente di tunneling tra la seconda regione di porta di controllo e la quarta porzione della singola regione di porta flottante mediante l?effetto Fowler-Nordheim.
14. Metodo per leggere una cella di memoria non volatile secondo una qualsiasi delle rivendicazioni 1-4, comprendente:
applicare una prima tensione di polarizzazione al primo nodo di conduzione (31; 31?);
applicare una seconda tensione di polarizzazione al secondo nodo di conduzione (32; 32?);
applicare una tensione di lettura al primo nodo di controllo; e
rilevare se una corrente fluisce tra la prima e la seconda regione di conduzione (16, 17; 16?), (17?) attraverso la prima porzione di canale (18; 18?).
15. Metodo per programmare una cella di memoria non volatile secondo una qualsiasi delle rivendicazioni 1-4, comprendente:
polarizzare la singola regione di porta flottante ad una prima tensione di programmazione di porta flottante attraverso il secondo corpo;
polarizzare il primo corpo ad una prima tensione di programmazione di corpo, generando cos? una caduta di tensione tra la prima porzione della singola regione di porta flottante e il primo corpo; e
iniettare cariche elettriche dal primo corpo alla prima porzione della singola regione di porta flottante mediante effetto tunnel di Fowler-Nordheim.
16. Metodo per cancellare una cella di memoria non volatile secondo una qualsiasi delle rivendicazioni 1-4, comprendente:
polarizzare la singola regione di porta flottante ad una prima tensione di cancellazione di porta flottante attraverso il secondo corpo;
polarizzare il primo corpo ad una prima tensione di cancellazione di corpo, generando cos? una caduta di tensione tra la prima porzione della singola regione di porta flottante e il primo corpo; e
estrarre cariche elettriche dalla prima porzione della singola regione di porta flottante al primo corpo mediante effetto tunnel di Fowler-Nordheim.
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