JP5257089B2 - 画像読取装置および画像形成装置 - Google Patents

画像読取装置および画像形成装置

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Description

本発明は、原稿に光を照射し、その反射光をラインイメージセンサによりアナログ画像信号に変換し、得られたアナログ画像信号に対しアナログ信号処理を施した後にアナログ／デジタル変換器でデジタル画像信号に変換して出力する画像読取装置、および、当該画像読取装置を備えた画像形成装置に関する。
近年、画像データの読取速度は高速化が計られており、これに伴い読取動作クロックの周波数も上がり、電磁波強度規制（ＦＣＣ、ＶＣＣＩ等）に対してのＥＭＩ（Ｅｌｅｃｔｏｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）対策が必須となっている。
このＥＭＩ対策として有効な手段として一般的にＳＳＣＧ（Ｓｐｅｃｔｒａｍ Ｓｐｒｅａｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）が用いられている。これは動作クロック周波数に対して微小な範囲でゆっくりした周期で周波数変調をおこなうことでＥＭＩスペクトラムを積分的に平坦化する手法である。
このＳＳＣＧを画像読取装置に適用した場合に、問題となっているのが、ＳＳＣＧの変調の影響が画像上にあらわれてしまう問題である。これは光電変換素子として用いられるＣＣＤ（電荷結合素子）デバイスの駆動及びＡ／Ｄ（アナログ／デジタル変換器）の動作クロックに対してＳＳＣＧの変調がかかることにより、僅かではあるが画像のオフセットレベルがＳＳＣＧの変調周期と同期して変動してしまい、この影響が画像上で横スジや斜めスジなどといったスジＰＰとなって見えてしまう問題である（図８参照）。
このような問題を解決するために、例えば、特許文献１のように、画像信号中の変動成分を除去し、横スジが表れないようにするものが提案されている。
この特許文献１では、入射光を光電変換素子１０５によりアナログ画像信号に変換し、アナログ画像信号をアナログ・デジタル変換器でデジタル化して出力する機能を有する画像読み取り装置において、前記光電変換素子１０５を周波数変調されたクロックにより駆動し、前記クロックの周波数変化に応じて前記アナログ画像信号の変動と逆位相で同じ変動量の信号を画像信号に重畳する変動除去回路１１２を備えている（図９参照）。
上記の画像信号に重畳させる補正信号の振幅、位相はあらかじめ設定した状態の信号を生成し画像信号へ重畳するものであり、その実施例としてエミッタフォロワ接続されたトランジスタのバイアス電流を変化させる構成を備えている。
しかしながら、このような従来技術では、画像信号に重畳させる補正信号の振幅、位相はあらかじめ設定されているため、ＳＳＣＧの影響によるオフセット変動がデバイス毎にばらついた場合には、対応できないという事態を生じるおそれがある。
本発明は、かかる実情に鑑みてなされたものであり、オフセット変動がデバイス毎にばらついた場合においても補正できることができる画像読取装置および画像形成装置を提供すること目的とする。
本発明は、原稿に光を照射し、その反射光をラインイメージセンサによりアナログ画像信号に変換し、得られたアナログ画像信号に対しアナログ信号処理を施した後にアナログ／デジタル変換器でデジタル画像信号に変換して出力する画像読取装置において、前記ラインイメージセンサを周波数変調されたクロックにより駆動する駆動手段と、前記周波数変調されたクロックの周波数変化に応じたアナログ信号を生成する信号生成手段と、前記アナログ信号を任意の増幅率で増幅し、かつ反転・非反転を切り替えることが可能な増幅反転手段と、前記アナログ画像信号と、前記増幅反転手段から出力されるアナログ信号とを重畳させる信号重畳手段を備え、さらに、前記増幅反転手段が、前記アナログ信号から振幅が同じで位相が逆相となる２つのアナログ信号を生成する基準信号生成手段を備え、各々のアナログ信号をデジタル／アナログ変換器の２つの基準電圧に供給し、当該デジタル／アナログ変換器に与えるデジタル値を切り替えることで任意の増幅率及び反転・非反転を切り替えるようにしたものである。
さらに、前記光の照射を行わない状態で得られる前記アナログ／デジタル変換器による変換後のデジタル画像信号の主操作方向の変動幅が所定の収束判定レベル以下になるまで、前記デジタル／アナログ変換器に与えるデジタル値を順次変化させながら前記変動幅の測定を行い、該変動幅が前記所定の収束判定レベル以下になった時のデジタル値を、前記原稿の読み取り時に前記デジタル／アナログ変換器に与えるデジタル値として決定する決定手段を設けるとよい。
また、前記基準信号生成手段は、前記アナログ信号の高周波成分をより増幅させるような周波数特性を持った回路要素を備えたものである。
また、前記ラインイメージセンサは、複数チャネルに分割され、前記増幅反転手段の前記デジタル／アナログ変換器は、各チャネルに応じた複数個設けられ、おのおのの前記デジタル／アナログ変換器は、シリアル通信によりデジタル値を設定可能な汎用の回路からなるものである。
また、請求項１乃至４記載の画像読取装置を備えた画像形成装置である。
したがって、本発明によれば、ＳＳＣＧを用いた読み取り装置における画像へのスジ画像の問題に対し、ＳＳＣＧの影響によるオフセット変動がデバイス毎にばらついた場合においても補正できることができ、また低コストの構成で実現することができるという効果を得る。
本発明の一実施例にかかる画像読取装置の画信号処理系の要部の一例を示したブロック図。 ＰＬＬ回路の一例を示したブロック図。 ＳＳＣＧ補正信号生成回路の一例を示したブロック図。 ＡＦＥの内部動作基準電位への補正信号の重畳動作について説明するためのタイミングチャート。 基準電圧生成部の構成を例示した回路図。 ＤＡＣの周波数特性の改善について説明するためのグラフ図。 ＤＡＣ１０８ｂの設定値の更新方法の一例を説明するためのフローチャート。 ＳＳＣＧが読取画像に及ぼす影響について説明するための概略図。 ＳＳＣＧが読取画像に及ぼす影響を改善する方法について説明するための概略図。
以下、添付図面を参照しながら、本発明の実施の形態を詳細に説明する。
図１は、本発明の一実施例にかかる画像読取装置の画信号処理系の要部の一例を示している。この画像読取装置は、読取原稿をコンタクトガラスに載置し、画像面を走査光学系で操作して、センサボードユニット（ＳＢＵ）１００に設けられたＣＣＤラインイメージセンサ１０１に収束する、いわゆる縮小光学系を用いるものであり、ＣＣＤラインイメージセンサ１は、高速読み取り等を目的として、複数（ｎ）のブロックに分割されており、おのおののブロックからの読取画信号は、独立した出力チャネルから出力される。
ＣＣＤラインイメージセンサ１０１から出力されるｎチャネルの読取アナログ画信号ＡＶ１〜ＡＶｎは、アナログフロントエンド（ＡＦＥ）１０２に設けられているｎ個のアナログ処理ユニット１０３＿１〜１０３＿ｎにそれぞれ入力される。
アナログフロントエンド１０２は、アナログ処理及びＡ／Ｄ（アナログ／デジタル）変換処理及びデジタル信号処理を行なうＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；特定用途向け大規模集積回路））である。
アナログフロントエンド１０２の各アナログ処理ユニット１０３＿１〜１０３＿ｎに入力された読取アナログ画信号ＡＶ１〜ＡＶｎは、それぞれ可変ゲイン増幅器により所定のゲインで増幅された後に、アナログ／デジタル変換器により対応するデジタル信号に変換され、デジタル信号処理部により所定のデジタル処理が適用され、その処理結果が、デジタル画信号ＤＶ１〜ＤＶｎとして信号送信部１０４に加えられる。
信号送信部１０４では、ｎチャネルのデジタル画信号ＤＶ１〜ＤＶｎを連結し、１ライン分の連続したデジタル画信号ＤＶとして、後段の基板制御部２００の信号受信部２０１へ送信する。
ここで、可変ゲイン増幅器のゲインは、縮小光学系のランプの部品ばらつき、ＣＣＤラインイメージセンサ１０１の感度ばらつきなどを吸収するためにプログラマブルに設定できるものであり、基準白レベルを読み取った場合に一定のデジタル出力となるように電源ＯＮ時、もしくは画像データの読取毎にゲインの調整を行い設定値を決定する（いわゆる、シェーディング補正処理）。
また、デジタル信号処理部は、所定のデジタル信号処理（例えば、ガンマ補正処理など）を適用するものである。また、信号送信部１０４としては、ＬＶＤＳ（Ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｉｎｇ）トランスミッタが適用され、信号受信部２０１としては、ＬＶＤＳレシーバが適用されることが多い。
信号受信部２０１で受信されたデジタル画信号ＤＶは、画像処理部（ＩＰＵ）２０２のピーク検出２０１＿１に出力されるとともに、図示しない後段の画像処理部へと出力されている。
また、センサボードユニット１００において、タイミングジェネレータ１０５は、ＣＣＤラインイメージセンサ１０１およびアナログフロントエンド１０２を駆動するための制御信号を生成するためのものであり、基本的なクロック信号等を生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１０５ａ、および、ＰＬＬ回路１０５ａが生成したクロック信号等に基づいて、ＣＣＤラインイメージセンサ１０１およびアナログフロントエンド１０２を駆動するための制御信号を生成するタイミング発生回路１０５ｂを備えている。
また、ＰＬＬ回路１０５ａに加えられる基準クロック信号は、水晶発振器１０６の発信信号ＣＫをＳＳＣＧクロック生成回路１０６に加え、ＳＳＣＧの周波数変調（以下、「ＳＳＣＧ変調」という）が与えられたクロック信号ＣＫａである。
したがって、ＣＣＤラインイメージセンサ１０１から出力される各チャネルの読取アナログ画信号ＡＶ１〜ＡＶｎは、それぞれＳＳＣＧ変調の影響が現れ、上述したように、周期的にレベルがある幅で変化するような信号となる。
ＳＳＣＧ補正信号生成回路１０８は、このＳＳＣＧ変調の影響を除去できるように、タイミングジェネレータ１０５の信号に基づいて読取アナログ画信号ＡＶ１〜ＡＶｎを補正するための補正信号ＨＳ１〜ＨＳｎを生成するものであり、それらの補正信号ＨＳ１〜ＨＳｎは、アナログフロントエンド１０２の各アナログ処理ユニット１０３＿１〜１０３＿ｎに加えられている。
また、基板制御部２００において、ピーク検出部２０１＿１は、デジタル画信号ＤＶのピーク値とボトム値を、読取アナログ画信号ＡＶ１〜ＡＶｎのチャネル毎に検出するものであり、その検出値は、基板制御部２００のＣＰＵ（中央処理装置）２０３に加えられている。
ＣＰＵ２０３は、基板制御部２００の動作およびセンサボードユニット１００の各要素の動作を制御するものであり、タイミングジェネレータ１０５およびアナログフロントエンド１０２の動作を制御するとともに、ＳＳＣＧ補正信号の生成に関しては、ピーク検出２０１＿１から加えられるチャネル毎のピーク値とボトム値に基づいて、ＳＳＣＧ補正信号生成部１０８の動作を制御する。
ＰＬＬ回路１０５ａの一例を図２に示す。本実施例でのＰＬＬ回路１０５ａは、設定により分周率と逓倍率とを設定できるものである。
ＰＬＬ回路１０５ａでは、まず外部からの（ＳＳＣＧ変調された）入力クロックＣＫａを分周器１０５ａａで分周した信号ＢＣａと、内部クロックＣＫｂを分周器１０５ａｂで分周した信号ＢＣｂを位相比較器１０５ａｃで位相比較する。位相比較器１０５ａｃは、信号ＢＣａと信号ＢＣｂとの位相比較に応じてデューティーが変化するパルスＰＨを出力する。
このパルスＰＨは、平滑化フィルタ回路１０５ａｄを加えられ、この平滑化フィルタ回路１０５ａｄで積分され、パルスＰＨのデューティに依存した電圧ＣＶに変換される。すなわち、この平滑化フィルタ回路１０５ａｄは、パルスＰＨを電圧ＣＶへ変換する周波数−電圧変換機能として作用する。
この電圧ＣＶは、ＶＣＯ（電圧制御発振器）１０５ａｅに加えられる。ＶＣＯ１０５ａｅは、入力された電圧ＣＶに応じた周波数のパルスを出力するものである。このＶＣＯ１０５ａｅの出力パルスは、内部クロック信号ＣＫｂとして出力されるとともに、分周器１０５ａｂへフォードバックされる。
また、分周器１０５ａａ，１０５ａｂの分周率および逓倍率は、ＣＰＵ２０３により制御される分周率／逓倍率設定部１０５ａｆにより設定されている。
また、平滑化フィルタ回路１０５ａｄの出力電圧ＣＶは、交流結合用のコンデンサＣＣ１を介し、その交流成分のみがアナログ信号ＳＳとして、ＳＳＣＧ補正信号生成回路１０８へと出力されている。
さて、このＰＬＬ回路１０５ａの構成において、位相比較器１０５ａｃから出力されるパルス信号ＰＨのデューティは、位相比較結果に応じて変化する。したがって、このパルス信号ＰＨを平滑化した信号ＣＶは、パルス信号ＰＨのデューティに応じてその電圧レベルが変化する（上述した周波数−電圧変換）。
したがって、この場合のように、ＳＳＣＧ変調されたクロックＣＫａをＰＬＬ回路１０５ａに入力した場合は、平滑化後のＶＣＯ１０５ａｅへの入力電圧ＣＶは、ＳＳＣＧの変調周期に同期した電圧信号となる。この電圧信号を交流結合用のコンデンサＣＣ１を介して取り出すことで直流成分を取り除き、交流成分をＳＳＣＧ変調周期に同期したアナログ信号ＳＳとして用いる
ＳＳＣＧ補正信号生成回路１０８の一例を図３に示す。本実施例では、補正信号の生成手段としてＣＣＤラインイメージセンサ１０１と同じチャネル数のＤＡＣ（デジタル／アナログ変換器）１０８ｂを用いることで任意の増幅率、反転・非反転の切り替えを可能としている。
そして、ＤＡＣ１０８ｂの各チャネルの出力信号は、出力回路１０８ｃを介して、アナログフロントエンド１０２の対応するチャネルのアナログ処理ユニット１０３＿１〜１０３＿ｎの内部動作基準電位を設定するクランプ電位入力端に加えられている。
一方、アナログ処理ユニット１０３＿１〜１０３＿ｎには、内部的に、クランプ電位を設定する分圧抵抗ＲＡ１，ＲＡ２が設けられており、この分圧抵抗ＲＡ１，ＲＡ２の分圧値が、内部動作基準電位として内部回路に供給される。
したがって、上述したＤＡＣ１０８ｂの各チャネルの出力信号のように、外部からクランプ電位入力端に供給される電圧は、この内部動作基準電位を変位させる重畳電位成分として作用することになる。
ここで、アナログ処理ユニット１０３＿１では、交流結合コンデンサＣＣ２を介して、読取アナログ信号ＡＶ１が入力されており、その入力信号は、バッファアンプＢＢを介して、内部に取り込まれている。
また、バッファアンプＢＢの入力端には、クランプスイッチＳＷを介して、クランプ電位入力端の信号も加えられている。
そして、このクランプスイッチＳＷは、図４（ａ），（ｂ）に示すように、１主走査ライン期間の開始の直前の所定期間、ＯＮされる。それにより、バッファＢＢは、クランプ電位入力端の電圧信号が充電され、バッファＢＢの出力値はその電圧値に充電される。
そして、１主走査ライン期間では、バッファＢＢの出力値は、最初に充電された電圧値を基準に、読取アナログ画信号ＡＶ１の値が重畳された値となり、後段の回路へと出力される。
すなわち、クランプ電位入力端に補正信号（ＤＡＣ１０８ｂの各チャネルの出力信号）を重畳させることで、内部動作基準電位に補正信号が重畳し、その結果、ＳＳＣＧ変調の影響を除去させることができる。
図３に戻り、タイミングジェネレータ１０５のＰＬＬ回路１０５ａから出力されるアナログ信号ＳＳからＤＡＣ１０８ａの基準電位（VrefT(t)とVrefB(t)）を生成してＤＡＣ１０８ｂに供給する。この際に、図５に示すように、VrefT(t)とVrefB(t)の交流成分は振幅は同じで位相を反転させた信号を生成する。
すなわち、ＰＬＬ回路１０５ａから取り出したアナログ信号ＳＳは微小振幅であるため、非反転増幅回路１０８ａａおよび反転増幅回路１０８ａｂで増幅を行いＤＡＣ１０８ａの基準電位（VrefT(t)、VrefB(t)）として供給する。
非反転増幅回路１０８ａａは、オペアンプを用いた固定ゲインの増幅回路で構成されているとともに、その反転入力には、ゲインの増幅率を決定する抵抗部分に、抵抗ＲとコンデンサＣの直列回路により形成された位相補償回路ＰＰが設けられている。この非反転増幅回路１０８ａａの出力信号は、トランジスタエミッタフォロワ回路Ｑ１を介し、所定のオフセット電圧が重畳された状態で、基準電位VrefT(t)として、ＤＡＣ１０８ａに加えられている。
また、非反転増幅回路１０８ａａの出力電圧は、ゲインが−１倍に設定された反転増幅回路１０８ａｂにより反転増幅され、この反転増幅回路１０８ａｂの出力信号は、トランジスタエミッタフォロワ回路Ｑ２を介し、所定のオフセット電圧が重畳された状態で、基準電位VrefB(t)として、ＤＡＣ１０８ａに加えられている。この反転増幅回路１０８ａｂも、オペアンプを用いた固定ゲインの増幅回路で構成されている。
すなわち、この基準電圧生成部１０８ａでは、タイミングジェネレータ１０５から取り出したアナログ信号ＳＳをある固定ゲインでの非反転増幅回路１０８ａａにて増幅を行ない、増幅を行なったアナログ信号にオフセット電圧を重畳させた信号を基準電圧VrefT(t)としてＤＡＣ１０８ｂへ供給する。
また、この基準電圧VrefT(t)の信号の位相を反転させた信号を基準電圧VrefB(t)への供給信号として生成する。この位相反転はオペアンプを用いたゲインが−1倍の反転増幅回路にて構成する。位相を反転させた信号にオフセット電圧を重畳させた信号を基準電圧VrefB(t)としてＤＡＣ１０８ｂへ供給する。
このようにして、ＤＡＣ１０８ｂの基準電圧であるVrefT(t)、VrefB(t)のそれぞれにＳＳＣＧ変調の周期に同期した信号の位相逆相となる信号を入力し、ＤＡＣ設定（ＤＡＣ１０８ｂに与えるデジタル入力値をセットすること）を行なうことで、ＳＳＣＧの変調周期に同期した任意の振幅の補正信号を得ることが可能となる。
この補正信号について、次に説明する。
まず、ＤＡＣからの出力電圧は以下の式（Ｉ）で示される。
Vdac_out(t)＝（VrefT(t)−VrefB(t)）×Dac_set／FullScale＋VrefB(t)
・・・（Ｉ）式
Dac_set：ＤＡＣへの設定値（8bitの場合、0〜255）
FullScale：ＤＡＣのフルスケール（8bitの場合、255）
VrefT(t)：ＤＡＣの上側基準電位
VrefB(t)：ＤＡＣの下側基準電位
α(t)：増幅後のPLL部分で取り出したアナログ信号（交流信号）
Vdac_out(t)：ＤＡＣ出力
ここで２つの基準電位の交流成分が振幅が同じで逆相であるので
VrefT(t)＝VrefT_dc＋α(t)
VrefB(t)＝VrefB_dc−α(t)
※VrefT_dc、VrefB_dcは各直流成分
したがって、式（Ｉ）は
Vdac_out(t)＝（α(t)＋α(t)）×Dac_set／FullScale−α（ｔ）
＋（VrefT_dc−VrefB_dc）×Dac_set／FullScale＋VrefB_dc
となりこの交流成分（Vdac_out(t)_AC）はＤＡＣ１０８ａの設定値により振幅及び極性を設定できる信号を得ることが可能となる。
また、
Vdac_out(t)_AC＝
２α(t)×Dac_set／FulScale−α(t)＝（２×Dac_set／FulScale−１）×α(t)
例えばＤＡＣ１０８ｂが8bitの設定の場合で考えると
Set：255のとき、 Vdac_out(t)_AC＝ α(t)
Set：128のとき、 Vdac_out(t)_AC≒ 0
Set： 0 のとき、 Vdac_out(t)_AC＝ −α(t)
となり、任意の設定、反転・非反転を切り替えることができる。
ここで、ＤＡＣ１０８ｂとして、汎用的なシリアル通信にて設定する多チャネルのＤＡＣを用いた場合、は基準電圧の変化に対する出力変化の応答特性が悪いためＤＡＣ１０８ｂの出力信号として得られる補正信号の位相が遅れてしまう。
そこで、ＤＡＣ１０８ｂへの基準電位を生成する部分において高周波成分の増幅率を上げ、位相を進ませるような周波数特性を持たせることでＤＡＣ１０８ｂの応答特性が悪い点を補うことが可能となる。
本実施例の場合には、図５の構成での非反転増幅回路１０８ａａにおいて、ゲインの増幅率を決定する抵抗部分に、位相補償回路ＰＰを並列接続させることで高周波成分での増幅率を上げ、位相を進ませる特性をもたせるようにしている（図６（ｂ）参照）。
これにより、高周波成分では位相補償回路ＰＰのコンデンサ成分の影響での増幅率があがり、位相が進むことになる。ここで、この周波数特性はＤＡＣ１０８ｂの応答特性を基にあらかじめ抵抗ＲおよびコンデンサＣの定数を設定をしておく。
このように、基準電位VrefT(t)．VrefB(t)の供給回路部分に周波数特性を持たせることで応答特性が遅いＤＡＣを用いた場合でもＤＡＣの位相遅れを補償することが可能となる（図６（ｃ）参照）
以上の構成で、ＳＳＣＧの影響により発生する読取アナログ画信号ＡＶ１〜ＡＶｎのオフセット変動と振幅が同じで位相が逆相となるようにＤＡＣ１０８ｂの設定値を設定することで、読取アナログ画信号ＡＶ１〜ＡＶｎのオフセット変動を打ち消しＳＳＣＧの影響による発生する読取アナログ画信号ＡＶ１〜ＡＶｎのオフセット変動を補正することが可能となる。
ここで、ＤＡＣ１０８ｂの設定値の更新方法は最終的にＳＳＣＧの影響により発生するアナログ画像信号のオフセット変動に対して振幅が同じで位相が逆相となる設定値となるような更新方法であれば任意の更新方法を用いれば良い。
この更新方法の一例を図７を参照して説明する。
まず、初期設定として各変数、及び条件を設定する（ステップＳ１０１）。
ランプ ← オフ
AFEゲイン ← １０倍
1ライン周期 ← ＳＳＣＧの変調周期の整数倍に設定
DAC設定値_nch_(k−1) ← 128
更新極性変数_nch ← ＋1
※変数及び定数の説明
ランプ：ＳＳＣＧの影響によるオフセット変動を検出するためランプはオフの状態に設定する
AFEゲイン：読取アナログ画信号の増幅率を１０倍として検出感度を上げた状態に設定する
DAC設定_nch_(k−1)：k−1回目の更新処理の時のＤＡＣ１０８ｂのnchへの設定値。補正信号の増幅が０の状態から調整を開始する。（変数であるDAC設定値_nch_(k−1)に設定すると同時にＤＡＣ１０８ｂにも設定値を設定する）
更新極性変数_nch：DAC設定値を更新する際に加算をするか減算を行なうかを設定する変数。-1か＋1のいずれかの値を取るが、初期設定では＋1に仮に設定する
初期設定を行なった後に変動幅検出を行なう（ステップＳ１０２）。変動幅検出は画像データを読み取り、読み取った画像データから主走査方向の変動幅を検出する。変動幅の検出ではランダムノイズ成分を低減するために各画素毎に副走査方向の平均処理を行なった後の主走査方向の分布から変動幅を検出する。ここで検出した変動幅は変数として変動幅_nch_(k−1) に保持しておく。
次にDAC設定値の更新処理を行なう（ステップＳ１０３）。
DAC設定値_nch_(k)
＝DAC設定値_nch_(k−1) ＋（更新極性変数_nch）×（係数）×変動幅_nch_(k−1)
※変数及び定数の説明
係数：はシステムに応じて設定する（0 変動幅_nch_(k−1)：k−1回目の更新処理時の主走査方向の変動幅の検出結果
このＤＡＣの設定値を更新した後に前述したのと同様に画像データを読み取り主走査方向の変動幅を検出し変数として変動幅_nch_(k)に保持する。
検出した変動幅_nch_(k)があらかじめ定めてある収束判定レベルよりも小さくなっている場合はＤＡＣ設定値の更新処理を終了とする（ステップＳ１０４）。
検出した変動幅_nch_(k)があらかじめ定めてある収束判定レベルよりも大きい場合は更新処理を繰り返す（ステップＳ１０５のＮＯループ）。
ここでＤＡＣ設定値の更新を行なう前に更新極性変数の再設定を実施する（ステップＳ１０７〜１１０）。
変動幅_nch_(k) ≦ 変動幅_nch_(k−1)の場合：更新極性変数はそのまま
変動幅_nch_(k) ＞ 変動幅_nch_(k−1)の場合：更新極性変数_nch ＝ 更新極性変数_nch ×（−1）
を実施して更新極性を反転させる。
更新極性変数の再設定の後に変動幅_nch_(k)を変動幅_nch_(k−1)で置き換えてDAC設定値の更新処理を収束判定レベルよりも小さくなるまで繰り返す。
以上のDAC設定値の調整処理を行なうことでＳＳＣＧの影響によるオフセット変動を低減するのに適当な設定値を得る事が可能となり、画像でのスジを低減できることになる。
ところで、ＳＳＣＧの影響によるオフセット変動はＣＣＤラインイメージセンサ１０１のデバイス特性の影響度が大きく、温度特性等に依存してオフセット変動量が変化する場合が考えられる。
このようなＣＣＤラインイメージセンサ１０１を用いた場合の画像読み取り装置では、前述のＤＡＣ設定値の更新処理を行い、画像上のスジを低減した場合でも、ＳＳＣＧの影響によるオフセット変動量が経時で変化することにより再度画像においてＳＳＣＧの影響によるスジが発生する事になる。
このような場合においても、前述したＤＡＣ設定値の調整処理を任意の時間間隔で実施する処理をシステム処理において備えておくことでＳＳＣＧの影響によるオフセット変動量の経時変化にも対応することが可能となる。
例えば、本実施例の機能を備えた画像読取装置において連続通電時間をモニタしておき一定時間毎に前述のＤＡＣの設定値の調整処理を実施するモードを備えることでＳＳＣＧの影響によるオフセット変動の経時変化にも本発明は対応できる。
さらに、本発明を備えた画像読み取り装置を備えた画像形成装置においてはＳＳＣＧの影響によるスジを低減した画像情報に基づいた画像を形成することが可能となる。
以上説明したように、本実施例によれば、ＳＳＣＧを用いた読み取り装置における画像へのスジ画像の問題に対してスジ画像を低減することが可能となる。
また、ＳＳＣＧの影響によるオフセット変動がデバイス毎にばらついた場合においても補正できることが可能となり、また低コストな構成で実現することが可能となる。
また、ＳＳＣＧの変調周期に同期したアナログ信号をＣＣＤ駆動信号を生成するタイミングジェネレータ内部のＰＬＬブロックから取り出すことで、新たに複雑な回路を設けることなくＳＳＣＧの変調周期に同期したアナログ信号を取り出すことが可能となる。
また、画像信号に対するアナログ処理及びＡ／Ｄ変換処理とが集積回路化されたアナログＡＳＩＣを用いた画像読み取り装置においてＳＳＣＧの影響によるスジ画像を低減することが可能となる。
また、ＳＳＣＧの影響によるスジを低減するために生成した補正信号を画像信号に重畳する際にアナログ処理ＡＳＩＣのクランプ電位にＡＣ結合を介して重畳させることで新たに複雑な回路を設けることなくＳＳＣＧの影響によるスジを低減することが可能となる。
また、補正信号生成の際に通常の画像読み取り動作と同じ画像処理パスで得られる特徴量から補正信号の調整を行なうことで、補正信号生成のためだけの特徴量を抽出する仕組みを追加することなく補正信号を生成することが可能となる。
また、画像読み取り装置において他の制御とは独立して行なえる調整処理とすることでＳＳＣＧの影響によるスジ画像が経時変化する場合であっても補正が可能となる。
また、ＳＳＣＧの影響を低減した画像読取装置をもつ画像形成装置を提供することが可能となる。
なお、上述した実施例では、縮小光学系を備えた画像読取装置に本発明を適用した場合について説明したが、本発明は、等倍光学系を備えた画像読取装置についても同様にして適用することができる。
また、本発明は、画像読取装置を備えた画像形成装置、例えば、複写機、デジタル複写機、デジタル複合機、ネットワーク対応複合機等についても、同様に適用することができる。
１０１ ＣＣＤラインイメージセンサ
１０２ ＡＦＣ（アナログフロントエンド）
１０３＿１〜１０３＿ｎ アナログ処理ユニット
１０４ 信号送信部
１０５ タイミングジェネレータ
１０５ａ ＰＬＬ回路
１０５ｂ タイミング発生回路
１０６ 水晶発振器
１０７ ＳＳＣＧクロック生成回路
１０８ ＳＳＣＧ補正信号生成回路
１０８ａ 基準電圧生成部
１０８ａａ 非反転増幅回路
１０８ａｂ 反転増幅回路
１０８ｂ ＤＡＣ
１０８ｃ 出力回路
２００ 基板制御部
２０１ 信号受信部
２０２ 画像処理部（ＩＰＵ）
２０３ ＣＰＵ（中央処理装置）
Ｑ１，Ｑ２ トランジスタエミッタフォロワ回路
特開２００８−１１８３６６号公報

Claims (5)

  1. 原稿に光を照射し、その反射光をラインイメージセンサによりアナログ画像信号に変換し、得られたアナログ画像信号に対しアナログ信号処理を施した後にアナログ／デジタル変換器でデジタル画像信号に変換して出力する画像読取装置において、
    前記ラインイメージセンサを周波数変調されたクロックにより駆動する駆動手段と、
    前記周波数変調されたクロックの周波数変化に応じたアナログ信号を生成する信号生成手段と、
    前記アナログ信号を任意の増幅率で増幅し、かつ反転・非反転を切り替えることが可能な増幅反転手段と、
    前記アナログ画像信号と、前記増幅反転手段から出力されるアナログ信号とを重畳させる信号重畳手段を有し、
    前記増幅反転手段は、前記アナログ信号から振幅が同じで位相が逆相となる２つのアナログ信号を生成する基準信号生成手段を備え、
    各々のアナログ信号をデジタル／アナログ変換器の２つの基準電圧に供給し、当該デジタル／アナログ変換器に与えるデジタル値を切り替えることで任意の増幅率及び反転・非反転を切り替えることを特徴とする画像読み取り装置。
  2. 前記光の照射を行わない状態で得られる前記アナログ／デジタル変換器による変換後のデジタル画像信号の主操作方向の変動幅が所定の収束判定レベル以下になるまで、前記デジタル／アナログ変換器に与えるデジタル値を順次変化させながら前記変動幅の測定を行い、該変動幅が前記所定の収束判定レベル以下になった時のデジタル値を、前記原稿の読み取り時に前記デジタル／アナログ変換器に与えるデジタル値として決定する決定手段を備えることを特徴とする請求項１に記載の画像読み取り装置。
  3. 前記基準信号生成手段は、前記アナログ信号の高周波成分をより増幅させるような周波数特性を持った回路要素を備えることを特徴とする請求項１又は２記載の画像読取装置。
  4. 前記ラインイメージセンサは、複数チャネルに分割され、前記増幅反転手段の前記デジタル／アナログ変換器は、各チャネルに応じた複数個設けられ、おのおのの前記デジタル／アナログ変換器は、シリアル通信によりデジタル値を設定可能な汎用の回路からなることを特徴とする請求項１乃至３のいずれか一項記載の画像読取装置。
  5. 請求項１乃至４のいずれか一項に記載の画像読取装置を備えた画像形成装置。
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