JP5241489B2 - Method for manufacturing ferroelectric memory device - Google Patents

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Description

本発明は強誘電体を用いたメモリ装置の製造方法に関する。
The present invention relates to a method for manufacturing a memory device using a ferroelectric.

現在、パソコンを初めとして殆んどの電子装置においては必須にメモリ装置が採用され使用されている。これらメモリ装置はＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ（Ｆｌａｓｈ ＲＯＭ）などのＲＯＭと、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などのＲＡＭとに大別される。
これらメモリ装置は通常シリコンなどの半導体ウェーハ上にキャパシタとトランジスタを形成配置して製造される。 Currently, in most electronic devices including personal computers, memory devices are indispensably adopted and used. These memory devices include EPROM (Electrically Programmable Read Only Memory), EEPROM (Electrically Erasable PROM), Flash ROM (Flash ROM) and other ROM, SRAM (Static Random Access Memory), and SRAM (Static Random Access Memory DRAM). It is divided roughly into RAM.
These memory devices are usually manufactured by forming and arranging capacitors and transistors on a semiconductor wafer such as silicon.

従来のメモリ装置は、主にメモリセルの集積度を高めることを目的として研究されてきた。しかし、近年は電源供給を遮断してもデータ保存が維持できる非揮発性メモリに対する関心が高くなってきており、従って、メモリ装置の材料として強誘電体物質を用いる方策に関する多大な研究が行われてきている。   Conventional memory devices have been studied mainly for the purpose of increasing the degree of integration of memory cells. However, in recent years, there has been a growing interest in non-volatile memories that can maintain data storage even when the power supply is cut off. Therefore, a great deal of research has been conducted on measures to use ferroelectric substances as materials for memory devices. It is coming.

現在、メモリ装置に用いられる強誘電体物質としてはＰＺＴ（ｌｅａｄ ｚｉｒｃｏｎａｔｅ ｔｉｔａｎａｔｅ）、ＳＢＴ（Ｓｔｒｏｎｔｉｕｍ ｂｉｓｍｕｔｈ ｔａｎｔａｌｉｔｅ）、ＢＬＴ（Ｌａｎｔｈａｎｕｍ−ｓｕｂｓｔｉｔｕｔｅｄ ｂｉｓｍｕｔｈ ｔｉｔａｎａｔｅ）などの無機物が主に用いられている。しかし、このような無機物強誘電体を用いる場合はまず高価であり、経時的に分極（ｐｏｌａｒｉｚａｔｉｏｎ）特性の劣化が進み、薄膜形成に高温処理が必要なことは勿論、高価な設備を必要とするという短所がある。   At present, inorganic substances such as PZT (lead zirconate titanate), SBT (Strontium Bismuth Tantalite), and BLT (Lanthanum-substituted Bismuth titanate) are mainly used as the ferroelectric material used in the memory device. However, when such an inorganic ferroelectric material is used, it is first expensive, and deterioration of polarization characteristics progresses with time, and high-temperature treatment is required for forming a thin film, and expensive equipment is required. There are disadvantages.

従って、本発明は上述した実情を勘案して案出されたもので、本発明の目的は、分極特性に優れた有機物を用いた製造が容易でかつ低価格であるメモリ装置の製造方法を提供することにある。
Accordingly, the present invention has been devised in view of the above-described circumstances, and an object of the present invention is to provide a method of manufacturing a memory device that is easy and inexpensive to manufacture using an organic material having excellent polarization characteristics. There is to do.

上記目的を達成するためになされた本発明の一態様による強誘電体メモリ装置の製造方法は、基板と、ゲート電極と、ドレイン電極と、ソース電極と、チャネル形成層と、強誘電体層とを備える強誘電体メモリ装置の製造方法であって、ゲート電極を形成する段階と、チャネル形成層を形成する段階と、強誘電体層を形成する段階と、ドレイン電極及びソース電極を形成する段階と、前記強誘電体層をβ相の結晶構造に結晶化させる強誘電体層の相転移段階と、を有し、前記強誘電体層の相転移段階は、前記強誘電体層の温度をβ相の結晶構造が確立する温度以上に上昇させる第１段階と、前記強誘電体層の温度をβ相の結晶構造が確立する温度まで単調に降下させる第２段階と、前記強誘電体層の温度を急速に降下させる第３段階と、を含んで構成されることを特徴とする。
 In order to achieve the above object, a method of manufacturing a ferroelectric memory device according to an aspect of the present invention includes a substrate, a gate electrode, a drain electrode, a source electrode, a channel formation layer, a ferroelectric layer, met method for manufacturing a ferroelectric memory device comprises, forming a forming a gate electrode, and forming a channel forming layer, forming a ferroelectric layer, the drain electrode and the source electrode stage If, anda phase transition stage of the ferroelectric layer Ru is crystallized the ferroelectric layer on the crystal structure of β-phase, a phase transition stage of the ferroelectric layer, the temperature of the ferroelectric layer A first step of increasing the temperature of the ferroelectric layer above a temperature at which the β-phase crystal structure is established; a second step of monotonically lowering the temperature of the ferroelectric layer to a temperature at which the β-phase crystal structure is established; And a third stage for rapidly lowering the temperature of the layer. Characterized in that it is configured.

前記チャネル形成層は、ゲート電極と強誘電体層との間に形成されることが好ましい。
前記強誘電体層は、前記ゲート電極とチャネル形成層との間に形成されることが好ましい。
The channel forming layer is preferably formed between the gate electrode and the ferroelectric layer.
The ferroelectric layer is preferably formed between the gate electrode and a channel formation layer .

前記強誘電体層は、ＰＶＤＦ層であることが好ましい。
前記強誘電体層の相転移段階は、ゲート電極とソース電極及びドレイン電極を形成した後に実施されることが好ましい。
 The ferroelectric layer is preferably a PVDF layer.
The phase transition step of the ferroelectric layer is preferably performed after forming the gate electrode, the source electrode, and the drain electrode.

本発明に係る強誘電体メモリ装置の製造方法によれば、強誘電体物質として有機物を用いる。従って、従来の無機物を用いた強誘電体メモリ装置に比べて製造が容易であり低価格化が可能になる。さらに、本発明に係るβ相の結晶構造を有するＰＶＤＦ層は低電圧で分極特性を示すようになるので、極めて低電圧で動作が可能な非揮発性メモリを具現できるようになる。
According to the method for manufacturing a ferroelectric memory device of the present invention, an organic material is used as the ferroelectric material. Therefore, it is easier to manufacture and lower in cost than a conventional ferroelectric memory device using an inorganic material. Furthermore, since the PVDF layer having a β-phase crystal structure according to the present invention exhibits polarization characteristics at a low voltage, a nonvolatile memory capable of operating at an extremely low voltage can be implemented.

以下、図面を参照して本発明に係る実施形態を説明する。
まず、本発明の基本概念を説明する。 Embodiments according to the present invention will be described below with reference to the drawings.
First, the basic concept of the present invention will be described.

現在、強誘電特性を有する有機物としては種々のものが知られている。この中で代表的なものとして、ポリビニリデンフルオライド（ｐｏｌｙｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ：以下、ＰＶＤＦと記す）や、このＰＶＤＦを含む重合体、共重合体、または三元共重合体が挙げられ、さらに、奇数番のナイロン、シアノ重合体及びこれらの重合体や共重合体が挙げられる。
これら強誘電体有機物のうちＰＶＤＦとこれらの重合体、共重合体、または三元共重合体が有機物半導体の材料として盛んに研究されている。 At present, various organic substances having ferroelectric characteristics are known. Typical examples thereof include polyvinylidene fluoride (hereinafter referred to as PVDF), polymers, copolymers or terpolymers containing this PVDF, and odd numbers are also included. Nylon, cyano polymer, and polymers and copolymers thereof.
Of these ferroelectric organic substances, PVDF and their polymers, copolymers, or ternary copolymers have been actively studied as materials for organic semiconductors.

一般に、強誘電体有機物をメモリ装置の材料として使用するためには該当有機物が電圧印加に対してヒステリシスな分極特性を備えるべきである。しかし、前述したＰＶＤＦの場合は図１に示すように印加電圧によってそのキャパシタンスが増加する特性を示し、メモリ装置の使用に適したヒステリシス特性を有しない。   In general, in order to use a ferroelectric organic material as a material of a memory device, the organic material should have a polarization characteristic that is hysteresis with respect to voltage application. However, in the case of the PVDF described above, the capacitance increases with the applied voltage as shown in FIG. 1 and does not have hysteresis characteristics suitable for use in the memory device.

本発明の発明者の研究結果によれば、ＰＶＤＦの場合はα、β、γ、δの４種の結晶構造を有しているが、この際、β相の結晶構造で良好なヒステリシス分極特性を有することと確認された。ここで、ＰＶＤＦをβ相の結晶構造に結晶化させるためにはＰＶＤＦを半導体基板上に蒸着させた後、急速に冷却するとβ相に相転移が起こる、例えば６０〜７０℃の温度、望ましくは約６５℃の温度、あるいはＰＶＤＦがβ相を示す温度でＰＶＤＦを急速冷却させる方法でＰＶＤＦをβ相に決定させる。   According to the research results of the inventors of the present invention, PVDF has four types of crystal structures of α, β, γ, and δ. At this time, the crystal structure of β phase has good hysteresis polarization characteristics. It was confirmed to have Here, in order to crystallize PVDF into a β-phase crystal structure, PVDF is vapor-deposited on a semiconductor substrate and then rapidly cooled to cause a phase transition in the β-phase, for example, a temperature of 60 to 70 ° C., preferably PVDF is determined to be β phase by a method of rapidly cooling PVDF at a temperature of about 65 ° C. or a temperature at which PVDF exhibits β phase.

図２は、本発明によって製造されたＰＶＤＦ薄膜の印加電圧に対する分極特性を示したグラフである。
図２は導電性金属よりなる下部電極と上部電極との間にβ相のＰＶＤＦ薄膜を形成し、下部電極と上部電極との間に所定の電圧を印加して測定した結果である。
そして、ＰＶＤＦ薄膜は下部電極上に、例えば３０００ｒｐｍ以下のスピンコーティング法と１２０℃以上アニーリング処理を通じて、例えば１μｍ以下のＰＶＤＦ薄膜を形成した後、ホットプレート（ｈｏｔ ｐｌａｔｅ）上でＰＶＤＦ薄膜の温度を単調に降下させてから、例えば６５℃の温度でＰＶＤＦ薄膜を急速冷却させる方法を通じて形成した。 FIG. 2 is a graph showing a polarization characteristic with respect to an applied voltage of a PVDF thin film manufactured according to the present invention.
FIG. 2 shows the results obtained by forming a β-phase PVDF thin film between a lower electrode and an upper electrode made of a conductive metal and applying a predetermined voltage between the lower electrode and the upper electrode.
Then, the PVDF thin film is formed on the lower electrode by, for example, a spin coating method of 3000 rpm or less and an annealing process of 120 ° C. or more, for example, and a PVDF thin film of 1 μm or less is formed, and then the temperature of the PVDF thin film is monotonously adjusted on a hot plate (hot plate). Then, the PVDF thin film was formed through a method of rapidly cooling the PVDF thin film at a temperature of 65 ° C., for example.

図２から分かるように、本発明によって製造されたＰＶＤＦ薄膜は、約０〜１Ｖの範囲で印加電圧が増加することによって分極が高くなって約１Ｖ程度で約５μＣ／ｃｍ２以上の分極を示し、再び０〜−１Ｖで印加電圧が現象することにつれて分極が低下して行って、約−１Ｖ程度で約−５μＣ／ｃｍ２以下の分極を示す良好なヒステリシス特性を有する。 As can be seen from FIG. 2, the PVDF thin film manufactured according to the present invention increases in polarization as the applied voltage increases in the range of about 0 to 1V, and exhibits a polarization of about 5 μC / cm 2 or more at about 1V. The polarization decreases as the applied voltage occurs again at 0 to -1 V, and has a good hysteresis characteristic showing a polarization of about -5 μC / cm 2 or less at about -1 V.

従って、図２に示した本発明に係るＰＶＤＦ薄膜は次のような特徴を有する。
第１に、本発明に係るＰＶＤＦ薄膜は、０Ｖで５μＣ／ｃｍ２以上または−５μＣ／ｃｍ２以下の分極を示す。これは、外部から電圧が印加されない０ＶでＰＶＤＦ薄膜の分極が変更されず維持されることを意味する。すなわち、本発明に係るＰＶＤＦ薄膜は非揮発性メモリの材質として有用に使用できる。 Therefore, the PVDF thin film according to the present invention shown in FIG. 2 has the following characteristics.
To a 1, PVDF thin film according to the present invention show 5 [mu] C / cm 2 or more or -5μC / cm 2 or less polarization at 0V. This means that the polarization of the PVDF thin film is maintained unchanged at 0 V where no voltage is applied from the outside. That is, the PVDF thin film according to the present invention can be usefully used as a material for a nonvolatile memory.

第２に、本発明に係るＰＶＤＦ薄膜は、−１〜１Ｖの範囲内でその分極が変化する。すなわち、極めて低い低電圧でデータの記録及び削除が可能になる。従って、本発明に係るＰＶＤＦ薄膜は低電圧で動作するメモリ装置を具現するのに有用に使用できる。   Second, the PVDF thin film according to the present invention changes its polarization within a range of −1 to 1V. That is, data can be recorded and deleted at a very low voltage. Therefore, the PVDF thin film according to the present invention can be usefully used to implement a memory device that operates at a low voltage.

以下、本発明に係る実施形態についてさらに具体的に説明する。
図３は本発明の一実施形態による強誘電体メモリ装置の構造を示した断面図である。 Hereinafter, the embodiment according to the present invention will be described more specifically.
FIG. 3 is a cross-sectional view illustrating the structure of a ferroelectric memory device according to an embodiment of the present invention.

図３において、基板１０上にメモリセル２０が形成される。ここで、基板１０としては一般的なシリコンや金属などの物質よりなる。また、基板１０としてはパリレン（Ｐａｒｙｌｅｎｅ）などのコーティング材が塗布された紙や柔軟性を持つプラスチックなどの有機物で構成されうる。   In FIG. 3, the memory cell 20 is formed on the substrate 10. Here, the substrate 10 is made of a general substance such as silicon or metal. The substrate 10 may be made of an organic material such as paper coated with a coating material such as Parylene or flexible plastic.

この際、利用可能な有機物としては、ポリイミド（ＰＩ）、ポリカーボネート（ＰＣ）、ポリエーテルサルホン（ＰＥＳ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、エチレン共重合体、ポリプロピレン（ＰＰ）、プロピレン共重合体、ポリ（４−メチル−１−ペンテン）（ＴＰＸ）、ポリアリレート（ＰＡＲ）、ポリアセタル（ＰＯＭ）、ポリフェニレンオキシド（ＰＰＯ）、ポリスルホン（ＰＳＦ）、ポリフェニレンスルフィド（ＰＰＳ）、ポリ塩化ビニリデン（ＰＶＤＣ）、ポリ酢酸ビニル（ＰＶＡＣ）、ポリビニルアルコール（ＰＶＡ）、ポリビニルアセタル（ＰＶＡＬ）、ポリスチレン（ＰＳ）、ＡＳ樹脂、ＡＢＳ樹脂、ポリメチルメタクリレート（ＰＭＭＡ）、フッ化炭素樹脂（ｆｌｕｏｒｏｃａｒｂｏｎ ｒｅｓｉｎ）、フェノール・ホルムアルデヒド（ｐｈｅｎｏｌ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＰＦ）、メラミン・ホルムアルデヒド（ｍｅｌａｍｉｎｅ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＭＦ）、ウレア・ホルムアルデヒド（ｕｒｅａ−ｆｏｒｍａｌｄｅｈｙｄｅ）樹脂（ＵＦ）、不飽和ポリエステル（ＵＰ）樹脂、エポキシ樹脂（ＥＰ）、ジアリルフタレート樹脂（ＤＡＰ）、ポリウレタン（ＰＵＲ）、ポリアミド（ＰＡ）、シリコン樹脂（ＳＩ）、及びこれらの混合物及び化合物が含まれうる。   In this case, usable organic substances include polyimide (PI), polycarbonate (PC), polyethersulfone (PES), polyetheretherketone (PEEK), polybutylene terephthalate (PBT), polyethylene terephthalate (PET), poly Vinyl chloride (PVC), polyethylene (PE), ethylene copolymer, polypropylene (PP), propylene copolymer, poly (4-methyl-1-pentene) (TPX), polyarylate (PAR), polyacetal (POM) , Polyphenylene oxide (PPO), polysulfone (PSF), polyphenylene sulfide (PPS), polyvinylidene chloride (PVDC), polyvinyl acetate (PVAC), polyvinyl alcohol (PVA), polyvinyl acetal (PVAL), polystyrene (P ), AS resin, ABS resin, polymethyl methacrylate (PMMA), fluorocarbon resin, phenol-formaldehyde resin (PF), melamine-formaldehyde resin (MF), Urea-formaldehyde resin (UF), unsaturated polyester (UP) resin, epoxy resin (EP), diallyl phthalate resin (DAP), polyurethane (PUR), polyamide (PA), silicon resin (SI), And mixtures and compounds thereof.

基板１０上に周知の方法を通じて下部電極としてゲート電極２１が形成される。この時、ゲート電極２１としては金、銀、アルミニウム、プラチナ、酸化インジウムスズ（ＩＴＯ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）や、その他の導電性金属酸化物とこれらの合金及び化合物、または導電性重合体を基材とする、例えばポリアニリン、ポリ（３、４−エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ：ＰＳＳ）などの混合物や化合物または多層物などの材質が用いられる。 A gate electrode 21 is formed on the substrate 10 as a lower electrode through a known method. At this time, as the gate electrode 21, gold, silver, aluminum, platinum, indium tin oxide (ITO), strontium titanate (SrTiO 3 ), other conductive metal oxides and their alloys and compounds, or conductive heavy For example, a material such as a mixture, a compound, or a multilayer material such as polyaniline, poly (3,4-ethylenedioxythiophene) / polystyrene sulfonate (PEDOT: PSS), and the like based on a coalescence is used.

次に、ゲート電極２１と基板１０の全体に塗布してチャネル形成層としての有機物半導体層２２が形成される。
この有機物半導体層２２としては、例えば、Ｃｕ−フタロシアニン（Ｃｕ−ｐｈｔｈａｌｏｃｙａｎｉｎｅ）、ポリアセチレン（Ｐｏｌｙａｃｅｔｙｌｅｎｅ）、メロシアニン（Ｍｅｒｏｃｙａｎｉｎｅ）、ポリチオフェン（Ｐｏｌｙｔｈｉｏｐｈｅｎｅ）、フタロシアニン（Ｐｈｔｈａｌｏｃｙａｎｉｎｅ）、ポリ（３−へキシルチオフェン）［Ｐｏｌｙ（３−ｈｅｘｙｌｔｈｉｏｐｈｅｎｅ）］、ポリ（３−アルキルチオフェン）［Ｐｏｌｙ（３−ａｌｋｙｌｔｈｉｏｐｈｅｎｅ）］、α−セクシチオフェン（α−ｓｅｘｉｔｈｉｏｐｈｅｎｅ）、ペンタセン（Ｐｅｎｔａｃｅｎｅ）、α−ω−ジへキシル−セクシチオフェン（α−ω−ｄｉｈｅｘｙｌ−ｓｅｘｉｔｈｉｏｐｈｅｎｅ）、ポリチニレンビニレン（Ｐｏｌｙｔｈｉｅｎｙｌｅｎｅｖｉｎｙｌｅｎｅ）、Ｂｉｓ（ｄｉｔｈｉｅｎｏｔｈｉｏｐｈｅｎｅ）、α−ω−ジへキシル−クアテルチオフェン（α−ω−ｄｉｈｅｘｙｌ−ｑｕａｔｅｒｔｈｉｏｐｈｅｎｅ）、ジへキシル−アントラジチオフェン（Ｄｉｈｅｘｙｌ−ａｎｔｈｒａｄｉｔｈｉｏｐｈｅｎｅ）、α−ω−ジへキシル−キンクチオフェン（α−ω−ｄｉｈｅｘｙｌ−ｑｕｉｎｑｕｅｔｈｉｏｐｈｅｎｅ）、Ｆ８Ｔ２、Ｐｃ２Ｌｕ、Ｐｃ２Ｔｍ、Ｃ６０／Ｃ７０、ＴＣＮＱ、Ｃ６０、ＰＴＣＤＩ−Ｐｈ、ＴＣＮＮＱ、ＮＴＣＤＩ、ＮＴＣＤＡ、ＰＴＣＤＡ、Ｆ１６ＣｕＰｃ、ＮＴＣＤＩ−Ｃ８Ｆ、ＤＨＦ−６Ｔ、ＰＴＣＤＩ−Ｃ８などが用いられる。 Next, the organic semiconductor layer 22 as a channel forming layer is formed by coating the entire gate electrode 21 and the substrate 10.
Examples of the organic semiconductor layer 22 include Cu-phthalocyanine, polyacetylene, merocyanine, polythiophene, phthalocyanine, and poly (3-hexyl). 3-hexylthiophene)], poly (3-alkylthiophene) [Poly (3-alkylthiophene)], α-sexithiophene, pentacene, α-ω-dihexyl-sexithiophene (α- ω-dihexyl-sexithiophene), polytinylene vinylene (Polythienylene) vinylene), Bis (dithienothiophene), α-ω-dihexyl-quaterthiophene (α-ω-dihexyl-quaterthiophene), dihexyl-anthradithiophene, α-ω-dihexyl. Kinkthiophene (α-ω-dihexyl-quinquethiophene), F8T2, Pc 2 Lu, Pc 2 Tm, C 60 / C 70 , TCNQ, C 60 , PTCDI-Ph, TCNNQ, NTCDI, NTCDA, PTcDA, F16C , DHF-6T, PTCDI-C8, etc. are used.

また、チャネル形成層、すなわち有機物半導体層２２としては絶縁層を用いることも可能である。この時、絶縁層としてはＺｒＯ２、ＳｉＯ４、Ｙ２Ｏ３、ＣｅＯ２などの無機物や、ＢＣＢ、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）、アクリル（Ａｃｒｙｌ）、パリレンＣ（Ｐａｒｙｌｅｎｅ Ｃ）、ＰＭＭＡ、ＣＹＰＥなどの有機物が用いられる。 In addition, an insulating layer can be used as the channel formation layer, that is, the organic semiconductor layer 22. At this time, as the insulating layer, inorganic materials such as ZrO 2 , SiO 4 , Y 2 O 3 , and CeO 2, and organic materials such as BCB, polyimide (Polyimide), acrylic (Acryl), parylene C (Parylene C), PMMA, and CYPE. Is used.

有機物半導体層２２または絶縁層は、本強誘電体メモリ装置のチャネル形成のためのものである。
有機物半導体層２２上のゲート電極２１に対応する領域には強誘電体層２３が形成される。ここで、強誘電体層２３は望ましくはβ相の結晶構造を有するＰＶＤＦで構成される。 The organic semiconductor layer 22 or the insulating layer is for forming a channel of the present ferroelectric memory device.
A ferroelectric layer 23 is formed in a region corresponding to the gate electrode 21 on the organic semiconductor layer 22. Here, the ferroelectric layer 23 is preferably made of PVDF having a β-phase crystal structure.

そして、強誘電体層２３の両側面には上部電極としてドレイン電極２４及びソース電極２５が形成される。
ここで、ドレイン電極２４及びソース電極２５としては、金、銀、アルミニウム、プラチナ、酸化インジウムスズ（ＩＴＯ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）や、その他の導電性金属酸化物とこれらの合金及び化合物、または導電性重合体を基材にする、例えばポリアニリン、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ：ＰＳＳ）などの混合物や化合物または多層物などの材質が用いられる。 A drain electrode 24 and a source electrode 25 are formed as upper electrodes on both side surfaces of the ferroelectric layer 23.
Here, as the drain electrode 24 and the source electrode 25, gold, silver, aluminum, platinum, indium tin oxide (ITO), strontium titanate (SrTiO 3 ), other conductive metal oxides, and alloys and compounds thereof. Alternatively, a material such as a mixture or a compound or a multilayer material such as polyaniline or poly (3,4-ethylenedioxythiophene) / polystyrene sulfonate (PEDOT: PSS), which is based on a conductive polymer, is used.

上述した構造において、ゲート電極２１に加わる電圧によって強誘電体層２３が分極特性を有するようになる。この際、強誘電体層２３が示す分極特性は図２で説明したように印加電圧が１Ｖ〜−１Ｖの場合に対して約５μＣ／ｃｍ２〜−５μＣ／ｃｍ２の分極を示す。そして、このように強誘電体層２３の分極特性によって有機物半導体層２２に所定のチャネルが形成されることによって、ドレイン電極２４とソース電極２５がこのチャネル領域を通じて導通または非導通状態に設定される。 In the structure described above, the ferroelectric layer 23 has polarization characteristics due to the voltage applied to the gate electrode 21. At this time, the polarization characteristic shown ferroelectric layer 23 exhibits a polarization of about 5μC / cm 2 ~-5μC / cm 2 for the case of the applied voltage is 1V to-1V as described in FIG. Then, a predetermined channel is formed in the organic semiconductor layer 22 by the polarization characteristics of the ferroelectric layer 23 as described above, so that the drain electrode 24 and the source electrode 25 are set in a conductive or non-conductive state through the channel region. .

現在商用化されている一般のメモリ装置の場合は１Ｔ−１Ｃ（Ｏｎｅ Ｔｒａｎｓｉｓｔｏｒ−Ｏｎｅ Ｃａｐａｃｉｔｏｒ）の基本構造を有する。このようなメモリ装置においては、通常、トランジスタのオン／オフを通じてキャパシタに所定の電圧を充電または放電させる方法を通じてキャパシタにデータを記録したりキャパシタからデータを読み出す。   A general memory device that is currently commercialized has a basic structure of 1T-1C (One Transistor-One Capacitor). In such a memory device, data is usually recorded in or read from the capacitor through a method of charging or discharging a predetermined voltage to the capacitor through on / off of the transistor.

本実施形態の構造において、ゲート電極２１に加わる電圧によって強誘電体層２３が所定の分極特性を有し、この分極特性は電圧が遮断された場合にも一定に保たれる。
従って、本実施形態によるメモリ装置の場合、図４に示した通り、強誘電体メモリ装置４０のソース電極を接地させ、ドレイン電極を通じてデータを読み出す簡単な１Ｔ構造で非揮発性メモリ装置を構成することができる。 In the structure of this embodiment, the ferroelectric layer 23 has a predetermined polarization characteristic due to the voltage applied to the gate electrode 21, and this polarization characteristic is kept constant even when the voltage is cut off.
Therefore, in the memory device according to the present embodiment, as shown in FIG. 4, the nonvolatile memory device is configured with a simple 1T structure in which the source electrode of the ferroelectric memory device 40 is grounded and data is read through the drain electrode. be able to.

次に、図５を参照して本発明に係る強誘電体メモリ装置の製造工程を説明する。
半導体ウェーハ、パリレンなどのコーティング材が塗布された紙、またはプラスチックなどの基板１０上に、例えば金（Ａｕ）などの導電層５１を蒸着形成し（図５（ａ）及び図５（ｂ））、これにスピンコーティング工程を用いてフォトレジスト５２を塗布する（図５（ｃ））。 Next, a manufacturing process of the ferroelectric memory device according to the present invention will be described with reference to FIG.
A conductive layer 51 such as gold (Au) is deposited on the substrate 10 such as a semiconductor wafer, paper coated with a coating material such as parylene, or plastic (FIGS. 5A and 5B). Then, a photoresist 52 is applied thereto by using a spin coating process (FIG. 5C).

次に、例えばアセトンなどのリムーバを用いてゲート電極の形成のための部分だけを除き、フォトレジスト５２を除去した後、これをマスクとして導電層５１をエッチングすることによってゲート電極２１を形成する（図５（ｄ）、図５（ｅ））。   Next, only a portion for forming the gate electrode is removed using a remover such as acetone, and the photoresist 52 is removed, and then the conductive layer 51 is etched using this as a mask to form the gate electrode 21 ( FIG. 5 (d) and FIG. 5 (e)).

ゲート電極２１上のフォトレジスト５２を除去した後、スピンコーティング法を用いて構造物の全表面上に無機物、または有機物半導体層２２を形成し（図５（ｆ））、この有機物半導体層２２上にＰＶＤＦの強誘電体層２３を形成する（図５（ｇ））。ここで、この強誘電体層２３を形成するプロセスは、ＰＶＤＦを上述したようにβ相に相転移が起こる、例えば６０〜７０℃の温度、望ましくは約６５℃の温度、またはＰＶＤＦがβ相を示す温度で急速冷却させることによりＰＶＤＦをβ相で結晶化させる。   After the photoresist 52 on the gate electrode 21 is removed, an inorganic or organic semiconductor layer 22 is formed on the entire surface of the structure using a spin coating method (FIG. 5F). Then, a ferroelectric layer 23 of PVDF is formed (FIG. 5G). Here, the process of forming this ferroelectric layer 23 is a process in which PVDF undergoes a phase transition in the β phase as described above, for example, a temperature of 60 to 70 ° C., preferably about 65 ° C., or PVDF is in the β phase. PVDF is crystallized in the β phase by rapid cooling at a temperature of

次に、フォトレジスト５３をスピンコーティング工程にて結果物上に塗布し（図５（ｈ））、そしてゲート電極２１に対応する部分を除いた残りの部分の強誘電体層上のフォトレジスト５３を除去し（図５（ｉ））、次に、フォトレジスト５３を用いてゲート電極２１に対応する部分の強誘電体層２３を除去する（図５（ｊ））。そして強誘電体層２３上のフォトレジスト５３を除去する（図５（ｋ））。   Next, a photoresist 53 is applied on the resultant product by a spin coating process (FIG. 5H), and the photoresist 53 on the remaining ferroelectric layer excluding the portion corresponding to the gate electrode 21 is applied. Next, the ferroelectric layer 23 corresponding to the gate electrode 21 is removed using the photoresist 53 (FIG. 5J). Then, the photoresist 53 on the ferroelectric layer 23 is removed (FIG. 5 (k)).

そして、上述した方法と同様の工程を通じて強誘電体層２３上にフォトレジスト５４を塗布し（図５（ｌ）、図５（ｍ））、その結果物上の全体に、例えば金よりなる導電層を蒸着してドレイン電極２４及びソース電極２５を形成した後（図５（ｎ））、強誘電体層２３上のフォトレジスト５４及び導電層５５をリフトオフ（ｌｉｆｔ−ｏｆｆ）工程で除去してメモリ装置を作り上げる（図５（ｏ））。   Then, a photoresist 54 is applied on the ferroelectric layer 23 through the same steps as described above (FIGS. 5 (l) and 5 (m)). After the layers are deposited to form the drain electrode 24 and the source electrode 25 (FIG. 5 (n)), the photoresist 54 and the conductive layer 55 on the ferroelectric layer 23 are removed by a lift-off process. A memory device is created (FIG. 5 (o)).

上述した実施形態においては、一般的なメモリ装置を製造する際要求されるキャパシタの製造工程が省略される。従って、製造工程が容易かつ簡単になることは勿論、一定面積に製造されるメモリ装置の数を大幅に増やすことが可能となる。   In the embodiment described above, the capacitor manufacturing process required when manufacturing a general memory device is omitted. Therefore, the number of memory devices manufactured in a certain area can be greatly increased as well as the manufacturing process becomes easy and simple.

一方、上記実施形態では強誘電体層２３、すなわちＰＶＤＦ層を形成した後、このＰＶＤＦ層がβ相を示す温度で基板１０を急速に冷却させることによりＰＶＤＦ層の結晶構造をβ相にて形成される。   On the other hand, in the above embodiment, after forming the ferroelectric layer 23, that is, the PVDF layer, the substrate 10 is rapidly cooled at a temperature at which the PVDF layer exhibits the β phase, thereby forming the crystal structure of the PVDF layer in the β phase. Is done.

ところが、このような方法でメモリ装置を製造する場合、強誘電体層２２を形成した後、この上に再びドレイン電極２４及びソース電極２５を形成する時、基板１０に加わる熱によって強誘電体層２３の結晶構造が変化する恐れがある。   However, when a memory device is manufactured by such a method, when the ferroelectric layer 22 is formed and then the drain electrode 24 and the source electrode 25 are formed again thereon, the ferroelectric layer is formed by heat applied to the substrate 10. The crystal structure of 23 may change.

従って、強誘電体層２３を形成してから直ちに強誘電体層２３の結晶構造を設定せずに、ドレイン電極２４及びソース電極２５を形成して全てのメモリ装置製造工程が完了した後に強誘電体層２３の結晶構造を設定する方法が望ましい。
すなわち、ドレイン電極２４及びソース電極２５を形成した後の構造物を強誘電体層２３がβ相を示す温度以上に加熱してからβ相を示す温度に単調に降下させたり、あるいは構造物を強誘電体層２３がβ相を示す温度で加熱した後、構造物を急速に冷却させる方法を通じて強誘電体層２３の結晶構造を設定する方法が望ましい。 Therefore, the ferroelectric layer 23 is not set immediately after the formation of the ferroelectric layer 23, and the ferroelectric layer 23 is formed after the drain electrode 24 and the source electrode 25 are formed and all the memory device manufacturing steps are completed. A method of setting the crystal structure of the body layer 23 is desirable.
That is, the structure after the drain electrode 24 and the source electrode 25 are formed is heated to a temperature at which the ferroelectric layer 23 exhibits a β phase or higher, and then the structure is lowered monotonously to a temperature that exhibits a β phase. A method of setting the crystal structure of the ferroelectric layer 23 through a method of rapidly cooling the structure after the ferroelectric layer 23 is heated at a temperature exhibiting a β phase is desirable.

以上、本発明に係る実施形態について説明した。しかし、上述した実施形態は本発明を実現することによる一つの望ましい実施例を示したものであり、本発明はその基本的な概念及び思想を逸脱しない範囲内で多様に変形させて実施できる。
例えば、上述した実施形態においては半導体装置の構造としてゲート電極２１上に有機物半導体層２２を介して強誘電体層２３を結合させる構造を採択した場合を例として説明した。
しかし、本発明に係る強誘電体メモリ装置は上記構造以外に多様な構造を採択して具現できる。 The embodiment according to the present invention has been described above. However, the above-described embodiment shows one preferred embodiment by realizing the present invention, and the present invention can be implemented with various modifications without departing from the basic concept and idea.
For example, in the above-described embodiment, the case where the structure in which the ferroelectric layer 23 is coupled to the gate electrode 21 via the organic semiconductor layer 22 is adopted as the structure of the semiconductor device has been described as an example.
However, the ferroelectric memory device according to the present invention can be implemented by adopting various structures other than the above structure.

例えば、図６は、本発明によって具現可能な強誘電体メモリ装置の種々の構造例を示したものである。
図６において、ゲート電極２１と強誘電体層２３を直接に結合させ、強誘電体層２３を基にしてゲート電極２１の反対側に有機物半導体層２２を形成したものである。ただし、図６（ａ）はスタッガード（Ｓｔａｇｇｅｒｅｄ）構造、図６（ｂ）インバーテッドスタッガード（Ｉｎｖｅｒｔｅｄ ｓｔａｇｇｅｒｅｄ）構造、図６（ｃ）はコープレーナー（Ｃｏｐｌａｎａｒ）構造、図６（ｄ）はインバーテッドコープレーナー（Ｉｎｖｅｒｔｅｄ ｃｏｐｌａｎａｒ）構造を示したものである。また、図６において図３と対応する箇所には同じ参照符号が付されている。 For example, FIG. 6 shows various structural examples of a ferroelectric memory device that can be implemented by the present invention.
In FIG. 6, the gate electrode 21 and the ferroelectric layer 23 are directly coupled, and the organic semiconductor layer 22 is formed on the opposite side of the gate electrode 21 based on the ferroelectric layer 23. However, FIG. 6A shows a staggered structure, FIG. 6B shows an inverted staggered structure, FIG. 6C shows a coplanar structure, and FIG. 6D shows an inverse. 1 shows a Ted coplanar (Inverted coplanar) structure. In FIG. 6, the same reference numerals are assigned to the portions corresponding to FIG. 3.

図６に示した構造において、ゲート電極２１に所定の電圧が印加されれば、強誘電体層２３に分極が引き起こされることによって、有機物半導体層２２にチャネルが形成される。そして、このように形成されたチャネルを通じてドレイン電極２４とソース電極２５が導通状態または非導通状態に設定される。   In the structure shown in FIG. 6, when a predetermined voltage is applied to the gate electrode 21, the ferroelectric layer 23 is polarized, thereby forming a channel in the organic semiconductor layer 22. Then, the drain electrode 24 and the source electrode 25 are set to a conductive state or a non-conductive state through the channel formed in this way.

さらに、図６に示した構造においても有機物半導体層２２の代わりに絶縁層を用いることも可能である。すなわち、有機物半導体層２２のように、印加される電圧によってチャネルを形成されうるのであれば、どのような層のものも可能である。
また、図３に示した実施形態では本発明をインバーテッドスタッガード構造について適用した場合を例として説明したが、スタッガード構造、コープレーナー構造及びインバーテッドコープレーナー構造についても同様の方法で適用できる。 Furthermore, in the structure shown in FIG. 6, an insulating layer can be used instead of the organic semiconductor layer 22. That is, any layer can be used as long as the channel can be formed by an applied voltage, such as the organic semiconductor layer 22.
In the embodiment shown in FIG. 3, the case where the present invention is applied to an inverted staggered structure has been described as an example. However, the present invention can also be applied to a staggered structure, a coplanar structure, and an inverted coplanar structure in the same manner. .

一般的なＰＶＤＦが有する特性を示した特性グラフである。It is the characteristic graph which showed the characteristic which general PVDF has. 本発明に従って製造されたＰＶＤＦが有する印加電圧による分極特性を示した特性グラフである。3 is a characteristic graph showing polarization characteristics depending on an applied voltage of PVDF manufactured according to the present invention. 本発明に係る強誘電体メモリ装置の構造の一例を示した構造断面図である。1 is a structural cross-sectional view showing an example of the structure of a ferroelectric memory device according to the present invention. 本発明に係る強誘電体メモリ装置の等価回路を示した回路図である。1 is a circuit diagram showing an equivalent circuit of a ferroelectric memory device according to the present invention. 本発明に係る強誘電体メモリ装置の製造工程を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the ferroelectric memory device based on this invention. 本発明に係る強誘電体メモリ装置の他の構造例を示した構造断面図である。FIG. 6 is a structural cross-sectional view showing another structural example of a ferroelectric memory device according to the present invention.

符号の説明Explanation of symbols

１０ 基板
２０ メモリセル
２１ ゲート電極
２２ 有機物半導体層
２３ 強誘電体層
２４ ドレイン電極
２５ ソース電極
５１、５５ 導電層
５２、５３、５４ フォトレジスト DESCRIPTION OF SYMBOLS 10 Substrate 20 Memory cell 21 Gate electrode 22 Organic semiconductor layer 23 Ferroelectric layer 24 Drain electrode 25 Source electrode 51, 55 Conductive layer 52, 53, 54 Photoresist

Claims (5)

基板と、ゲート電極と、ドレイン電極と、ソース電極と、チャネル形成層と、強誘電体層とを備える強誘電体メモリ装置の製造方法であって、
ゲート電極を形成する段階と、
チャネル形成層を形成する段階と、
強誘電体層を形成する段階と、
ドレイン電極及びソース電極を形成する段階と、
前記強誘電体層をβ相の結晶構造に結晶化させる強誘電体層の相転移段階と、を有し、
前記強誘電体層の相転移段階は、
前記強誘電体層の温度をβ相の結晶構造が確立する温度以上に上昇させる第１段階と、
前記強誘電体層の温度をβ相の結晶構造が確立する温度まで単調に降下させる第２段階と、
前記強誘電体層の温度を急速に降下させる第３段階と、を含んで構成されることを特徴とする強誘電体メモリ装置の製造方法。 A method for manufacturing a ferroelectric memory device comprising a substrate, a gate electrode, a drain electrode, a source electrode, a channel formation layer, and a ferroelectric layer,
Forming a gate electrode; and
Forming a channel forming layer;
Forming a ferroelectric layer; and
Forming a drain electrode and a source electrode;
Anda phase transition stage of the ferroelectric layer Ru is crystallized the ferroelectric layer on the crystal structure of β-phase,
The phase transition stage of the ferroelectric layer is:
A first step of raising the temperature of the ferroelectric layer to a temperature higher than a temperature at which a β-phase crystal structure is established;
A second step of monotonically lowering the temperature of the ferroelectric layer to a temperature at which a β-phase crystal structure is established;
And a third step of rapidly lowering the temperature of the ferroelectric layer . A method of manufacturing a ferroelectric memory device, comprising: 前記チャネル形成層は、前記ゲート電極と強誘電体層との間に形成されることを特徴とする請求項１に記載の強誘電体メモリ装置の製造方法。 2. The method of manufacturing a ferroelectric memory device according to claim 1 , wherein the channel forming layer is formed between the gate electrode and a ferroelectric layer. 前記強誘電体層は、前記ゲート電極とチャネル形成層との間に形成されることを特徴とする請求項１に記載の強誘電体メモリ装置の製造方法。 The ferroelectric layer, method of manufacturing a ferroelectric memory device according to claim 1, characterized in that formed between the gate electrode and the channel forming layer. 前記強誘電体層は、ポリビニリデンフルオライド（ｐｏｌｙｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ：ＰＶＤＦ）層であることを特徴とする請求項１に記載の強誘電体メモリ装置の製造方法。 2. The method of manufacturing a ferroelectric memory device according to claim 1 , wherein the ferroelectric layer is a polyvinylidene fluoride (PVDF) layer. 前記強誘電体層の相転移段階は、ゲート電極とソース電極及びドレイン電極を形成した後に実施されることを特徴とする請求項１に記載の強誘電体メモリ装置の製造方法。
Phase transition phase of the ferroelectric layer, method of manufacturing a ferroelectric memory device according to claim 1, characterized in that it is carried out after forming the gate electrode and the source electrode and the drain electrode.
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