JP5240056B2 - 半導体メモリおよびシステム - Google Patents
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Description
読み出し動作においても、例えば、カラム選択信号COL−M0およびイコライズ信号EQD−M0が早く出力されることを防止できる。すなわち、カラム選択信号COL−M0の活性化タイミングおよびイコライズ信号EQD−M0の非活性化タイミングをワード線信号WL−M0の活性化タイミングに合わせて遅らせることができる。例えば、図8において、カラム選択信号COL−M0、M1、F0、F1の活性化タイミングを、伝達される信号線の位置に拘わりなく、ワード線信号WL−M0、M1、F0、F1の活性化タイミングに比べてそれぞれ常に時間T2だけ早くできる。同様に、イコライズ信号EQD−M0、M1、F0、F1の非活性化タイミングを、伝達される信号線の位置に拘わりなく、ワード線信号WL−M0、M1、F0、F1の活性化タイミングに比べてそれぞれ常に時間T2だけ早くできる。
(付記1)
複数のメモリセルに接続され、ワード線信号を伝達するワード線と、
前記ワード線の途中に配置され、前記ワード線の高レベル電圧を抑える第1負荷回路を有する少なくとも1つのワードリピータ回路と、
前記ワード線に沿って配置され、第1ダミーワード線信号を伝達する第1ダミーワード線と、
前記第1ダミーワード線の途中に配置され、前記ワードリピータ回路の前記第1負荷回路と同じ構成の第2負荷回路を有する少なくとも1つの第1ダミーリピータ回路と、
前記メモリセルに接続された複数のビット線と、
前記ビット線をデータ線にそれぞれ接続する複数のカラムスイッチと、
前記ワード線に沿って配置され、前記カラムスイッチを動作させるカラム選択信号を伝達するカラム選択線と、
前記カラム選択線の途中に配置され、前記第1ダミーリピータ回路に入力される前記第1ダミーワード線信号に同期して、受けた前記カラム選択信号を出力する少なくとも1つのカラムリピータ回路と
を備えていることを特徴とする半導体メモリ。
(付記2)
前記第1ダミーリピータ回路および前記カラムリピータ回路は、前記ワードリピータ回路と同じ間隔で配置され、
前記カラムリピータ回路は、対応する前記第1ダミーリピータ回路に入力される前記第1ダミーワード線信号に同期して、受けた前記カラム選択信号を出力すること
を特徴とする付記1記載の半導体メモリ。
(付記3)
前記カラムスイッチは、前記ビット線から前記データ線に読み出しデータを伝達するために、前記カラム選択信号が活性化されているときにオンする読み出しスイッチを備えていること
を特徴とする付記1または付記2記載の半導体メモリ。
(付記4)
前記ワード線に沿って配置され、ライトイネーブル信号を伝達するライトイネーブル信号線と、
前記ライトイネーブル信号線の途中に配置され、前記第1ダミーリピータ回路に入力される前記第1ダミーワード線信号に同期して、受けた前記ライトイネーブル信号を出力する少なくとも1つのライトリピータ回路と
を備え、
前記カラムスイッチは、前記データ線から前記ビット線に書き込みデータを伝達するために、前記カラム選択信号および前記ライトイネーブル信号がともに活性化されているときにオンする書き込みスイッチを備えていること
を特徴とする付記3記載の半導体メモリ。
(付記5)
前記ワードリピータ回路および前記第1ダミーリピータ回路は、前記カラムリピータ回路と同じ回路に前記第1負荷回路と同じ構成の第3負荷回路を追加して形成されていること
を特徴とする付記1ないし付記4のいずれか1項記載の半導体メモリ。
(付記6)
前記カラムリピータ回路は、
活性化レベルの前記第1ダミーワード線信号および非活性化レベルの前記カラム選択信号を受けたときに、出力をフローティング状態に設定する入力回路と、
前記入力回路の出力が高レベルからフローティング状態に変化するときに、前記入力回路の出力を高レベルに保持するハーフキーパ回路と
を備えていることを特徴とする付記5記載の半導体メモリ。
(付記7)
前記カラムリピータ回路は、
活性化レベルの前記第1ダミーワード線信号および非活性化レベルの前記カラム選択信号を受けたときに、出力をフローティング状態に設定する入力回路と、
前記入力回路の出力がフローティング状態に変化するときに、前記入力回路の出力を直前のレベルに保持するフルキーパ回路と
を備えていることを特徴とする付記5記載の半導体メモリ。
(付記8)
前記ワード線に沿って配置され、第2ダミーワード線信号を伝達する第2ダミーワード線と、
前記第2ダミーワード線の途中に配置され、前記ワードリピータ回路の前記第1負荷回路と同じ構成の第3負荷回路を有する少なくとも1つの第2ダミーリピータ回路と、
前記データ線にそれぞれ接続された複数のセンスアンプと、
前記ワード線に沿って配置され、前記センスアンプを動作させるセンスアンプイネーブル信号を伝達するセンスアンプイネーブル信号線と、
前記センスアンプイネーブル信号線の途中に配置され、前記第2ダミーリピータ回路に入力される前記第2ダミーワード線信号に同期して、受けた前記センスアンプイネーブル信号を出力する少なくとも1つのセンスリピータ回路と
を備えていることを特徴とする付記1ないし付記7のいずれか1項記載の半導体メモリ。
(付記9)
前記第2ダミーリピータ回路および前記センスリピータ回路は、前記ワードリピータ回路と同じ間隔で配置され、
前記センスリピータ回路は、対応する前記第2ダミーリピータ回路に入力される前記第2ダミーワード線信号に同期して、受けた前記センスアンプイネーブル信号を出力すること
を特徴とする付記8記載の半導体メモリ。
(付記10)
前記ワード線に沿って配置され、第3ダミーワード線信号を伝達する第3ダミーワード線と、
前記第3ダミーワード線の途中に配置され、前記ワードリピータ回路の前記第1負荷回路と同じ構成の第4負荷回路を有する少なくとも1つの第3ダミーリピータ回路と、
前記データ線にそれぞれ接続された複数のデータプリチャージ回路と、
前記ワード線に沿って配置され、前記データプリチャージ回路を動作させるプリチャージ信号を伝達するプリチャージ信号線と、
前記プリチャージ信号線の途中に配置され、前記第3ダミーリピータ回路に入力される前記第3ダミーワード線信号に同期して、受けた前記プリチャージ信号を出力する少なくとも1つのプリチャージリピータ回路と
を備えていることを特徴とする付記1ないし付記9のいずれか1項記載の半導体メモリ。
(付記11)
前記第3ダミーリピータ回路および前記プリチャージリピータ回路は、前記ワードリピータ回路と同じ間隔で配置され、
前記プリチャージリピータ回路は、対応する前記第3ダミーリピータ回路に入力される前記第3ダミーワード線信号に同期して、受けた前記プリチャージ信号を出力すること
を特徴とする付記10記載の半導体メモリ。
(付記12)
前記ビット線にそれぞれ接続され、前記カラムリピータ回路から出力されるカラム選択信号に応じて動作する複数のビットプリチャージ回路を
を備えていることを特徴とする付記1ないし付記11のいずれか1項記載の半導体メモリ。
(付記13)
前記負荷回路は、前記ワード線と接地線の間に配置され、ゲートが前記ワード線に接続されたnMOSトランジスタであること
を特徴とする付記1ないし付記12のいずれか1項記載の半導体メモリ。
(付記14)
付記1ないし付記13のいずれか1項記載の半導体メモリと、
前記半導体メモリをアクセスするコントローラと
を備えていることを特徴とするシステム。
Claims (11)
- 複数のメモリセルに接続され、ワード線信号を伝達するワード線と、
前記ワード線の途中に配置され、前記ワード線の高レベル電圧を抑える第1負荷回路を有する少なくとも1つのワードリピータ回路と、
前記ワード線に沿って配置され、第1ダミーワード線信号を伝達する第1ダミーワード線と、
前記第1ダミーワード線の途中に配置され、前記ワードリピータ回路の前記第1負荷回路と同じ構成の第2負荷回路を有する少なくとも1つの第1ダミーリピータ回路と、
前記メモリセルに接続された複数のビット線と、
前記ビット線をデータ線にそれぞれ接続する複数のカラムスイッチと、
前記ワード線に沿って配置され、前記カラムスイッチを動作させるカラム選択信号を伝達するカラム選択線と、
前記カラム選択線の途中に配置され、前記第1ダミーリピータ回路に入力される前記第1ダミーワード線信号に同期して、受けた前記カラム選択信号を出力する少なくとも1つのカラムリピータ回路と
を備えていることを特徴とする半導体メモリ。 - 前記第1ダミーリピータ回路および前記カラムリピータ回路は、前記ワードリピータ回路と同じ間隔で配置され、
前記カラムリピータ回路は、対応する前記第1ダミーリピータ回路に入力される前記第1ダミーワード線信号に同期して、受けた前記カラム選択信号を出力すること
を特徴とする請求項1記載の半導体メモリ。 - 前記カラムスイッチは、前記ビット線から前記データ線に読み出しデータを伝達するために、前記カラム選択信号が活性化されているときにオンする読み出しスイッチを備えていること
を特徴とする請求項1または請求項2記載の半導体メモリ。 - 前記ワード線に沿って配置され、ライトイネーブル信号を伝達するライトイネーブル信号線と、
前記ライトイネーブル信号線の途中に配置され、前記第1ダミーリピータ回路に入力される前記第1ダミーワード線信号に同期して、受けた前記ライトイネーブル信号を出力する少なくとも1つのライトリピータ回路と
を備え、
前記カラムスイッチは、前記データ線から前記ビット線に書き込みデータを伝達するために、前記カラム選択信号および前記ライトイネーブル信号がともに活性化されているときにオンする書き込みスイッチを備えていること
を特徴とする請求項3記載の半導体メモリ。 - 前記ワードリピータ回路および前記第1ダミーリピータ回路は、前記カラムリピータ回路と同じ回路に前記第1負荷回路と同じ構成の第3負荷回路を追加して形成されていること
を特徴とする請求項1ないし請求項4のいずれか1項記載の半導体メモリ。 - 前記ワード線に沿って配置され、第2ダミーワード線信号を伝達する第2ダミーワード線と、
前記第2ダミーワード線の途中に配置され、前記ワードリピータ回路の前記第1負荷回路と同じ構成の第3負荷回路を有する少なくとも1つの第2ダミーリピータ回路と、
前記データ線にそれぞれ接続された複数のセンスアンプと、
前記ワード線に沿って配置され、前記センスアンプを動作させるセンスアンプイネーブル信号を伝達するセンスアンプイネーブル信号線と、
前記センスアンプイネーブル信号線の途中に配置され、前記第2ダミーリピータ回路に入力される前記第2ダミーワード線信号に同期して、受けた前記センスアンプイネーブル信号を出力する少なくとも1つのセンスリピータ回路と
を備えていることを特徴とする請求項1ないし請求項5のいずれか1項記載の半導体メモリ。 - 前記第2ダミーリピータ回路および前記センスリピータ回路は、前記ワードリピータ回路と同じ間隔で配置され、
前記センスリピータ回路は、対応する前記第2ダミーリピータ回路に入力される前記第2ダミーワード線信号に同期して、受けた前記センスアンプイネーブル信号を出力すること
を特徴とする請求項6記載の半導体メモリ。 - 前記ワード線に沿って配置され、第3ダミーワード線信号を伝達する第3ダミーワード線と、
前記第3ダミーワード線の途中に配置され、前記ワードリピータ回路の前記第1負荷回路と同じ構成の第4負荷回路を有する少なくとも1つの第3ダミーリピータ回路と、
前記データ線にそれぞれ接続された複数のデータプリチャージ回路と、
前記ワード線に沿って配置され、前記データプリチャージ回路を動作させるプリチャージ信号を伝達するプリチャージ信号線と、
前記プリチャージ信号線の途中に配置され、前記第3ダミーリピータ回路に入力される前記第3ダミーワード線信号に同期して、受けた前記プリチャージ信号を出力する少なくとも1つのプリチャージリピータ回路と
を備えていることを特徴とする請求項1ないし請求項7のいずれか1項記載の半導体メモリ。 - 前記第3ダミーリピータ回路および前記プリチャージリピータ回路は、前記ワードリピータ回路と同じ間隔で配置され、
前記プリチャージリピータ回路は、対応する前記第3ダミーリピータ回路に入力される前記第3ダミーワード線信号に同期して、受けた前記プリチャージ信号を出力すること
を特徴とする請求項8記載の半導体メモリ。 - 前記負荷回路は、前記ワード線と接地線の間に配置され、ゲートが前記ワード線に接続されたnMOSトランジスタであること
を特徴とする請求項1ないし請求項9のいずれか1項記載の半導体メモリ。 - 請求項1ないし請求項10のいずれか1項記載の半導体メモリと、
前記半導体メモリをアクセスするコントローラと
を備えていることを特徴とするシステム。
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