JP2002184179A - Ｓｄｒａｍのランダムアクセス装置 - Google Patents

Abstract

(57)【要約】 【課題】高速にデータを読み出すことが可能なＳＤＲＡ
Ｍのランダムアクセス装置を提供すること。 【解決手段】１ラインが偶数ワードの場合には、アクセ
ス制御部からの外部アドレス信号の外部アドレスを２回
インクリメントすることにより、ＳＤＲＡＭ３０に対し
て何も実行していない。このため、元々の１ラインが偶
数ワードであっても、１ラインが奇数ワードとなる。そ
の結果、主走査方向における１ラインの画データをＳＤ
ＲＡＭ３０に記憶させた後、副走査方向に画データを読
み出す場合には、必ずバンク０〜バンク３を順次周回す
ることになる。従って、プリチャージサイクルを見かけ
上隠して、高速に画データを読み出すことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＤＲＡＭのラン
ダムアクセス装置に関し、より詳しくはＳＤＲＡＭへの
アクセスに特徴を有するＳＤＲＡＭのランダムアクセス
装置に関するものである。

【０００２】

【従来の技術】近年、データ処理の高速化に伴って、複
数のバンクを備えたシンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）がデータ処理に多用され、特に、画像の回転処理に
用いられている。具体的には、図１０及び図１１に示す
ように、バンク０〜バンク３の４バンクで構成されたＳ
ＤＲＡＭを画像の回転処理に用いる場合には、以下のよ
うな処理が実行される。すなわち、画データを記憶する
場合には、バンク０〜バンク３を順次切り換えながら、
主走査方向における１ワード（＝１６〔ｂｉｔ〕）単位
の画データを記憶する。なお、同図において、「０〜
３」の数字は、１ワードの画データが記憶されたバンク
を示している。ここで、４つのバンクを順次切り換えな
がら、１ワードの画データを記憶しているのは、プリチ
ャージサイクルを考慮したからである。一方、１ワード
の画データを読み出す場合には、バンク０〜バンク３を
順次切り換えながら、副走査方向に１ワードの画データ
を読み出す。その結果、画データの回転処理が実行され
る。

【０００３】より具体的には、図１０（ａ）、（ｂ）に
示すように、主走査方向における１ラインが奇数ワード
である場合、つまり１ラインが奇数ワードで構成されて
いる場合には、１ラインにおける最後の１ワードの画デ
ータがバンク０〜バンク３のいずれかのバンクに記憶さ
れることになる。換言すれば、１ラインにおける先頭の
１ワードの画データがバンク０〜バンク３のいずれかの
バンクに記憶されることになる。このため、画データの
回転処理を実行するために、副走査方向に１ワードの画
データを読み出す場合には、バンク０〜バンク３に順次
アクセスすることができる。その結果、あるバンクにお
ける１ワードの画データを読み出している間に、他のバ
ンクのプリチャージを実行することができる。従って、
高速に画データを読み出すことができる。

【０００４】

【発明が解決しようとする課題】しかしながら、図１１
（ａ）、（ｂ）に示すように、主走査方向における１ラ
インが偶数ワードである場合、つまり１ラインが偶数ワ
ードで構成されている場合には、１ラインにおける最後
の１ワードの画データがバンク１のみ、又はバンク１若
しくはバンク３に記憶されることになる。換言すれば、
１ラインにおける先頭の１ワードの画データがバンク０
のみ、又はバンク０若しくはバンク２に記憶されること
になる。このため、画データの回転処理を実行するため
に、副走査方向に１ワードの画データを読み出す場合に
は、同一のバンクのみ（例えばバンク２のみ）、又は２
つのバンク（例えばバンク０，バンク２）を交互にアク
セスすることになる。しかし、同一のバンクのみ、又は
２つのバンクを交互にアクセスしても、プリチャージが
終了するまでは、次の１ワードの画データを読み出すこ
とができない。その結果、高速に画データを読み出すこ
とができない。

【０００５】本発明は、このような問題点に着目してな
されたものであって、その目的は、高速にデータを読み
出すことが可能なＳＤＲＡＭのランダムアクセス装置を
提供することにある。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の発明では、複数のバンクを備
え、それらのバンクを切り換えながらデータの書き込み
及び読み出しを行うＳＤＲＡＭのランダムアクセス装置
において、１ラインが偶数ワードの場合には、アドレス
のインクリメントに基づいて、ＳＤＲＡＭに対して何も
実行しない制御手段を備えた。

【０００７】請求項２に記載の発明では、請求項１に記
載のＳＤＲＡＭのランダムアクセス装置において、制御
手段は、バンクを周回しながらデータの書き込み及び読
み出しを行うとともに、１ラインが偶数ワードの場合に
は、アドレスのインクリメントに基づいて、ＳＤＲＡＭ
に対して何も実行しない。

【０００８】請求項３に記載の発明では、請求項１また
は請求項２に記載のＳＤＲＡＭのランダムアクセス装置
において、制御手段は、１ラインが偶数ワードの場合に
は、アドレスのインクリメントに基づいて、ダミーワー
ドを付加する。

【０００９】

【発明の実施の形態】以下に、本発明に係るＳＤＲＡＭ
のランダムアクセス装置の一実施形態について図面を用
いて説明する。

【００１０】図１に示すように、ＳＤＲＡＭのランダム
アクセス装置１は、メモリ制御部１０と、データ制御部
２０とから構成されている。メモリ制御部１０は、ＳＤ
ＲＡＭ３０を制御する。データ制御部２０は、メモリ制
御部１０の制御に基づいて、データをＳＤＲＡＭ３０に
入出力する。

【００１１】図２に示すように、メモリ制御部１０は、
アクセス制御部１１０、第１制御信号生成部１２１〜第
４制御信号生成部１２４、第１ＡＮＤ回路１３１〜第４
ＡＮＤ回路１３４、アドレス制御部１４０から構成され
ている。

【００１２】アクセス制御部１１０は、図示しないＤＭ
Ａ（Direct Memory Access）コントローラからのＡｃｋ
信号に基づいて、第１制御信号生成部１２１〜第４制御
信号生成部１２４のいずれかの制御信号生成部から発生
する各信号のタイミングを制御する。

【００１３】また、アクセス制御部１１０は、１ライン
のワード数を記憶するレジスタ１１１と、ワード数をカ
ウントするカウンタ１１２とを備えている。すなわち、
カウンタ１１２は、１ラインのワード数をカウントし
て、１ラインが奇数ワードか偶数ワードかを判断する。
さらに、アクセス制御部１１０は、ＳＤＲＡＭ３０のア
ドレス及びバンクを制御する外部アドレス信号ａｄｄ
（以下、ａｄｄ信号と略記）をアドレス制御部１４０に
出力する。

【００１４】第１制御信号生成部１２１〜第４制御信号
生成部１２４は、それぞれロウアドレスストローブ信号
／ＲＡＳ１〜／ＲＡＳ４（以下、／ＲＡＳ１信号〜／Ｒ
ＡＳ４信号と略記）、コラムアドレスストローブ信号／
ＣＡＳ１〜／ＣＡＳ４（以下、／ＣＡＳ１信号〜／ＣＡ
Ｓ４信号と略記）、ライトイネーブル信号／ＷＥ１〜／
ＷＥ４（以下、／ＷＥ１信号〜／ＷＥ４信号と略記）、
データイネーブル信号／ＤＥＮ１〜／ＤＥＮ４（以下、
／ＤＥＮ１信号〜／ＤＥＮ４信号と略記）、ネクストイ
ネーブル信号／ＮＥＮ１〜／ＮＥＮ４（以下、／ＮＥＮ
１信号〜／ＮＥＮ４信号と略記）を出力する。

【００１５】ここで、／ＮＥＮ１信号〜／ＮＥＮ４信号
とについて説明する。図２に示すように、第１制御信号
生成部１２１の／ＮＥＮ１信号は、第２制御信号生成部
１２２に入力されている。第２制御信号生成部１２２の
／ＮＥＮ２信号は、第３制御信号生成部１２３に入力さ
れている。第３制御信号生成部１２３の／ＮＥＮ３信号
は、第４制御信号生成部１２４に入力されている。すな
わち、／ＮＥＮ１信号〜／ＮＥＮ３信号は、後段に接続
されている制御信号生成部から発生する各信号のタイミ
ングを制御する。具体的には、／ＮＥＮ１信号は、第２
制御信号生成部１２２から発生する各信号のタイミング
を制御する。同じく、／ＮＥＮ２信号は、第３制御信号
生成部１２３から発生する各信号のタイミングを制御す
る。同じく、／ＮＥＮ３信号は、第４制御信号生成部１
２４から発生する各信号のタイミングを制御する。な
お、／ＤＥＮ１信号〜／ＤＥＮ４信号は、データを読み
出すときのストローブ信号である。

【００１６】第１ＡＮＤ回路１３１は、第１制御信号生
成部１２１〜第４制御信号生成部１２４から出力された
／ＲＡＳ１信号〜／ＲＡＳ４信号の論理積を、ＳＤＲＡ
Ｍ３０へのロウアドレスストローブ信号／ＲＡＳ（以
下、／ＲＡＳ信号と略記）として、ＳＤＲＡＭ３０へ出
力する。

【００１７】第２ＡＮＤ回路１３２は、第１制御信号生
成部１２１〜第４制御信号生成部１２４から出力された
／ＣＡＳ１信号〜／ＣＡＳ４信号の論理積を、ＳＤＲＡ
Ｍ３０へのコラムアドレスストローブ信号／ＣＡＳ（以
下、／ＣＡＳ信号と略記）として、ＳＤＲＡＭ３０へ出
力する。

【００１８】第３ＡＮＤ回路１３３は、第１制御信号生
成部１２１〜第４制御信号生成部１２４から出力された
／ＷＥ１信号〜／ＷＥ４の論理積を、ＳＤＲＡＭ３０へ
のライトイネーブル信号／ＷＥ（以下、／ＷＥ信号と略
記）として、ＳＤＲＡＭ３０へ出力する。

【００１９】第４ＡＮＤ回路１３４は、第１制御信号生
成部１２１〜第４制御信号生成部１２４から出力された
／ＤＥＮ１信号〜／ＤＥＮ４信号の論理積を、ＳＤＲＡ
Ｍ３０へのデータイネーブル信号／ＤＥＮ（以下、／Ｄ
ＥＮ信号と略記）として、ＳＤＲＡＭ３０へ出力する。

【００２０】アドレス制御部１４０は、アクセス制御部
１１０からのａｄｄ信号と、第１制御信号生成部１２１
〜第４制御信号生成部１２４からの／ＲＡＳ１信号〜／
ＲＡＳ４信号と、第１制御信号生成部１２１〜第４制御
信号生成部１２４からの／ＣＡＳ１信号〜／ＣＡＳ４信
号とに基づいて、ＳＤＲＡＭ３０へのアドレス信号ＡＤ
Ｄ（以下、ＡＤＤ信号と略記）と、バンクセレクト信号
ＢＳ（以下、ＢＳ信号と略記）とを出力する。すなわ
ち、図３に示すように、アクセス制御部１１０からのａ
ｄｄ信号からは、所定ビットで構成されたアドレスａが
入力される。そのアドレスａは、最上位ビットからの所
定ビットがロウアドレスＲＡ、そのロウアドレスＲＡに
続く所定ビットがコラムアドレスＣＡ、さらにそのコラ
ムアドレスＣＡから最下位ビットまでがバンクアドレス
ＢＡで構成されている。従って、アドレス制御部１４０
は、アクセス制御部１１０からのａｄｄ信号と、／ＲＡ
Ｓ１信号〜／ＲＡＳ４信号と、／ＣＡＳ１信号〜／ＣＡ
Ｓ４信号とに基づいて、それぞれロウアドレスＲＡと、
コラムアドレスＣＡと、バンクアドレスＢＡとを出力す
る。

【００２１】データ制御部２０は、図示しない記録部へ
画データを出力するデータアウト信号Ｄｏｕｔと、図示
しない読取部から画データを入力するデータイン信号Ｄ
ｉｎと、第３ＡＮＤ回路１３３からの／ＷＥ信号と、第
４ＡＮＤ回路１３４からの／ＤＥＮ信号とに基づいて、
入出力データ信号ＤＱ（以下、ＤＱ信号と略記）をＳＤ
ＲＡＭ３０に入出力する。

【００２２】ＳＤＲＡＭ３０は、バンク０〜バンク３ま
での４つのバンクから構成されている。ＳＤＲＡＭ３０
を動作させるためのコマンドは、図示していないチップ
セレクト信号／ＣＳと、第１ＡＮＤ回路１３１からの／
ＲＡＳ信号と、第２ＡＮＤ回路１３２からの／ＣＡＳ信
号と、第３ＡＮＤ回路１３３からの／ＷＥ信号との組み
合わせによって、各コマンドが定義される。そして、こ
のコマンドに基づいて、ＡＤＤ信号とＢＳ信号とで決定
されたバンクのアドレスに、ＤＱ信号からの画データを
書き込む。

【００２３】次に、以上のように構成されたＳＤＲＡＭ
のランダムアクセス装置１が、ＳＤＲＡＭ３０にアクセ
スするときの動作について説明する。なお、コマンド実
行時は、図示していないチップセレクト信号／ＣＳが、
Ｌレベルである。また、クロック信号ＣＬＫ（以下、Ｃ
ＬＫ信号と略記）の立上がりエッジに同期して、各コマ
ンドが機能する。

【００２４】［１］１ラインが奇数ワードの書き込み動
作 まず、１ラインが奇数ワードの書き込み動作について、
図４に示すタイミングチャートを用いて説明する。

【００２５】ＣＬＫ信号の時刻Ｔ１においては、第１制
御信号生成部１２１からの／ＲＡＳ１信号に基づいて、
第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出
力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベル
の／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３
３は、Ｈレベルの／ＷＥ信号を出力する。このため、Ｓ
ＤＲＡＭ３０は、バンクアクティブコマンドＡＣＴＶ
（以下、ＡＣＴＶコマンドと略記）であると判断する。
一方、ａｄｄ信号の外部アドレス「ａ」に基づいて、ア
ドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲ
Ａ「０Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「０」
とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信
号の「０Ｒ」と、ＢＳ信号の「０」とに基づいて、ＳＤ
ＲＡＭ３０のバンク「０」と、そのバンク「０」のロウ
アドレスＲＡ「０Ｒ」とを決定する。

【００２６】ＣＬＫ信号の時刻Ｔ２においては、第１Ａ
ＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力す
る。また、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡ
Ｓ信号を出力する。さらに、第３ＡＮＤ回路１３３は、
Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡ
Ｍ３０は、ノーオペレーションコマンドＮＯＰであると
判断する。その結果、ＳＤＲＡＭ３０は、何も実行しな
い。

【００２７】ＣＬＫ信号の時刻Ｔ３においては、第２制
御信号生成部１２２からの／ＲＡＳ２信号に基づいて、
第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出
力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベル
の／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３
３は、Ｈレベルの／ＷＥ信号を出力する。このため、Ｓ
ＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。
一方、ａｄｄ信号の外部アドレス「ａ＋１」に基づい
て、アドレス制御部１４０は、ＡＤＤ信号からロウアド
レスＲＡ「１Ｒ」と、ＢＳ信号からバンクアドレスＢＡ
「１」とを出力する。その結果、ＳＤＲＡＭ３０は、Ａ
ＤＤ信号の「１Ｒ」と、ＢＳ信号の「１」とに基づい
て、ＳＤＲＡＭ３０のバンク「１」と、そのバンク
「１」のロウアドレスＲＡ「１Ｒ」とを決定する。

【００２８】ＣＬＫ信号の時刻Ｔ４においては、第１制
御信号生成部１２１からの／ＣＡＳ１信号に基づいて、
第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出
力する。また、第１制御信号生成部１２１からの／ＷＥ
１信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベル
の／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１
３１は、Ｈレベルの／ＲＡＳ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ライト／オートプリチャージコ
マンドＷＲＩＴＡ（以下、ＷＲＩＴＡコマンドと略記）
であると判断する。なお、ＷＲＩＴＡコマンドは、デー
タを書き込んだ後、自動的にプリチャージを実行する。
一方、ａｄｄ信号の外部アドレス「ａ」に基づいて、ア
ドレス制御部１４０は、ＡＤＤ信号からコラムアドレス
ＣＡ「０Ｃ」と、ＢＳ信号からバンクアドレスＢＡ
「０」とを出力する。その結果、ＳＤＲＡＭ３０は、Ａ
ＤＤ信号の「０Ｃ」と、ＢＳ信号の「０」とに基づい
て、ＳＤＲＡＭ３０のバンク「０」と、そのバンク
「０」のコラムアドレスＣＡ「０Ｃ」とを決定する。従
って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ０」を、前記
時刻Ｔ１で決定したバンク「０」のロウアドレスＲＡ
「０Ｒ」、現時刻Ｔ４で決定したバンク「０」のコラム
アドレスＣＡ「０Ｃ」に書き込んだ後、自動的にプリチ
ャージを実行する。なお、ＤＱ信号の「Ｄ０」は、１ワ
ード（＝１６〔ｂｉｔ〕）で構成された２値の画データ
である。

【００２９】ＣＬＫ信号の時刻Ｔ５においては、第３制
御信号生成部１２３からの／ＲＡＳ３信号に基づいて、
第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出
力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベル
の／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３
３は、Ｈレベルの／ＷＥ信号を出力する。このため、Ｓ
ＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。
一方、ａｄｄ信号の外部アドレス「ａ＋２」に基づい
て、アドレス制御部１４０は、ＡＤＤ信号からロウアド
レスＲＡ「２Ｒ」と、ＢＳ信号からバンクアドレスＢＡ
「２」とを出力する。その結果、ＳＤＲＡＭ３０は、Ａ
ＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づいて、Ｓ
ＤＲＡＭ３０のバンク「２」と、そのバンク「２」のロ
ウアドレスＲＡ「２Ｒ」とを決定する。

【００３０】ＣＬＫ信号の時刻Ｔ６においては、第２制
御信号生成部１２２からの／ＣＡＳ２信号に基づいて、
第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出
力する。また、第２制御信号生成部１２２からの／ＷＥ
２信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベル
の／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１
３１は、Ｈレベルの／ＲＡＳ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判
断する。一方、ａｄｄ信号の外部アドレス「ａ＋１」に
基づいて、アドレス制御部１４０は、ＡＤＤ信号からコ
ラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバンクアド
レスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３
０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」に基づ
いて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク
「１」のコラムアドレスＣＡ「１Ｃ」とを決定する。従
って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ１」を、前記
時刻Ｔ３で決定したバンク「１」のロウアドレスＲＡ
「１Ｒ」、現時刻Ｔ６で決定したバンク「１」のコラム
アドレスＣＡ「１Ｃ」に書き込んだ後、自動的にプリチ
ャージを実行する。なお、ＤＱ信号の「Ｄ１」は、１ワ
ードで構成された２値の画データである。

【００３１】ＣＬＫ信号の時刻Ｔ７においては、第４制
御信号生成部１２４からの／ＲＡＳ４信号に基づいて、
第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出
力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベル
の／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３
３は、Ｈレベルの／ＷＥ信号を出力する。このため、Ｓ
ＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。
一方、ａｄｄ信号の外部アドレス「ａ＋３」に基づい
て、アドレス制御部１４０は、ＡＤＤ信号からロウアド
レスＲＡ「３Ｒ」と、ＢＳ信号からバンクアドレスＢＡ
「３」とを出力する。その結果、ＳＤＲＡＭ３０は、Ａ
ＤＤ信号の「３Ｒ」、ＢＳ信号の「３」に基づいて、Ｓ
ＤＲＡＭ３０のバンク「３」と、そのバンク「３」のロ
ウアドレスＲＡ「３Ｒ」とを決定する。

【００３２】ＣＬＫ信号の時刻Ｔ８においては、第３制
御信号生成部１２３からの／ＣＡＳ３信号に基づいて、
第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出
力する。また、第３制御信号生成部１２３からの／ＷＥ
３信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベル
の／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１
３１は、Ｈレベルの／ＲＡＳ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判
断する。一方、ａｄｄ信号の外部アドレス「ａ＋２」に
基づいて、アドレス制御部１４０は、ＡＤＤ信号からコ
ラムアドレスＣＡ「２Ｃ」と、ＢＳ信号からバンクアド
レスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３
０は、ＡＤＤ信号の「２Ｃ」、ＢＳ信号の「２」に基づ
いて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク
「２」のコラムアドレスＣＡ「２Ｃ」とを決定する。従
って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ２」を、前記
時刻Ｔ５で決定したバンク「２」のロウアドレスＲＡ
「２Ｒ」、現時刻Ｔ８で決定したバンク「２」のコラム
アドレスＣＡ「２Ｃ」に書き込んだ後、自動的にプリチ
ャージを実行する。なお、ＤＱ信号の「Ｄ２」は、１ワ
ードで構成された２値の画データである。

【００３３】ＣＬＫ信号の時刻Ｔ９においては、前記Ｃ
ＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡ
Ｍ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ１０に
おいては、第４制御信号生成部１２４からの／ＣＡＳ４
信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの
／ＣＡＳ信号を出力する。また、第４制御信号生成部１
２４からの／ＷＥ４信号に基づいて、第３ＡＮＤ回路１
３３は、Ｌレベルの／ＷＥ信号を出力する。このとき、
第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出
力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマ
ンドであると判断する。一方、ａｄｄ信号の外部アドレ
ス「ａ＋３」に基づいて、アドレス制御部１４０は、Ａ
ＤＤ信号からコラムアドレスＣＡ「３Ｃ」と、ＢＳ信号
からバンクアドレスＢＡ「３」とを出力する。その結
果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３Ｃ」、ＢＳ信
号の「３」に基づいて、ＳＤＲＡＭ３０のバンク「３」
と、そのバンク「３」のコラムアドレスＣＡ「３Ｃ」と
を決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信号の
「Ｄ３」を、前記時刻Ｔ７で決定したバンク「３」のロ
ウアドレスＲＡ「３Ｒ」、現時刻Ｔ１０で決定したバン
ク「３」のコラムアドレスＣＡ「３Ｃ」に書き込んだ
後、自動的にプリチャージを実行する。なお、ＤＱ信号
の「Ｄ３」は、１ワードで構成された２値の画データで
ある。

【００３４】ＣＬＫ信号の時刻Ｔ１１及び時刻Ｔ１２に
おいては、前記ＣＬＫ信号の時刻Ｔ２と同様である。そ
の結果、ＳＤＲＡＭ３０は、何も実行しない。ＣＬＫ信
号の時刻Ｔ１３においては、第１制御信号生成部１２１
からの／ＲＡＳ１信号に基づいて、第１ＡＮＤ回路１３
１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、
第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出
力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／
ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、Ａ
ＣＴＶコマンドであると判断する。一方、ａｄｄ信号の
外部アドレス「ａ＋４」に基づいて、アドレス制御部１
４０は、ＡＤＤ信号からロウアドレスＲＡ「０Ｒ」と、
ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。
その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｒ」
と、ＢＳ信号の「０」とに基づいて、ＳＤＲＡＭ３０の
バンク「０」と、そのバンク「０」のロウアドレスＲＡ
「０Ｒ」とを決定する。

【００３５】ＣＬＫ信号の時刻Ｔ１４においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ１５
においては、第２制御信号生成部１２２からの／ＲＡＳ
２信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベル
の／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路
１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンド
であると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋５」に基づいて、アドレス制御部１４０は、ＡＤ
Ｄ信号からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号から
バンクアドレスＢＡ「１」とを出力する。その結果、Ｓ
ＤＲＡＭ３０は、ＡＤＤ信号の「１Ｒ」と、ＢＳ信号の
「１」とに基づいて、ＳＤＲＡＭ３０のバンク「１」
と、そのバンク「１」のロウアドレスＲＡ「１Ｒ」とを
決定する。

【００３６】ＣＬＫ信号の時刻Ｔ１６においては、第１
制御信号生成部１２１からの／ＣＡＳ１信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。また、第１制御信号生成部１２１からの／
ＷＥ１信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレ
ベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回
路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。この
ため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると
判断する。一方、ａｄｄ信号の外部アドレス「ａ＋４」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
コラムアドレスＣＡ「０Ｃ」と、ＢＳ信号からバンクア
ドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ
３０は、ＡＤＤ信号の「０Ｃ」と、ＢＳ信号の「０」と
に基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバ
ンク「０」のコラムアドレスＣＡ「０Ｃ」とを決定す
る。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ０」
を、前記時刻Ｔ１３で決定したバンク「０」のロウアド
レスＲＡ「０Ｒ」、現時刻Ｔ１６で決定したバンク
「０」のコラムアドレスＣＡ「０Ｃ」に書き込んだ後、
自動的にプリチャージを実行する。

【００３７】ＣＬＫ信号の時刻Ｔ１７においては、第３
制御信号生成部１２３からの／ＲＡＳ３信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋６」に基
づいて、アドレス制御部１４０は、ＡＤＤ信号からロウ
アドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアドレス
ＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０
は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づい
て、ＳＤＲＡＭ３０のバンク「２」と、そのバンク
「２」のロウアドレスＲＡ「２Ｒ」とを決定する。

【００３８】ＣＬＫ信号の時刻Ｔ１８においては、第２
制御信号生成部１２２からの／ＣＡＳ２信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。また、第２制御信号生成部１２２からの／
ＷＥ２信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレ
ベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回
路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。この
ため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると
判断する。一方、ａｄｄ信号の外部アドレス「ａ＋５」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
コラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバンクア
ドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ
３０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」に基
づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク
「１」のコラムアドレスＣＡ「１Ｃ」とを決定する。従
って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ１」を、前記
時刻Ｔ１５で決定したバンク「１」のロウアドレスＲＡ
「１Ｒ」、現時刻Ｔ１８で決定したバンク「１」のコラ
ムアドレスＣＡ「１Ｃ」に書き込んだ後、自動的にプリ
チャージを実行する。

【００３９】ＣＬＫ信号の時刻Ｔ１９においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ２０
においては、第３制御信号生成部１２３からの／ＣＡＳ
３信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベル
の／ＣＡＳ信号を出力する。また、第３制御信号生成部
１２３からの／ＷＥ３信号に基づいて、第３ＡＮＤ回路
１３３は、Ｌレベルの／ＷＥ信号を出力する。このと
き、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号
を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡ
コマンドであると判断する。一方、ａｄｄ信号の外部ア
ドレス「ａ＋６」に基づいて、アドレス制御部１４０
は、ＡＤＤ信号からコラムアドレスＣＡ「２Ｃ」と、Ｂ
Ｓ信号からバンクアドレスＢＡ「２」とを出力する。そ
の結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｃ」、Ｂ
Ｓ信号の「２」に基づいて、ＳＤＲＡＭ３０のバンク
「２」と、そのバンク「２」のコラムアドレスＣＡ「２
Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信
号の「Ｄ２」を、前記時刻Ｔ１７で決定したバンク
「２」のロウアドレスＲＡ「２Ｒ」、現時刻Ｔ２０で決
定したバンク「２」のコラムアドレスＣＡ「２Ｃ」に書
き込んだ後、自動的にプリチャージを実行する。

【００４０】このとき、レジスタ１１１が記憶している
ワード数に基づいて、ａｄｄ信号の外部アドレス「ａ＋
６」が、１ラインの最後であると判断する。また、カウ
ンタ１１２のカウント値に基づいて、１ラインが奇数ワ
ードであるか偶数ワードであるかを判断する。ところ
で、図４に示すタイミングチャートにおいては、１ライ
ンが奇数ワードの場合であるため、アクセス制御部１１
０は、ａｄｄ信号の外部アドレス「ａ」を１回インクリ
メントする。その結果、アクセス制御部１１０は、ａｄ
ｄ信号から外部アドレスとして、次ラインの先頭アドレ
ス「ａ＋７」を出力する。

【００４１】ＣＬＫ信号の時刻Ｔ２１〜時刻Ｔ２３にお
いては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その
結果、ＳＤＲＡＭ３０は、何も実行しない。すなわち、
ａｄｄ信号の外部アドレス「ａ＋６」が１ラインの最後
であると判断したため、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を、第３ＡＮＤ回路１３３は、Ｈレ
ベルの／ＷＥ信号を、それぞれ出力する。つまり、ＣＬ
Ｋ信号の時刻Ｔ２１〜時刻Ｔ２３の時間を利用して次ラ
インへの移行処理を行っているのである。

【００４２】ＣＬＫ信号の時刻Ｔ２４においては、第４
制御信号生成部１２４からの／ＲＡＳ４信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋７」に基
づいて、アドレス制御部１４０は、ＡＤＤ信号からロウ
アドレスＲＡ「３Ｒ」と、ＢＳ信号からバンクアドレス
ＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ３０
は、ＡＤＤ信号の「３Ｒ」、ＢＳ信号の「３」に基づい
て、ＳＤＲＡＭ３０のバンク「３」と、そのバンク
「３」のロウアドレスＲＡ「３Ｒ」とを決定する。

【００４３】ＣＬＫ信号の時刻Ｔ２５においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ２６
においては、第１制御信号生成部１２１からの／ＲＡＳ
１信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベル
の／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路
１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンド
であると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋８」に基づいて、アドレス制御部１４０は、ＡＤ
Ｄ信号からロウアドレスＲＡ「０Ｒ」と、ＢＳ信号から
バンクアドレスＢＡ「０」とを出力する。その結果、Ｓ
ＤＲＡＭ３０は、ＡＤＤ信号の「０Ｒ」と、ＢＳ信号の
「０」とに基づいて、ＳＤＲＡＭ３０のバンク「０」
と、そのバンク「０」のロウアドレスＲＡ「０Ｒ」とを
決定する。

【００４４】ＣＬＫ信号の時刻Ｔ２７においては、第４
制御信号生成部１２４からの／ＣＡＳ４信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。また、第４制御信号生成部１２４からの／
ＷＥ４信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレ
ベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回
路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。この
ため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると
判断する。一方、ａｄｄ信号の外部アドレス「ａ＋７」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
コラムアドレスＲＡ「３Ｃ」と、ＢＳ信号からバンクア
ドレスＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ
３０は、ＡＤＤ信号の「３Ｃ」、ＢＳ信号の「３」に基
づいて、ＳＤＲＡＭ３０のバンク「３」と、そのバンク
「３」のコラムアドレスＣＡ「３Ｃ」とを決定する。従
って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ３」を、前記
時刻Ｔ２４で決定したバンク「３」のロウアドレスＲＡ
「３Ｒ」、現時刻Ｔ２７で決定したバンク「３」のコラ
ムアドレスＣＡ「３Ｃ」に書き込んだ後、自動的にプリ
チャージを実行する。

【００４５】ＣＬＫ信号の時刻Ｔ２８においては、第２
制御信号生成部１２２からの／ＲＡＳ２信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋９」に基
づいて、アドレス制御部１４０は、ＡＤＤ信号からロウ
アドレスＲＡ「１Ｒ」と、ＢＳ信号からバンクアドレス
ＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３０
は、ＡＤＤ信号の「１Ｒ」と、ＢＳ信号の「１」とに基
づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク
「１」のロウアドレスＲＡ「１Ｒ」とを決定する。

【００４６】ＣＬＫ信号の時刻Ｔ２９においては、第１
制御信号生成部１２１からの／ＣＡＳ１信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。また、第１制御信号生成部１２１からの／
ＷＥ１信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレ
ベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回
路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。この
ため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると
判断する。一方、ａｄｄ信号の外部アドレス「ａ＋８」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
コラムアドレスＣＡ「０Ｃ」と、ＢＳ信号からバンクア
ドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ
３０は、ＡＤＤ信号の「０Ｃ」と、ＢＳ信号の「０」と
に基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバ
ンク「０」のコラムアドレスＣＡ「０Ｃ」とを決定す
る。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ０」
を、前記時刻Ｔ２６で決定したバンク「０」のロウアド
レスＲＡ「０Ｒ」、現時刻Ｔ２９で決定したバンク
「０」のコラムアドレスＣＡ「０Ｃ」に書き込んだ後、
自動的にプリチャージを実行する。

【００４７】ＣＬＫ信号の時刻Ｔ３０においては、第３
制御信号生成部１２３からの／ＲＡＳ３信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋１０」に
基づいて、アドレス制御部１４０は、ＡＤＤ信号からロ
ウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアドレ
スＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０
は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づい
て、ＳＤＲＡＭ３０のバンク「２」と、そのバンク
「２」のロウアドレスＲＡ「２Ｒ」とを決定する。

【００４８】［２］１ラインが奇数ワードの読み出し動
作 次に、１ラインが奇数ワードの読み出し動作について、
図５に示すタイミングチャートを用いて説明する。

【００４９】ＣＬＫ信号の時刻Ｔ５１においては、第１
制御信号生成部１２１からの／ＲＡＳ１信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋１０７」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
ロウアドレスＲＡ「０Ｒ」と、ＢＳ信号からバンクアド
レスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３
０は、ＡＤＤ信号の「０Ｒ」、ＢＳ信号の「０」に基づ
いて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク
「０」のロウアドレスＲＡ「０Ｒ」とを決定する。

【００５０】ＣＬＫ信号の時刻Ｔ５２においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ５３
においては、第２制御信号生成部１２２からの／ＲＡＳ
２信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベル
の／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路
１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンド
であると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋２１４」に基づいて、アドレス制御部１４０は、
ＡＤＤ信号からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号
からバンクアドレスＢＡ「１」とを出力する。

【００５１】ここで、ａｄｄ信号の外部アドレスを「ａ
＋１０７」から「ａ＋２１４」に変化させているのは、
副走査方向に画データを読み出すために、１ライン分の
アドレスを変化させる必要があるからである。すなわ
ち、本実施形態においては、主走査方向における１ライ
ンの画データが「１０７」ワードで構成されているから
である。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の
「１Ｒ」、ＢＳ信号の「１」に基づいて、ＳＤＲＡＭ３
０のバンク「１」と、そのバンク「１」のロウアドレス
ＲＡ「１Ｒ」とを決定する。

【００５２】ＣＬＫ信号の時刻Ｔ５４においては、第１
制御信号生成部１２１からの／ＣＡＳ１信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、リード／オートプリチャージコ
マンドＲＥＡＤＡ（以下、ＲＥＡＤＡコマンドと略記）
であると判断する。なお、ＲＥＡＤＡコマンドは、デー
タを読み出した後、自動的にプリチャージを実行する。
一方、ａｄｄ信号の外部アドレス「ａ＋１０７」に基づ
いて、アドレス制御部１４０は、ＡＤＤ信号からコラム
アドレスＣＡ「０Ｃ」と、ＢＳ信号からバンクアドレス
ＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０
は、ＡＤＤ信号の「０Ｃ」、ＢＳ信号の「０」に基づい
て、ＳＤＲＡＭ３０のバンク「０」と、そのバンク
「０」のコラムアドレスＣＡ「０Ｃ」とを決定する。こ
こで、ＳＤＲＡＭ３０においては、コマンドを入力して
からそのコマンドが実行されるまでには遅れが生じる。
すなわち、／ＣＡＳに基づいて、コラムアドレスが確定
してからコマンドが実行されるまでの遅延時間、いわゆ
るＣＡＳレイテンシがある。本実施形態においては、こ
のＣＡＳレイテンシが「２」である。従って、ＳＤＲＡ
Ｍ３０は、現時刻Ｔ５４から２クロック遅延した時刻Ｔ
５６において、前記時刻Ｔ５１で決定したバンク「０」
のロウアドレスＲＡ「０Ｒ」、現時刻Ｔ５４で決定した
バンク「０」のコラムアドレスＣＡ「０Ｃ」から１ワー
ドで構成された２値の画データ「Ｄ０」を、ＤＱ信号を
介して読み出した後、自動的にプリチャージを実行す
る。

【００５３】ＣＬＫ信号の時刻Ｔ５５においては、第３
制御信号生成部１２３からの／ＲＡＳ３信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋３２１」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
ロウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアド
レスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３
０は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づ
いて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク
「２」のロウアドレスＲＡ「２Ｒ」とを決定する。

【００５４】ＣＬＫ信号の時刻Ｔ５６においては、第２
制御信号生成部１２２からの／ＣＡＳ２信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判
断する。一方、ａｄｄ信号の外部アドレス「ａ＋２１
４」に基づいて、アドレス制御部１４０は、ＡＤＤ信号
からコラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバン
クアドレスＢＡ「１」とを出力する。その結果、ＳＤＲ
ＡＭ３０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」
に基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバ
ンク「１」のコラムアドレスＣＡ「１Ｃ」とを決定す
る。従って、ＳＤＲＡＭ３０は、現時刻Ｔ５６から２ク
ロック遅延した時刻Ｔ５８において、前記時刻Ｔ５３で
決定したバンク「１」のロウアドレスＲＡ「１Ｒ」、現
時刻Ｔ５６で決定したバンク「１」のコラムアドレスＣ
Ａ「１Ｃ」から１ワードで構成された２値の画データ
「Ｄ１」を、ＤＱ信号を介して読み出した後、自動的に
プリチャージを実行する。

【００５５】ＣＬＫ信号の時刻Ｔ５７においては、第４
制御信号生成部１２４からの／ＲＡＳ４信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋４２８」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
ロウアドレスＲＡ「３Ｒ」と、ＢＳ信号からバンクアド
レスＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ３
０は、ＡＤＤ信号の「３Ｒ」、ＢＳ信号の「３」に基づ
いて、ＳＤＲＡＭ３０のバンク「３」と、そのバンク
「３」のロウアドレスＲＡ「３Ｒ」とを決定する。

【００５６】ＣＬＫ信号の時刻Ｔ５８においては、第３
制御信号生成部１２３からの／ＣＡＳ３信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判
断する。一方、ａｄｄ信号の外部アドレス「ａ＋３２
１」に基づいて、アドレス制御部１４０は、ＡＤＤ信号
からコラムアドレスＣＡ「２Ｃ」と、ＢＳ信号からバン
クアドレスＢＡ「２」とを出力する。その結果、ＳＤＲ
ＡＭ３０は、ＡＤＤ信号の「２Ｃ」、ＢＳ信号の「２」
に基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバ
ンク「２」のコラムアドレスＣＡ「２Ｃ」とを決定す
る。従って、ＳＤＲＡＭ３０は、現時刻Ｔ５８から２ク
ロック遅延した時刻Ｔ６０において、前記時刻Ｔ５５で
決定したバンク「２」のロウアドレスＲＡ「２Ｒ」、現
時刻Ｔ５８で決定したバンク「２」のコラムアドレスＣ
Ａ「２Ｃ」から１ワードで構成された２値の画データ
「Ｄ２」を、ＤＱ信号を介して読み出した後、自動的に
プリチャージを実行する。

【００５７】ＣＬＫ信号の時刻Ｔ５９においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ６０
においては、第４制御信号生成部１２４からの／ＣＡＳ
４信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベル
の／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路
１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマン
ドであると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋４２８」に基づいて、アドレス制御部１４０は、
ＡＤＤ信号からコラムアドレスＣＡ「３Ｃ」と、ＢＳ信
号からバンクアドレスＢＡ「３」とを出力する。その結
果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３Ｃ」、ＢＳ信
号の「３」に基づいて、ＳＤＲＡＭ３０のバンク「３」
と、そのバンク「３」のコラムアドレスＣＡ「３Ｃ」と
を決定する。従って、ＳＤＲＡＭ３０は、現時刻Ｔ６０
から２クロック遅延した時刻Ｔ６２において、前記時刻
Ｔ５７で決定したバンク「３」のロウアドレスＲＡ「３
Ｒ」、現時刻Ｔ６０で決定したバンク「３」のコラムア
ドレスＣＡ「３Ｃ」から１ワードで構成された２値の画
データ「Ｄ３」を、ＤＱ信号を介して読み出した後、自
動的にプリチャージを実行する。

【００５８】ＣＬＫ信号の時刻Ｔ６１及び時刻Ｔ６２に
おいては、前記ＣＬＫ信号の時刻Ｔ２と同様である。そ
の結果、ＳＤＲＡＭ３０は、何も実行しない。ＣＬＫ信
号の時刻Ｔ６３においては、第１制御信号生成部１２１
からの／ＲＡＳ１信号に基づいて、第１ＡＮＤ回路１３
１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、
第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出
力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／
ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、Ａ
ＣＴＶコマンドであると判断する。一方、ａｄｄ信号の
外部アドレス「ａ＋５３５」に基づいて、アドレス制御
部１４０は、ＡＤＤ信号からロウアドレスＲＡ「０Ｒ」
と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力す
る。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０
Ｒ」、ＢＳ信号の「０」に基づいて、ＳＤＲＡＭ３０の
バンク「０」と、そのバンク「０」のロウアドレスＲＡ
「０Ｒ」とを決定する。

【００５９】ＣＬＫ信号の時刻Ｔ６４においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ６５
においては、第２制御信号生成部１２２からの／ＲＡＳ
２信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベル
の／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路
１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンド
であると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋６４２」に基づいて、アドレス制御部１４０は、
ＡＤＤ信号からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号
からバンクアドレスＢＡ「１」とを出力する。その結
果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｒ」、ＢＳ信
号の「１」に基づいて、ＳＤＲＡＭ３０のバンク「１」
と、そのバンク「１」のロウアドレスＲＡ「１Ｒ」とを
決定する。

【００６０】ＣＬＫ信号の時刻Ｔ６６においては、第１
制御信号生成部１２１からの／ＣＡＳ１信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判
断する。なお、ＲＥＡＤＡコマンドは、データを読み出
した後、自動的にプリチャージを実行する。一方、ａｄ
ｄ信号の外部アドレス「ａ＋５３５」に基づいて、アド
レス制御部１４０は、ＡＤＤ信号からコラムアドレスＣ
Ａ「０Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「０」
とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信
号の「０Ｃ」、ＢＳ信号の「０」に基づいて、ＳＤＲＡ
Ｍ３０のバンク「０」と、そのバンク「０」のコラムア
ドレスＣＡ「０Ｃ」とを決定する。従って、ＳＤＲＡＭ
３０は、現時刻Ｔ６６から２クロック遅延した時刻Ｔ６
８において、前記時刻Ｔ６３で決定したバンク「０」の
ロウアドレスＲＡ「０Ｒ」、現時刻Ｔ６６で決定したバ
ンク「０」のコラムアドレスＣＡ「０Ｃ」から１ワード
で構成された２値の画データ「Ｄ０」を、ＤＱ信号を介
して読み出した後、自動的にプリチャージを実行する。

【００６１】ＣＬＫ信号の時刻Ｔ６７においては、第３
制御信号生成部１２３からの／ＲＡＳ３信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋７２９」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
ロウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアド
レスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３
０は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づ
いて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク
「２」のロウアドレスＲＡ「２Ｒ」とを決定する。

【００６２】ＣＬＫ信号の時刻Ｔ６８においては、第２
制御信号生成部１２２からの／ＣＡＳ２信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判
断する。一方、ａｄｄ信号の外部アドレス「ａ＋６４
２」に基づいて、アドレス制御部１４０は、ＡＤＤ信号
からコラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバン
クアドレスＢＡ「１」とを出力する。その結果、ＳＤＲ
ＡＭ３０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」
に基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバ
ンク「１」のコラムアドレスＣＡ「１Ｃ」とを決定す
る。従って、ＳＤＲＡＭ３０は、現時刻Ｔ６８から２ク
ロック遅延した時刻Ｔ７０において、前記時刻Ｔ６５で
決定したバンク「１」のロウアドレスＲＡ「１Ｒ」、現
時刻Ｔ６８で決定したバンク「１」のコラムアドレスＣ
Ａ「１Ｃ」から１ワードで構成された２値の画データ
「Ｄ１」を、ＤＱ信号を介して読み出した後、自動的に
プリチャージを実行する。

【００６３】ＣＬＫ信号の時刻Ｔ６９においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ７０
においては、第３制御信号生成部１２３からの／ＣＡＳ
３信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベル
の／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路
１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマン
ドであると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋７２９」に基づいて、アドレス制御部１４０は、
ＡＤＤ信号からコラムアドレスＣＡ「２Ｃ」と、ＢＳ信
号からバンクアドレスＢＡ「２」とを出力する。その結
果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｃ」、ＢＳ信
号の「２」に基づいて、ＳＤＲＡＭ３０のバンク「２」
と、そのバンク「２」のコラムアドレスＣＡ「２Ｃ」と
を決定する。従って、ＳＤＲＡＭ３０は、現時刻Ｔ７０
から２クロック遅延した時刻Ｔ７２において、前記時刻
Ｔ６７で決定したバンク「２」のロウアドレスＲＡ「２
Ｒ」、現時刻Ｔ７０で決定したバンク「２」のコラムア
ドレスＣＡ「２Ｃ」から１ワードで構成された２値の画
データ「Ｄ２」を、ＤＱ信号を介して読み出した後、自
動的にプリチャージを実行する。

【００６４】ＣＬＫ信号の時刻Ｔ７１〜時刻Ｔ７３にお
いては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その
結果、ＳＤＲＡＭ３０は、何も実行しない。ＣＬＫ信号
の時刻Ｔ７４においては、第４制御信号生成部１２４か
らの／ＲＡＳ４信号に基づいて、第１ＡＮＤ回路１３１
は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第
２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力
する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／Ｗ
Ｅ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣ
ＴＶコマンドであると判断する。一方、ａｄｄ信号の外
部アドレス「ａ＋８５６」に基づいて、アドレス制御部
１４０は、ＡＤＤ信号からロウアドレスＲＡ「３Ｒ」
と、ＢＳ信号からバンクアドレスＢＡ「３」とを出力す
る。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３
Ｒ」、ＢＳ信号の「３」に基づいて、ＳＤＲＡＭ３０の
バンク「３」と、そのバンク「３」のロウアドレスＲＡ
「３Ｒ」とを決定する。

【００６５】ＣＬＫ信号の時刻Ｔ７５においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ７６
においては、第１制御信号生成部１２１からの／ＲＡＳ
１信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベル
の／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路
１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンド
であると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋９６３」に基づいて、アドレス制御部１４０は、
ＡＤＤ信号からロウアドレスＲＡ「０Ｒ」と、ＢＳ信号
からバンクアドレスＢＡ「０」とを出力する。その結
果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｒ」、ＢＳ信
号の「０」に基づいて、ＳＤＲＡＭ３０のバンク「０」
と、そのバンク「０」のロウアドレスＲＡ「０Ｒ」とを
決定する。

【００６６】ＣＬＫ信号の時刻Ｔ７７においては、第４
制御信号生成部１２４からの／ＣＡＳ４信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判
断する。一方、ａｄｄ信号の外部アドレス「ａ＋８５
６」に基づいて、アドレス制御部１４０は、ＡＤＤ信号
からコラムアドレスＣＡ「３Ｃ」と、ＢＳ信号からバン
クアドレスＢＡ「３」とを出力する。その結果、ＳＤＲ
ＡＭ３０は、ＡＤＤ信号の「３Ｃ」、ＢＳ信号の「３」
に基づいて、ＳＤＲＡＭ３０のバンク「３」と、そのバ
ンク「３」のコラムアドレスＣＡ「３Ｃ」とを決定す
る。従って、ＳＤＲＡＭ３０は、現時刻Ｔ７７から２ク
ロック遅延した時刻Ｔ７９において、前記時刻Ｔ７４で
決定したバンク「３」のロウアドレスＲＡ「３Ｒ」、現
時刻Ｔ６０で決定したバンク「３」のコラムアドレスＣ
Ａ「３Ｃ」から１ワードで構成された２値の画データ
「Ｄ３」を、ＤＱ信号を介して読み出した後、自動的に
プリチャージを実行する。

【００６７】ＣＬＫ信号の時刻Ｔ７８においては、第２
制御信号生成部１２２からの／ＲＡＳ２信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋１０７
０」に基づいて、アドレス制御部１４０は、ＡＤＤ信号
からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号からバンク
アドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡ
Ｍ３０は、ＡＤＤ信号の「１Ｒ」、ＢＳ信号の「１」に
基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバン
ク「１」のロウアドレスＲＡ「１Ｒ」とを決定する。

【００６８】ＣＬＫ信号の時刻Ｔ７９においては、第１
制御信号生成部１２１からの／ＣＡＳ１信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判
断する。なお、ＲＥＡＤＡコマンドは、データを読み出
した後、自動的にプリチャージを実行する。一方、ａｄ
ｄ信号の外部アドレス「ａ＋９６３」に基づいて、アド
レス制御部１４０は、ＡＤＤ信号からコラムアドレスＣ
Ａ「０Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「０」
とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信
号の「０Ｃ」、ＢＳ信号の「０」に基づいて、ＳＤＲＡ
Ｍ３０のバンク「０」と、そのバンク「０」のコラムア
ドレスＣＡ「０Ｃ」とを決定する。従って、ＳＤＲＡＭ
３０は、現時刻Ｔ７９から２クロック遅延した時刻Ｔ８
１（図示略）において、前記時刻Ｔ７６で決定したバン
ク「０」のロウアドレスＲＡ「０Ｒ」、現時刻Ｔ７９で
決定したバンク「０」のコラムアドレスＣＡ「０Ｃ」か
ら１ワードで構成された２値の画データ「Ｄ０」を、Ｄ
Ｑ信号を介して読み出した後、自動的にプリチャージを
実行する。

【００６９】ＣＬＫ信号の時刻Ｔ８０においては、第３
制御信号生成部１２３からの／ＲＡＳ３信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋１１７
７」に基づいて、アドレス制御部１４０は、ＡＤＤ信号
からロウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンク
アドレスＢＡ「２」とを出力する。その結果、ＳＤＲＡ
Ｍ３０は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に
基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバン
ク「２」のロウアドレスＲＡ「２Ｒ」とを決定する。

【００７０】次に、前記図４に示すタイミングチャート
に基づいて、主走査方向における１ラインが奇数ワード
であって、１頁分の画データがＳＤＲＡＭ３０に記憶さ
れた状態を、図６に示す。

【００７１】図６（ａ）に示すように、主走査方向にお
ける１ラインの画データが「４ｎ＋１」（ｎ＝１，２，
３，…，Ｎ）で構成された奇数ワードである場合は、１
ラインの最後の画データがバンク「ｍ」（ｍ＝０，１，
２，３の繰り返し順）に記憶される。このため、次ライ
ンの先頭における１ワードの画データは、バンク「ｍ＋
１」に記憶される。すなわち、１ラインの最後の画デー
タがバンク「０」の場合は、次ラインの先頭の画データ
がバンク「１」に記憶される。また、１ラインの最後の
画データがバンク「１」の場合は、次ラインの先頭の画
データがバンク「２」に記憶される。さらに、１ライン
の最後の画データがバンク「２」の場合は、次ラインの
先頭の画データがバンク「３」に記憶される。併せて、
１ラインの最後の画データがバンク「３」の場合は、次
ラインの先頭の画データがバンク「０」に記憶される。
その結果、画像の回転処理のために、ＳＤＲＡＭ３０に
記憶した画データを副走査方向に読み出す場合には、読
み出しバンクが「０，１，２，３」の順序で周回するこ
とになる。

【００７２】一方、図６（ｂ）に示すように、主走査方
向における１ラインのワード数が「４ｎ＋３」（ｎ＝
１，２，３，…，Ｎ）で構成された奇数ワードである場
合は、１ラインの最後の画データがバンク「ｍ」（ｍ＝
２，１，０，３の繰り返し順）に記憶される。このた
め、次ラインの先頭の画データは、バンク「ｍ＋１」に
記憶される。すなわち、１ラインの最後の画データがバ
ンク「２」の場合は、次ラインの先頭の画データがバン
ク「３」に記憶される。また、１ラインの最後の画デー
タがバンク「１」の場合は、次ラインの先頭の画データ
がバンク「２」に記憶される。さらに、１ラインの最後
の画データがバンク「０」の場合は、次ラインの先頭の
画データがバンク「１」に記憶される。併せて、１ライ
ンの最後の画データがバンク「１」の場合は、次ライン
の先頭の画データがバンク「２」に記憶される。その結
果、画像の回転処理のために、ＳＤＲＡＭ３０に記憶し
た画データを副走査方向に読み出す場合には、読み出し
バンクが「０，３，２，１」の順序で周回することにな
る。

【００７３】従って、図６（ａ）又は（ｂ）に示すよう
に、主走査方向における１ラインの画データが「４ｎ＋
１」又は「４ｎ＋３」で構成された奇数ワードである場
合であっても、異なるバンクにアクセスしている間に、
プリチャージを実行させることにより、プリチャージサ
イクルを見かけ上隠している。その結果、ＳＤＲＡＭ３
０に間断無くデータをアクセスすることができる。従っ
て、高速に画データを読み出すことができる。

【００７４】［３］１ラインが偶数ワードの書き込み動
作 次に、１ラインが偶数ワードの書き込み動作について、
図７に示すタイミングチャートを用いて説明する。

【００７５】ＣＬＫ信号の時刻Ｔ１０１〜時刻Ｔ１１６
においては、前記図４に示す１ラインが奇数ワードの書
き込み動作における時刻Ｔ１〜時刻Ｔ１６と同様な処理
が実行される。

【００７６】ＣＬＫ信号の時刻Ｔ１１７においては、前
記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤ
ＲＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ１
１８においては、第２制御信号生成部１２２からの／Ｃ
ＡＳ２信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレ
ベルの／ＣＡＳ信号を出力する。また、第２制御信号生
成部１２２からの／ＷＥ２信号に基づいて、第３ＡＮＤ
回路１３３は、Ｌレベルの／ＷＥ信号を出力する。この
とき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信
号を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴ
Ａコマンドであると判断する。一方、ａｄｄ信号の外部
アドレス「ａ＋５」に基づいて、アドレス制御部１４０
は、ＡＤＤ信号からコラムアドレスＣＡ「１Ｃ」と、Ｂ
Ｓ信号からバンクアドレスＢＡ「１」とを出力する。そ
の結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｃ」、Ｂ
Ｓ信号の「１」に基づいて、ＳＤＲＡＭ３０のバンク
「１」と、そのバンク「１」のコラムアドレスＣＡ「１
Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信
号の「Ｄ１」を、前記時刻Ｔ１１５で決定したバンク
「１」のロウアドレスＲＡ「１Ｒ」、現時刻Ｔ１１８で
決定したバンク「１」のコラムアドレスＣＡ「１Ｃ」に
書き込んだ後、自動的にプリチャージを実行する。

【００７７】このとき、レジスタ１１１が記憶している
ワード数に基づいて、ａｄｄ信号の外部アドレス「ａ＋
５」が、１ラインの最後であると判断する。また、カウ
ンタ１１２のカウント値に基づいて、１ラインが奇数ワ
ードであるか偶数ワードであるかを判断する。ところ
で、図７に示すタイミングチャートにおいては、１ライ
ンが偶数ワードの場合であるため、アクセス制御部１１
０は、ａｄｄ信号の外部アドレス「ａ」を２回インクリ
メントする。その結果、アクセス制御部１１０は、ａｄ
ｄ信号から外部アドレスとして、次ラインの先頭アドレ
ス「ａ＋７」を出力する。従って、外部アドレス「ａ＋
６」に対応するバンク「２」には、１ワードのダミーデ
ータが書き込まれることになる。すなわち、本実施形態
においては、主走査方向における１ラインの画データが
「１０８」ワードで構成されている。このため、１ワー
ドのダミーデータを付加して、１ラインの画データを
「１０９」ワードにしているのである。換言すれば、１
ワードのダミーデータを付加することによって、いわば
強制的に１ラインを奇数ワードにしているのである。

【００７８】ＣＬＫ信号の時刻Ｔ１１９〜時刻Ｔ１２３
においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。
その結果、ＳＤＲＡＭ３０は、何も実行しない。すなわ
ち、ａｄｄ信号の外部アドレス「ａ＋５」が１ラインの
最後であると判断したため、第１ＡＮＤ回路１３１は、
Ｈレベルの／ＲＡＳ信号を、第２ＡＮＤ回路１３２は、
Ｈレベルの／ＣＡＳ信号を、第３ＡＮＤ回路１３３は、
Ｈレベルの／ＷＥ信号を、それぞれ出力する。つまり、
ＣＬＫ信号の時刻Ｔ１１９〜時刻Ｔ１２３の時間を利用
して、ａｄｄ信号からの外部アドレス「ａ＋６」に対応
するバンク「２」にはアクセスせず、次のバンク「３」
への移行処理を行うのである。換言すれば、見かけ上、
外部アドレス「ａ＋６」に対応するバンク「２」にダミ
ーデータを書き込んでいるのである。

【００７９】ＣＬＫ信号の時刻Ｔ１２４〜時刻Ｔ１３０
においては、前記図４に示す１ラインが奇数ワードの書
き込み動作におけるＣＬＫ信号の時刻Ｔ２４〜時刻Ｔ３
０と同様な処理が実行される。

【００８０】［４］１ラインが偶数ワードの読み出し動
作 次に、１ラインが偶数ワードの読み出し動作について、
図８に示すタイミングチャートを用いて説明する。

【００８１】１ラインが偶数ワードの読み出し動作は、
前記図５に示す１ラインが奇数ワードの読み出し動作と
ほぼ同様である。但し、図７に示す１ラインが偶数ワー
ドの書き込み動作においては、１ワードのダミーデータ
を１ラインの最後に付加している。すなわち、主走査方
向における１ラインの画データが「１０８」ワードで構
成されているため、１ワードのダミーデータを付加して
いるのである。その結果、主走査方向における１ライン
の画データが「１０９」ワードとなる。従って、１ライ
ンが偶数ワードの読み出し動作が、前記１ラインが奇数
ワードの読み出し動作と異なるのは、副走査方向に画デ
ータを読み出す場合に、外部アドレスを「１０９」ずつ
増加する必要がある点だけである。

【００８２】次に、前記図７に示すタイミングチャート
に基づいて、主走査方向における１ラインが偶数ワード
であって、１頁分の画データがＳＤＲＡＭ３０に記憶さ
れた状態を、図９に示す。

【００８３】図９（ａ）に示すように、主走査方向にお
ける１ラインの画データが「４ｎ＋２」（ｎ＝１，２，
３，…，Ｎ）で構成された偶数ワードである場合は、主
走査方向の１ラインを奇数ワードにするために、１ワー
ドのダミーデータを付加して、そのダミーデータを１つ
のバンクに記憶させている。その結果、画像の回転処理
のために、ＳＤＲＡＭ３０に記憶した画データを副走査
方向に読み出す場合でも、読み出しバンクが「０，３，
２，１」の順序で周回することになる。

【００８４】一方、図９（ｂ）に示すように、主走査方
向における１ラインの画データが「４ｎ」（ｎ＝１，
２，３，…，Ｎ）で構成された偶数ワードである場合
も、主走査方向の１ラインを奇数ワードにするために、
１ワードのダミーデータを付加して、そのダミーデータ
を１つのバンクに記憶させている。その結果、画像の回
転処理のために、ＳＤＲＡＭ３０に記憶した画データを
副走査方向に読み出す場合でも、読み出しバンクが
「０，１，２，３」の順序で周回することになる。

【００８５】従って、図９（ａ）又は（ｂ）に示すよう
に、主走査方向における１ラインの画データが「４ｎ＋
２」又は「４ｎ」で構成された偶数ワードである場合で
あっても、異なるバンクにアクセスしている間に、プリ
チャージを実行させることにより、プリチャージサイク
ルを見かけ上隠している。その結果、ＳＤＲＡＭ３０に
間断無くデータをアクセスすることができる。従って、
高速に画データを読み出すことができる。

【００８６】以上、詳述したように本実施形態によれ
ば、次のような作用、効果を得ることができる。 （１）１ラインが偶数ワードの場合には、アクセス制御
部１１０からのａｄｄ信号の外部アドレス「ａ」を２回
インクリメントすることにより、ＳＤＲＡＭ３０に対し
て何も実行していない。このため、元々の１ラインが偶
数ワードであっても、１ラインが奇数ワードとなる。そ
の結果、主走査方向における１ラインの画データをＳＤ
ＲＡＭ３０に記憶させた後、副走査方向に画データを読
み出す場合には、必ずバンク０〜バンク３を順次周回す
ることになる。従って、プリチャージサイクルを見かけ
上隠して、高速に画データを読み出すことができる。

【００８７】（２）バンク０〜バンク３を順次周回しな
がら、データの書き込み動作及び読み出し動作を実行し
ている。このため、読み取った画データにおいて、主走
査方向の画データをＳＤＲＡＭ３０に記憶させた後、Ｓ
ＤＲＡＭ３０に記憶された画データを副走査方向に読み
出して、画データを９０度回転させる場合であっても、
高速に画データを読み出すことができる。従って、画像
の回転処理をより一層高速に行うことができる。

【００８８】（３）アドレス制御部１４０のＢＳ信号か
らは、異なるバンク、すなわちバンク０〜バンク３を周
回させるためのデータが出力されている。このため、バ
ンク０〜バンク３を順次周回しながら、画データの書き
込み動作及び読み出し動作が実行される。また、画デー
タの書き込み動作及び読み出し動作の後に、自動的にプ
リチャージが実行される。つまり、異なるバンクにアク
セスしている間に、プリチャージを実行させることによ
り、プリチャージサイクルを見かけ上隠している。その
結果、ＳＤＲＡＭ３０に間断無く画データをアクセスす
ることができる。従って、高速に画データを読み出すこ
とができる。

【００８９】（４）１ラインが偶数ワードの場合には、
アクセス制御部１１０からのａｄｄ信号の外部アドレス
「ａ」を２回インクリメントすることにより、ＳＤＲＡ
Ｍ３０に対して、ダミーワードを１ラインの最後に付加
している。このため、ＳＤＲＡＭ３０から副走査方向に
画データを読み出す場合には、副走査方向における最後
の画データを読み出さないように制御するのみである。
従って、主走査方向の画データをＳＤＲＡＭ３０に記憶
させた後、ＳＤＲＡＭ３０に記憶された画データを副走
査方向に読み出す場合、つまり画像を回転処理する場合
であっても、必要な画データだけを簡便に読み出すこと
ができる。

【００９０】なお、前記実施形態は、次のように変更し
て具体化することも可能である。 ・前記実施形態においては、画データをシングルライト
でＳＤＲＡＭ３０に書き込んだ後、画データをシングル
リードでＳＤＲＡＭ３０から読み出す構成であったが、
これに代えて、画データをバーストライトでＳＤＲＡＭ
３０に書き込んだ後、画データをシングルリードでＳＤ
ＲＡＭ３０から読み出す構成にしても良い。

【００９１】・前記実施形態においては、バンク０〜バ
ンク３までを順次周回しながら画データを書き込む構成
であったが、これに代えて、「バンク０、バンク２、バ
ンク１、バンク３」等のような周回順序、すなわち４つ
のバンクを順次周回する構成であれば良い。

【００９２】・前記実施形態を、ＤＤＲ−ＳＤＲＡＭ
（Doble Data Rate SDRAM ）、ＭＤＲＡＭ（Multi-Bank
DRAM ）に適用しても良い。さらに、前記実施形態等よ
り把握される技術的思想について、以下にそれらの効果
と共に記載する。

【００９３】〔１〕請求項１〜請求項３のいずれか１項
に記載のＳＤＲＡＭのランダムアクセス装置において、
制御手段は、１ラインが偶数ワードの場合には、アドレ
スのインクリメントに基づいて、１ラインの最後にダミ
ーデータを付加するＳＤＲＡＭのランダムアクセス装
置。このように構成すれば、高速にデータを読み出すこ
とができる。

【００９４】〔２〕請求項１〜請求項３のいずれか１項
に記載のＳＤＲＡＭのランダムアクセス装置において、
制御手段は、１ラインが偶数ワードの場合には、アドレ
スのインクリメントに基づいて、１ラインの最後にダミ
ーデータを付加して、１ラインを奇数ワードにするＳＤ
ＲＡＭのランダムアクセス装置。このように構成すれ
ば、高速にデータを読み出すことができる。

【００９５】〔３〕複数のバンクを備え、それらのバン
クを切り換えながらデータの書き込み及び読み出しを行
うＳＤＲＡＭのランダムアクセス方法において、１ライ
ンが偶数ワードの場合には、アドレスのインクリメント
に基づいて、ＳＤＲＡＭに対して何も実行しないＳＤＲ
ＡＭのランダムアクセス方法。このように構成すれば、
高速にデータを読み出すことができる。

【００９６】〔４〕前記〔３〕に記載のＳＤＲＡＭのラ
ンダムアクセス方法において、バンクを周回しながらデ
ータを読み出すＳＤＲＡＭのランダムアクセス方法。こ
のように構成すれば、高速にデータを読み出すことがで
きる。

【００９７】〔５〕前記〔３〕または〔４〕に記載のＳ
ＤＲＡＭのランダムアクセス方法において、アドレスの
インクリメントに基づいて、ダミーワードを付加するＳ
ＤＲＡＭのランダムアクセス方法。このように構成すれ
ば、必要なデータだけを簡便に読み出すことができる。

【００９８】

【発明の効果】本発明は、以上のように構成されている
ため、次のような効果を奏する。請求項１〜請求項３の
いずれか１項に記載の発明によれば、高速にデータを読
み出すことができる。

【図面の簡単な説明】

【図１】ＳＤＲＡＭのランダムアクセス装置の概要を示
すブロック図。

【図２】ＳＤＲＡＭのランダムアクセス装置を示すブロ
ック図。

【図３】外部アドレス信号及びアドレス信号と、バンク
セレクト信号との関係を示す説明図。

【図４】１ラインが奇数ワードの書き込み動作を示すタ
イミングチャート。

【図５】１ラインが奇数ワードの読み出し動作を示すタ
イミングチャート。

【図６】１ラインが奇数ワードであって、１頁分の画デ
ータがＳＤＲＡＭに記憶された状態を示す説明図。

【図７】１ラインが偶数ワードの書き込み動作を示すタ
イミングチャート。

【図８】１ラインが偶数ワードの読み出し動作を示すタ
イミングチャート。

【図９】１ラインが偶数ワードであって、１頁分の画デ
ータがＳＤＲＡＭに記憶された状態を示す説明図。

【図１０】従来において、１ラインが奇数ワードであっ
て、１頁分の画データがＳＤＲＡＭに記憶された状態を
示す説明図。

【図１１】従来において、１ラインが偶数ワードであっ
て、１頁分の画データがＳＤＲＡＭに記憶された状態を
示す説明図。

【符号の説明】

１…ＳＤＲＡＭのランダムアクセス装置、１０…制御手
段を構成するメモリ制御部、２０…制御手段を構成する
データ制御部、３０…ＳＤＲＡＭ、１１０…アクセス制
御部、１２１〜１２４…第１制御信号生成部〜第４制御
信号生成部、１３１〜１３２…第１ＡＮＤ回路〜第４Ａ
ＮＤ回路、１４０…アドレス制御部、ＣＬＫ…クロック
信号、ａｄｄ…アドレスを出力する外部アドレス信号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３７１Ｈ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のバンクを備え、それらのバンクを
   切り換えながらデータの書き込み及び読み出しを行うＳ
   ＤＲＡＭのランダムアクセス装置において、１ラインが
   偶数ワードの場合には、アドレスのインクリメントに基
   づいて、ＳＤＲＡＭに対して何も実行しない制御手段を
   備えたＳＤＲＡＭのランダムアクセス装置。
2. 【請求項２】 請求項１に記載のＳＤＲＡＭのランダム
   アクセス装置において、制御手段は、バンクを周回しな
   がらデータの書き込み及び読み出しを行うとともに、１
   ラインが偶数ワードの場合には、アドレスのインクリメ
   ントに基づいて、ＳＤＲＡＭに対して何も実行しないＳ
   ＤＲＡＭのランダムアクセス装置。
3. 【請求項３】 請求項１または請求項２に記載のＳＤＲ
   ＡＭのランダムアクセス装置において、制御手段は、１
   ラインが偶数ワードの場合には、アドレスのインクリメ
   ントに基づいて、ダミーワードを付加するＳＤＲＡＭの
   ランダムアクセス装置。