JP5235750B2 - 歪補償回路 - Google Patents
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Description
一方、高周波では、帰還路における位相回転のため負帰還をかけることが難しい。このため、増幅器の非線形性をキャンセルする入出力特性を有する歪補償回路を増幅器の入力側又は出力側に設けることで、増幅器の非線形性の改善を図っている。
歪補償回路は、前段又は後段に接続される増幅器の振幅位相特性と逆の振幅位相特性を有することで、増幅器の振幅位相歪を低減するものである。
増幅器の特性は、入力電力の増加に対して、概ね単調に利得や位相が増加又は減少する特性を有するものが一般的であることから、歪補償回路の特性は、入力電力の増加に対して、単調に変化することが望まれる。
この歪補償回路では、入力信号である高周波信号を伝送する信号路にキャパシタ101,102が挿入され、直流電源Vcから供給される直流電流が抵抗103,105を介して順方向に印加されるダイオード106が、その信号路に対して並列に接続されている。
このダイオード106は、増幅器と逆の振幅特性及び位相特性を有する予歪を高周波信号に与えるものである。
ダイオード106から高周波信号に与えられる予歪の振幅と位相は、ダイオード106に供給される電流によって制御することができる。
また、ダイオード106と直列に接続されているインダクタ104や抵抗105の値、あるいは、ダイオード106と電気的に並列に接続されている抵抗103の値によって制御することができる。
そのため、図12には明示されていないが、ビアホールなどの接地用インダクタンスが発生するとともに、ダイオード106の接続用リードなどのインダクタンスがダイオード106と直列に発生する。
その結果、寄生インダクタンスがダイオード106の接合容量と共振し、歪補償回路を使用する周波数において利得特性が単調に変化しなくなる問題が生じる。そのため、歪補償回路として動作可能な上限周波数が低くなる問題を有する。
この歪補償回路を試作して、入力電力に対する利得と通過位相特性を測定したところ、その測定結果として、図13の測定結果が得られている。
ここでは、−40度〜+50度まで温度を変化させており、入力電力の増加に対して、利得が一旦減少してから、その後、増加する特性となり、単調に利得が変化しないことが確認できている。
また、図12の歪補償回路をモノリシック化して小型化することで、寄生インダクタンスの低減を図っている歪補償回路が以下の非特許文献1に開示されている(図15を参照)。
ただし、歪補償回路のモノリシック化は、コスト高を招く問題がある。
図1はこの発明の実施の形態1による歪補償回路を示す構成図であり、図1の歪補償回路は、図示せぬ増幅器の入力側又は出力側に設けられる。
図1において、分配器1は入力端子2から入力された高周波信号hfs(入力信号)を2分配して、位相が180度異なる2つの分配信号ds1,ds2を出力する回路である。
ウィルキンソン分配器3は入力端子2から入力された高周波信号hfsを2分配する回路である。
2分の1波長線路4はウィルキンソン分配器3により分配された一方の分配信号ds1の位相を略180度遅延する回路である。
信号路8は分配器1のウィルキンソン分配器3により分配された分配信号ds2を伝送する線路であり、分配信号ds2におけるDC成分の伝送を阻止するDCブロック用コンデンサ9,10が挿入されている。
2分の1波長線路12は信号路8により伝送された分配信号ds2の位相を略180度遅延する回路である。
ウィルキンソン分配器13は信号路5により伝送された分配信号ds1と2分の1波長線路12により位相が遅延された分配信号ds2を合成して、その合成信号CSを出力端子14から出力する回路である。
バイアス印加用抵抗16は一端が直流電源15と接続され、他端が信号路5と接続されている。
バイアス印加用抵抗17は一端が信号路8と接続され、他端がグランドと接続されている。
ダイオード18はアノード端子が信号路5と接続され、カソード端子が信号路8と接続されており、直流電源15から供給される直流電流がバイアス印加用抵抗16を介して順方向に印加されている。
分配器1のウィルキンソン分配器3は、入力端子2から高周波信号hfsが入力されると、その高周波信号hfsを2分配して、一方の分配信号ds1を2分の1波長線路4に出力し、他方の分配信号ds2を信号路8に出力する。
分配器1の2分の1波長線路4は、ウィルキンソン分配器3から分配信号ds1を受けると、ダイオード18のアノード端子に印加される信号と、ダイオード18のカソード端子に印加される信号との位相差が180degになるように(アノード端子とカソード端子に正負の符号が異なる信号が印加されるように)、その分配信号ds1の位相を概ね180度遅延する。
即ち、合成器11の2分の1波長線路12は、その分配信号ds1と分配信号ds2の群遅延時間を一致させるため、その分配信号ds2の位相を概ね180度遅延する。
合成器11のウィルキンソン分配器3は、信号路5により伝送された分配信号ds1と2分の1波長線路12により位相が遅延された分配信号ds2を合成して、その合成信号CSを出力端子14から出力する。
ダイオード18から高周波信号に与えられる予歪の振幅と位相は、ダイオード18に供給される電流によって制御することができる。また、バイアス印加用抵抗16,17の値によって制御することができる。
図2はダイオード18のアノード端子とカソード端子に印加される信号の位相差が180degである場合のダイオード部分のRF等価回路である。
正負の符号が異なる信号がダイオード18に印加されるため、図2のRF等価回路が示すように、ダイオード18のカソードとアノードの中点に、仮想的なグランドが形成される。
そのため、特許文献1に開示されている歪補償回路で発生している接地用ビアホールや接続用リードのインダクタンスが、ゼロになったものと等価と考えることができる。
したがって、使用する周波数が高くなっても、接地用ビアホールや接続用リードのインダクタンスがダイオード18の接合容量と共振することはなく、利得特性の単調変化を実現することができる。
ここでは、歪補償回路の制御電圧Vc(直流電源15の電圧)を変えて測定しており、ダイオード18のカソードとアノードの中点に仮想的なグランドが形成されることで、入力電力の増加に対して、単調に利得が増加して、位相が遅れる特性が得られていることが確認できている。
上記実施の形態1では、分配器1がウィルキンソン分配器3と2分の1波長線路4から構成され、合成器11が2分の1波長線路12とウィルキンソン分配器13から構成されているものについて示したが、分配器1が高周波信号hfsを2分配して、位相が180度異なる分配信号ds1,ds2を出力し、合成器11が信号路5により伝送された分配信号ds1と信号路8により伝送された分配信号ds2の位相を揃えて、その分配信号ds1と分配信号ds2を合成するものであれば、上記の構成に限るものではなく、例えば、180degの位相差を有するラットレース型分配器を用いて、分配器1及び合成器11が構成されていてもよい。
また、小型化やモノリシック化を容易に図ることができる効果も奏する。
上記実施の形態1,2では、ダイオード18のアノード端子とカソード端子に異なる電位が印加されるようにするために、DCブロック用コンデンサ6,7,9,10が挿入されている信号路5,8が分配信号ds1,ds2を伝送するものについて示したが、これは一例に過ぎず、信号路5,8の代わりに、分配器1と合成器11間に結合線路を設け、その結合線路が分配信号ds1,ds2を伝送するようにしてもよい。
また、分配器1と合成器11が、分配信号ds1,ds2におけるDC成分の伝送を阻止する機能を備えることで、DCブロック用コンデンサ6,7,9,10を不要にしてもよい。
また、基板だけでDCブロック機能を実現できるため、小型化やモノリシック化を容易に図ることができる効果も奏する。
上記実施の形態1〜3では、例えば、バイアス印加用抵抗16,17の値によって、ダイオード18から高周波信号に与えられる予歪の振幅や位相を制御するものについて示したが、図4に示すように、ダイオード18と直列にインダクタ21(コイル、抵抗又は分布定数線路により形成されたインダクタ)を接続し、そのインダクタ21の値によって、ダイオード18から高周波信号に与えられる予歪の振幅や位相を制御するようにしてもよい。
これにより、歪補償回路の利得や通過位相特性の設定自由度を高めることができる効果を奏する。
この場合も、歪補償回路の利得や通過位相特性の設定自由度を高めることができる効果を奏する。
なお、図5の例では、バイアス印加用抵抗16,17、ダイオード18の全てにインダクタが接続されているものを示しているが、バイアス印加用抵抗16,17、ダイオード18の少なくとも1つにインダクタが接続されていればよい。
あるいは、図7に示すように、信号路5と信号路8の間に、順方向にバイアスされているダイオード18を複数個並列に接続するようにしてもよい。
この場合も、歪補償回路の利得や通過位相特性の設定自由度を高めることができる効果を奏する。
なお、図6及び図7では、直列又は並列に接続されているダイオード18の個数が2個のものである例を示しているが、その個数は3個以上であってもよい。
この場合も、歪補償回路の利得や通過位相特性の設定自由度を高めることができる効果を奏する。
なお、図8及び図9では、整合回路25が信号路5,8を橋絡するように接続されている例を示したが、信号路5のDCブロック用コンデンサ6,7と直列に整合回路25を接続するとともに、信号路8のDCブロック用コンデンサ9,10と直列に整合回路25を接続するようにしてもよい。
この場合も、歪補償回路の利得や通過位相特性の設定自由度を高めることができる効果を奏する。
図10はこの発明の実施の形態5による歪補償回路を示す構成図であり、図10の歪補償回路は、図示せぬ増幅器の入力側又は出力側に設けられる。
図10において、信号路32は入力端子31から入力された高周波信号hfs(入力信号)を伝送して、出力端子35から出力する線路であり、その高周波信号hfsにおけるDC成分(直流成分)の伝送を阻止するDCブロック用コンデンサ33,34が挿入されている。
バイアス印加用抵抗37は一端が直流電源36と接続され、他端が信号路32と接続されている。
ダイオード38はアノード端子が信号路32と接続されており、直流電源36から供給される直流電流がバイアス印加用抵抗37を介して順方向に印加されている。
オープンスタブ40はダイオード38のカソード端子に接続されており、所望の動作周波数で4分の1波長となる線路である。
入力端子31から入力された高周波信号hfsは、信号路32により伝送されて、出力端子35から出力される。
アノード端子が信号路32と接続されているダイオード38は、図示せぬ増幅器と逆の振幅特性及び位相特性を有する予歪を高周波信号(増幅器から出力される高周波信号、または、増幅器に出力する高周波信号)に与えるものである。
ダイオード38から高周波信号に与えられる予歪の振幅と位相は、ダイオード38に供給される電流によって制御することができる。また、バイアス印加用抵抗37の値によって制御することができる。
この短絡点は、接地用ビアホール39のインダクタンスをゼロにするのと同等の効果が得られるため、寄生インダクタンスを低減することができる。
したがって、使用する周波数が高くなっても、寄生インダクタンスの影響を受けずに、利得特性の単調変化を実現することができる。
ただし、上記実施の形態1のように、接続用リードのインダクタンスをゼロにする効果はない。
ここでは、接続用リードのインダクタンスによる影響が大きいチップ部品を用いており、歪補償回路の制御電圧Vc(直流電源36の電圧)を変えて測定している。
ダイオード38のカソード端子に高周波的に短絡点を形成することで、入力電力の増加に対して、単調に利得が増加して、位相が遅れる特性が得られていることが確認できている。
Claims (11)
- 入力信号を2分配して、位相が180度異なる2つの分配信号を出力する分配器と、上記分配器から出力された分配信号を伝送する2つの信号路と、上記信号路により伝送された2つの分配信号の位相を揃えて2つの分配信号を合成する合成器と、上記2つの信号路の間に挿入されており、直流電源から供給される直流電流が抵抗を介して順方向に印加され、アノード端子とカソード端子に正負の符号が異なる上記分配信号が印加されるダイオードとを備えた歪補償回路。
- 入力信号を2分配するウィルキンソン分配器と、上記ウィルキンソン分配器により分配された一方の分配信号の位相を略180度遅延する2分の1波長線路とから分配器が構成され、
信号路により伝送された2つの分配信号のうち、位相が進んでいる側の分配信号を略180度遅延する2分の1波長線路と、上記信号路により伝送された2つの分配信号のうち、位相が遅れている側の分配信号と上記2分の1波長線路により位相が遅延された分配信号を合成するウィルキンソン分配器とから合成器が構成されていることを特徴とする請求項1記載の歪補償回路。 - ラットレース型分配器を用いて、分配器及び合成器が構成されていることを特徴とする請求項1記載の歪補償回路。
- マーチャントバラン、同軸バラン、あるいは、アクティブバランを用いて、分配器及び合成器が構成されていることを特徴とする請求項1記載の歪補償回路。
- キャパシタが挿入されている線路、あるいは、結合線路を用いて、2つの信号路が構成されていることを特徴とする請求項1から請求項4のうちのいずれか1項記載の歪補償回路。
- 分配器及び合成器が、分配信号における直流成分の伝送を阻止する機能を備えていることを特徴とする請求項1から請求項4のうちのいずれか1項記載の歪補償回路。
- インダクタがダイオードと直列に接続されていることを特徴とする請求項1から請求項6のうちのいずれか1項記載の歪補償回路。
- インダクタが抵抗又はダイオードと並列に接続されていることを特徴とする請求項1から請求項6のうちのいずれか1項記載の歪補償回路。
- ダイオードが直列又は並列に複数個接続されていることを特徴とする請求項1から請求項6のうちのいずれか1項記載の歪補償回路。
- 外部回路との反射特性を改善する整合回路が信号路に挿入されていることを特徴とする請求項1から請求項6のうちのいずれか1項記載の歪補償回路。
- 請求項1に記載の歪補償回路が複数縦続接続されていることを特徴とする歪補償回路。
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