WO2021199431A1 - 高周波増幅器、無線通信装置及びレーダ装置 - Google Patents

高周波増幅器、無線通信装置及びレーダ装置 Download PDF

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純 神岡
新庄　真太郎
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三菱電機株式会社
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    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Definitions

  • the present disclosure relates to a high-frequency amplifier for amplifying a signal, a wireless communication device including a high-frequency amplifier, and a radar device including a high-frequency amplifier.
  • Wireless communication devices and radar devices may be equipped with a high frequency amplifier that amplifies high frequency signals.
  • the high-frequency amplifier includes, for example, a source-grounded multi-finger field effect transistor (FET), and the source-grounded FET amplifies a high-frequency signal.
  • FET source-grounded multi-finger field effect transistor
  • the output power of the high-frequency amplifier increases as the voltage applied to the drain of the FET increases. However, since the FET has a withstand voltage, the drain voltage of the FET is limited.
  • Patent Document 1 discloses a high-frequency amplifier in which a drain of a grounded FET and a source of a grounded gate FET whose gate is grounded via a capacitor are connected.
  • a plurality of gate fingers included in the gate-grounded FET are bundled by a gate bus bar.
  • One end of the capacitor is connected to the gate bus bar, and the other end of the capacitor is grounded.
  • the drain of the source grounded FET is twice as much as that of the high frequency amplifier having only one source grounded FET. There is a possibility that a voltage can be applied.
  • the parasitic component between the respective gate fingers and the grounded gate capacitance is obtained. Are different from each other. Since the parasitic components between each gate finger and the gate ground capacitance are different from each other, an imbalance occurs in the amplification operation of each gate finger. Due to the imbalance in the amplification operation of each gate finger, the combined loss of the high frequency signal after amplification by the plurality of gate fingers increases, so that there is a problem that the output power decreases.
  • the present disclosure has been made to solve the above-mentioned problems, and an object of the present disclosure is to obtain a high-frequency amplifier capable of suppressing an imbalance in amplification operations in a plurality of gate fingers.
  • the high-frequency amplifier has a plurality of gate fingers, a plurality of drain fingers, and a plurality of source fingers, amplifies a signal to be amplified given to each gate finger, and after amplification from each drain finger. It has a source grounded transistor that outputs a signal, a plurality of source fingers connected to a plurality of drain fingers of the source grounded transistor, a plurality of drain fingers, and a plurality of gate fingers, and each drain finger of the source grounded transistor has.
  • a gate grounded transistor that amplifies the amplified signal output from the gate, a gate bus bar that is connected to a plurality of gate fingers of the gate grounded transistor, and a plurality of gate bus bars that are connected at one end and grounded at the other end.
  • a plurality of capacitors are arranged at positions where the impedances in anticipation of the capacitor side are aligned with each other from each gate finger of the grounded gate transistor.
  • the high frequency amplifier is configured so that a plurality of capacitors are arranged at positions where the impedances expected from the capacitor side are aligned with each other from each gate finger of the grounded gate transistor. Therefore, the high frequency amplifier according to the present disclosure can suppress the imbalance of the amplification operation in the plurality of gate fingers.
  • FIG. 1 It is a block diagram which shows the wireless communication apparatus which includes the high frequency amplifier 1 which concerns on Embodiment 1.
  • FIG. It is a block diagram which shows the radar apparatus which includes the high frequency amplifier 1 which concerns on Embodiment 1.
  • FIG. It is a block diagram which shows the high frequency amplifier 1 which concerns on Embodiment 1.
  • FIG. It is an equivalent circuit diagram which shows the high frequency amplifier 1 which concerns on Embodiment 1.
  • It is a block diagram which shows the other high frequency amplifier 1 which concerns on Embodiment 1.
  • FIG. It is a block diagram which shows the other high frequency amplifier 1 which concerns on Embodiment 1.
  • FIG. It is a block diagram which shows the other high frequency amplifier 1 which concerns on Embodiment 1.
  • FIG. 1 It is a block diagram which shows the other high frequency amplifier 1 which concerns on Embodiment 1.
  • FIG. It is sectional drawing of the part from A 1 to A 2 of FIG. It is a block diagram which shows the high frequency amplifier 1 which concerns on Embodiment 2.
  • FIG. It is an equivalent circuit diagram which shows the high frequency amplifier 1 which concerns on Embodiment 2.
  • FIG. It is a block diagram which shows the other high frequency amplifier 1 which concerns on Embodiment 2.
  • FIG. 1 is a configuration diagram showing a wireless communication device including the high frequency amplifier 1 according to the first embodiment.
  • the high-frequency amplifier 1 included in the wireless communication device shown in FIG. 1 amplifies the high-frequency signal as the signal to be amplified, and outputs the amplified high-frequency signal to the transmitting antenna 2.
  • the transmitting antenna 2 radiates radio waves related to high-frequency signals output from the high-frequency amplifier 1 into space.
  • FIG. 2 is a configuration diagram showing a radar device including the high frequency amplifier 1 according to the first embodiment.
  • the high-frequency amplifier 1 included in the radar device shown in FIG. 2 amplifies the radar signal as the signal to be amplified, and outputs the amplified radar signal to the transmitting antenna 3.
  • the transmitting antenna 3 radiates radio waves related to the radar signal output from the high frequency amplifier 1 into space.
  • FIG. 3 is a configuration diagram showing a high frequency amplifier 1 according to the first embodiment.
  • FIG. 4 is an equivalent circuit diagram showing the high frequency amplifier 1 according to the first embodiment.
  • the signal input terminal 11 is a terminal to which a high frequency signal, a radar signal, or a received signal is given as a signal to be amplified from the outside.
  • a high frequency signal is given to the signal input terminal 11.
  • an input side matching circuit is connected to the signal input terminal 11.
  • the grounded source transistor 12 has a gate electrode 12a, a drain electrode 12b, and a source electrode 12c.
  • the gate electrode 12a of the source grounded transistor 12 is connected to the signal input terminal 11.
  • the drain electrode 12b of the source grounded transistor 12 is connected to the source electrode 32a of the gate grounded transistor 32 described later.
  • the source electrode 12c of the source grounded transistor 12 is connected to the ground.
  • the source ground transistor 12 amplifies the high frequency signal given to the gate electrode 12a, and outputs the amplified high frequency signal from the drain electrode 12b to the source electrode 32a of the gate ground transistor 32.
  • the source grounded transistor 12 for example, a GaN multi-finger transistor formed by GaN (Gallium Nitride) on an MMIC (Monolithic Microwave Integrated Circuit) is used.
  • the gate electrode 12a has a gate bus bar 13 and gate fingers 14-1 to 14-8.
  • the gate electrode 12a has eight gate fingers 14-1 to 14-8.
  • the gate electrode 12a may have a plurality of gate fingers 14, and is not limited to those having eight gate fingers 14-1 to 14-8.
  • the gate bus bar 13 is connected to the signal input terminal 11.
  • Each end of each of the gate fingers 14-1 to 14-8 is connected to the gate bus bar 13.
  • the drain electrode 12b has drain fingers 15-1 to 15-4.
  • the drain finger 15-1 is arranged between the gate finger 14-1 and the gate finger 14-2 in parallel with the gate fingers 14-1 and 14-2, respectively.
  • the drain finger 15-2 is arranged between the gate finger 14-3 and the gate finger 14-4 in parallel with the gate finger 14-3 and 14-4, respectively.
  • the drain finger 15-3 is arranged between the gate finger 14-5 and the gate finger 14-6 in parallel with each of the gate finger 14-5 and 14-6.
  • the drain finger 15-4 is arranged between the gate finger 14-7 and the gate finger 14-8 in parallel with the gate finger 14-7 and 14-8, respectively.
  • the source electrode 12c has source fingers 16-1 to 16-5.
  • the source finger 16-1 is arranged on the left side of the gate finger 14-1 in FIG. 3 in parallel with the gate finger 14-1.
  • the source finger 16-2 is arranged between the gate finger 14-2 and the gate finger 14-3 in parallel with the gate finger 14-2 and 14-3, respectively.
  • the source finger 16-3 is arranged between the gate finger 14-4 and the gate finger 14-5 in parallel with the gate finger 14-4 and 14-5, respectively.
  • the source fingers 16-4 are arranged between the gate fingers 14-6 and the gate fingers 14-7 in parallel with the gate fingers 14-6 and 14-7, respectively.
  • the source finger 16-5 is arranged on the right side of the gate finger 14-8 in FIG. 3 in parallel with the gate finger 14-8.
  • One end of the via hole 17-n is connected to the source finger 16-n, and the other end of the via hole 17-n is connected to the ground.
  • the bus bar 18 is connected to the drain fingers 15-1 to 15-4 included in the source grounded transistor 12, and is also connected to the source fingers 33-1 to 33-8 included in the gate grounded transistor 32.
  • the gate terminal 31 has gate terminals 31-1 and 31-2.
  • the gate terminal 31 is a terminal to which a gate bias is applied.
  • Each of the gate terminals 31-1 and 31-2 is connected to a gate bus bar 38, which will be described later.
  • the grounded gate transistor 32 has a source electrode 32a, a drain electrode 32b, and a gate electrode 32c.
  • the source electrode 32a of the gate grounded transistor 32 is connected to the drain electrode 12b of the source grounded transistor 12.
  • the drain electrode 32b of the gate grounded transistor 32 is connected to a signal output terminal 37 described later.
  • the gate electrode 32c of the gate grounded transistor 32 is connected to the gate terminal 31 and the capacitor 39.
  • the capacitor 39 is any of the capacitors 39-1 to 39-8 described later.
  • the gate ground transistor 32 amplifies the high frequency signal output from the drain electrode 12b of the source ground transistor 12, and outputs the amplified high frequency signal from the drain electrode 32b to the signal output terminal 37.
  • the grounded gate transistor 32 for example, a GaN multi-finger transistor formed of GaN on an MMIC is used.
  • the source electrode 32a has source fingers 33-1 to 33-8. Each end of the source fingers 33-1 to 33-8 is connected to the bus bar 18.
  • the drain electrode 32b has drain fingers 34-1 to 34-4. Each end of each of the drain fingers 34-1 to 34-4 is connected to a drain bus bar 36 described later.
  • the drain finger 34-1 is arranged between the gate finger 35-1 described later and the gate finger 35-2 described later in parallel with the gate fingers 35-1 and 35-2, respectively.
  • the drain finger 34-2 is arranged between the gate finger 35-3 described later and the gate finger 35-4 described later in parallel with the gate fingers 35-3 and 35-4, respectively.
  • the drain finger 34-3 is arranged between the gate finger 35-5 described later and the gate finger 35-6 described later in parallel with each of the gate fingers 35-5 and 35-6.
  • the drain finger 34-4 is arranged between the gate finger 35-7 described later and the gate finger 35-8 described later in parallel with the gate fingers 35-7 and 35-8, respectively.
  • the gate electrode 32c has gate fingers 35-1 to 35-8. Each end of each of the gate fingers 35-1 to 35-8 is connected to the gate bus bar 38.
  • the gate finger 35-1 is arranged between the source finger 33-1 and the drain finger 34-1 in parallel with each of the source finger 33-1 and the drain finger 34-1.
  • the gate finger 35-2 is arranged between the drain finger 34-1 and the source finger 33-2 in parallel with the drain finger 34-1 and the source finger 33-2, respectively.
  • the gate finger 35-3 is arranged between the source finger 33-3 and the drain finger 34-2 in parallel with the source finger 33-3 and the drain finger 34-2, respectively.
  • the gate finger 35-4 is arranged between the drain finger 34-2 and the source finger 33-4 in parallel with each of the drain finger 34-2 and the source finger 33-4.
  • the gate finger 35-5 is arranged between the source finger 33-5 and the drain finger 34-3 in parallel with the source finger 33-5 and the drain finger 34-3, respectively.
  • the gate finger 35-6 is arranged between the drain finger 34-3 and the source finger 33-6 in parallel with the drain finger 34-3 and the source finger 33-6, respectively.
  • the gate finger 35-7 is arranged between the source finger 33-7 and the drain finger 34-4 in parallel with the source finger 33-7 and the drain finger 34-4, respectively.
  • the gate finger 35-8 is arranged between the drain finger 34-4 and the source finger 33-8 in parallel with the drain finger 34-4 and the source finger 33-8, respectively.
  • the drain bus bar 36 is connected to each of the drain fingers 34-1 to 34-4 and the signal output terminal 37.
  • the signal output terminal 37 is connected to the drain bus bar 36.
  • the signal output terminal 37 is a terminal for outputting a high frequency signal after amplification by the grounded gate transistor 32 to the outside.
  • an output side matching circuit is connected to the signal output terminal 37.
  • the gate bus bar 38 is connected to the gate terminals 31-1 and 31-2, the gate fingers 35-1 to 35-8, and the capacitors 39-1 to 39-8 described later, respectively.
  • Each end of the capacitors 39-1 to 39-8 is connected to the gate bus bar 38.
  • the other ends of the capacitors 39-1 to 39-8 are connected to the ground.
  • the capacitor 39-1 is provided on the upper layer of the source finger 16-1.
  • the capacitor 39-2 is provided on the upper layer of the source finger 16-2, and the capacitor 39-3 is provided on the upper layer of the source finger 16-2.
  • the capacitor 39-4 is provided on the upper layer of the source finger 16-3, and the capacitor 39-5 is provided on the upper layer of the source finger 16-3.
  • the capacitor 39-6 is provided on the upper layer of the source finger 16-4, and the capacitor 39-6 is provided on the upper layer of the source finger 16-4.
  • the capacitors 39-8 are provided on the upper layer of the source fingers 16-5.
  • the impedance that is expected on the capacitor 39 side is the combined impedance when all of the capacitors 39-1 to 39-8 are expected. That is, from each gate finger 35-m of the gate ground transistor 32, one capacitor 39 related to each gate finger 35-m of the gate ground transistor 32 among the capacitors 39-1 to 39-8.
  • Capacitors 39-1 to 39-8 are arranged at positions where the distances Lm to ⁇ m are aligned with each other.
  • One of the related capacitors 39-m is the capacitor among the capacitors 39-1 to 39-8 that has a corresponding relationship with the gate finger 35-m, that is, the capacitor closest to the gate finger 35-m. That is, among the capacitors 39-1 to 39-8, the capacitor related to the gate finger 35-m is the capacitor 39-m.
  • the impedance expected on the capacitor 39 side includes the impedance of the capacitor 39.
  • a DC drain voltage is applied to the signal output terminal 37 to enable the operation of both the source grounded transistor 12 and the gate grounded transistor 32. Further, a DC gate voltage is applied to the signal input terminal 11 in order to enable the operation of the source grounded transistor 12. Further, in order to enable the operation of the grounded gate transistor 32, a DC gate voltage is applied to the gate terminal 31 of either the gate terminal 31-1 or the gate terminal 31-2.
  • the high-frequency signal When a high-frequency signal is given to the signal input terminal 11 as the signal to be amplified, the high-frequency signal is distributed to the gate fingers 14-1 to 14-8 by the gate bus bar 13.
  • the source grounded transistor 12 amplifies the respective high frequency signals when the respective high frequency signals after distribution by the gate bus bar 13 are given to the gate fingers 14-1 to 14-8. Then, the grounded source transistor 12 outputs the high-frequency signals after each amplification to the drain fingers 15-1 to 15-4.
  • the amplified high-frequency signals output to the drain fingers 15-1 to 15-4 are distributed to the source fingers 33-1 to 33-8 by the bus bar 18.
  • the gate grounded transistor 32 amplifies the respective high frequency signals when the respective high frequency signals after distribution by the bus bar 18 are given to the source fingers 33-1 to 33-8. Then, the grounded gate transistor 32 outputs the high-frequency signals after each amplification to the drain fingers 34-1 to 34-4. The amplified high-frequency signals output to the drain fingers 34-1 to 34-4 are combined by the drain bus bar 36, and the combined high-frequency signals are output to the signal output terminal 37.
  • the source grounded transistor 12 and the gate grounded transistor 32 ideally operate in the same phase and with the same amplitude.
  • the high frequency amplifier 1 When the grounded source transistor 12 and the grounded gate transistor 32 operate in the same phase and with the same amplitude, the high frequency amplifier 1 has twice the drain voltage of the signal output terminal 37 as compared with the high frequency amplifier having only one grounded source transistor. Can be applied to. Therefore, the high-frequency amplifier 1 when operating in phase and with the same amplitude can obtain twice as much output power as a high-frequency amplifier having only one grounded source transistor.
  • the arrows indicate the parts that make up the parasitic impedance between the gate finger 35-m and the capacitor 39-m.
  • the impedances expected from the respective gate fingers 35-m to the capacitor 39-m are substantially equal.
  • the impedances expected from the respective gate fingers 35-m to the capacitor 39-m may be deviated from each other within a range where there is no practical problem. If each impedance has a phase shift of, for example, ⁇ 2 ° or less with respect to the operating frequency, there is no problem in practical use.
  • FIG. 6 is a configuration diagram showing another high frequency amplifier 1 according to the first embodiment.
  • the capacitor 39-11 is a capacitor in which the capacitor 39-2 and the capacitor 39-3 are put together, and is related to each of the gate finger 35-2 and the gate finger 35-3.
  • the capacitor 39-12 is a capacitor in which the capacitor 39-4 and the capacitor 39-5 are put together, and is related to each of the gate finger 35-4 and the gate finger 35-5.
  • the capacitor 39-13 is a capacitor in which the capacitor 39-6 and the capacitor 39-7 are put together, and is related to each of the gate finger 35-6 and the gate finger 35-7. If the capacitance of the capacitor 39-11 is C11, the capacitance of the capacitor 39-12 is C12, and the capacitance of the capacitor 39-13 is C13, the capacitances C1 and C8 of the capacitors 39-1, 39-8 are given by the following equation (1). ), It is half of the capacities C11, C12, and C13.
  • the capacitances C1 and C8 of the capacitors 39-1 and 39-8 are half of the capacitors C11, C12 and C13.
  • the capacitances C1 and C8 of the capacitors 39-1 and 39-8 are not limited to those having half the capacitances C11, C12 and C13.
  • the high frequency signals given from the drain fingers 15-1 to 15-4 of the source ground transistor 12 to the source fingers 33-1 to 33-8 of the gate ground transistor 32 may not be completely in phase. Further, the impedances of the gate fingers 35-1 to 35-8 of the grounded gate transistor 32 in anticipation of the signal output terminals 37 may not be equal.
  • the imbalance of the respective amplification operations in the gate fingers 35-1 to 35-8 is eliminated.
  • the capacitances of the capacitors 39-1, 39-8 are large. If C1 and C8 are made smaller than half of the capacitances C11, C12 and C13, the imbalance is eliminated.
  • the high frequency amplifier 1 has gate fingers 14-1 to 14-8, drain fingers 15-1 to 15-4, and source fingers 16-1 to 16-5, and the respective gate fingers.
  • the source grounding transistor 12 that outputs a signal, the source fingers 33-1 to 33-8 connected to the drain fingers 15-1 to 15-4 of the source grounding transistor 12, the drain fingers 34-1 to 34-4, and the drain fingers 34-1 to 34-4. It has gate fingers 35-1 to 35-8, and includes a gate ground transistor 32 that amplifies the amplified signal output from each drain finger 15-j of the source ground transistor 12.
  • the high frequency amplifier 1 has a gate bus bar 38 connected to the gate fingers 35-1 to 35-8 included in the gate ground transistor 32, and a capacitor 39 having one end connected to the gate bus bar 38 and the other end grounded. It has -1 to 39-8. Then, in the high frequency amplifier 1, the capacitors 39-1 to 39-8 are arranged at positions where the impedances in anticipation of the capacitor 39 side are aligned with each other from each gate finger 35-m of the grounded gate transistor 32. Configured. Therefore, the high frequency amplifier 1 can suppress the imbalance of the amplification operation in the gate fingers 35-1 to 35-8.
  • FIG. 7 is a configuration diagram showing another high frequency amplifier 1 according to the first embodiment.
  • the high frequency amplifier 1 shown in FIG. 7 has drain source fingers 20-1 to 20-8.
  • the drain source fingers 20-1 to 20-8 are fingers in which the drain fingers 15-1 to 15-4 of the source grounded transistor 12 and the source fingers 33-1 to 33-8 of the gate grounded transistor 32 are integrated. Is. Then, in the high frequency amplifier 1 shown in FIG.
  • the high-frequency amplifier 1 shown in FIG. 7 includes capacitors 39-1, 39-8, 39-11, 39-12, 39-13, similarly to the high-frequency amplifier 1 shown in FIG. 6, but is shown in FIG. Similar to the high frequency amplifier 1, capacitors 39-1 to 39-8 may be provided. If the grounded source transistor 12 and the grounded gate transistor 32 are dual gate transistors, it is possible to realize a high frequency amplifier having a higher frequency or a wider band than the high frequency amplifier 1 shown in FIGS. 3 and 6. If the gate of the grounded source transistor 12 and the gate of the grounded gate transistor 32 are on the same channel, the drain source fingers 20-1 to 20-8 may be omitted.
  • FIG. 8 is a configuration diagram showing another high frequency amplifier 1 according to the first embodiment.
  • FIG. 9 is a cross-sectional view of a portion of FIG . 8 from A 1 to A 2.
  • the configuration in which one end of the condenser 39-m is connected to the gate finger 35-m via the air bridge 40-m is higher than the configuration in which one end of the condenser 39-m is connected to the gate bus bar 38.
  • the parasitic component between 35-m and the capacitor 39-m becomes smaller.
  • Embodiment 2 In the second embodiment, the high frequency amplifier 1 including the shunt feedback capacitors 51-1 to 51-4 will be described.
  • FIG. 10 is a configuration diagram showing a high frequency amplifier 1 according to the second embodiment.
  • the same reference numerals as those in FIGS. 3 and 6 indicate the same or corresponding parts, and thus the description thereof will be omitted.
  • shunt feedback capacitors 51-1 to 51-4 are applied to the high frequency amplifier 1 shown in FIG.
  • FIG. 11 is an equivalent circuit diagram showing the high frequency amplifier 1 according to the second embodiment.
  • the same reference numerals as those in FIG. 4 indicate the same or corresponding parts, and thus the description thereof will be omitted.
  • the shunt feedback capacitor 51 is any one of the shunt feedback capacitors 51-1 to 51-4.
  • the other end of the shunt feedback capacitor 51-j is connected to the drain finger 15-j.
  • One end of the air bridge 52-j is connected to the drain finger 34-j, and the other end of the air bridge 52-j is connected to one end of the shunt feedback capacitor 51-j.
  • the high frequency amplifier 1 includes the shunt feedback capacitors 51-1 to 51-4, impedance matching between the source grounded transistor 12 and the gate grounded transistor 32 can be achieved. Since the shunt feedback capacitors 51-1 to 51-4 are dispersedly arranged for each drain finger 15-j, the unbalanced operation of the drain fingers 15-1 to 15-4 is suppressed.
  • FIG. 12 is a configuration diagram showing another high frequency amplifier 1 according to the second embodiment.
  • gate fingers 14-1 to 14-8, source fingers 16-1 to 16-5, drain source fingers 20-1 to 20-8, and drain fingers 34-1 to 34 -4 and gate fingers 35-1 to 35-8 are arranged in parallel with each other.
  • the high-frequency amplifier 1 shown in FIG. 12 includes capacitors 39-1, 39-8, 39-11, 39-12, 39-13, similarly to the high-frequency amplifier 1 shown in FIG.
  • capacitors 39-1 to 39-8 may be provided. If the grounded source transistor 12 and the grounded gate transistor 32 are dual gate transistors, it is possible to realize a high frequency amplifier having a higher frequency or a wider band than the high frequency amplifier 1 shown in FIG.
  • the capacitors 39-1 to 39-8, or the capacitors 39-1, 39-8, 39-11, 39-12, 39-13 are used as MIMs (Metal Instruments). It is realized by a Metal) capacitor.
  • the capacitors 39-1 to 39-8 and 39-11 to 39-13 are not limited to MIM capacitors, and may be realized by, for example, an interdigital capacitor.
  • the capacitors 39-1 to 39-8 and the like are formed in any of the source fingers 16-1 to 16-5.
  • each of the source grounded transistor 12 and the gate grounded transistor 32 is realized by a GaN multi-finger transistor.
  • each of the source grounded transistor 12 and the gate grounded transistor 32 may be a transistor formed on a substrate whose substrate material is GaAs (gallium arsenide) or the like.
  • each of the grounded source transistor 12 and the grounded gate transistor 32 may be realized by a bipolar transistor instead of the field effect transistor.
  • each capacitor 39 is arranged at a position sandwiched between the two gate fingers 14 or at a position next to the one gate finger 14.
  • a plurality of capacitors 39-1 to 39-8 and the like may be arranged at positions where the impedances expected from the capacitor 39 side are aligned with each other from each gate finger 35-m, as shown in FIGS. 3 or 5 and the like. It is not limited to those that are arranged.
  • the capacitors 39 may be dispersedly arranged every other gate finger 14, and the effect of reducing imbalance can be obtained.
  • the source grounded transistor 12 and the gate grounded transistor 32 are connected in series as two transistors. However, this is only an example, and three or more transistors may be connected in cascade.
  • the present disclosure is suitable for high frequency amplifiers that amplify high frequency signals.
  • the present disclosure is suitable for wireless communication devices including high frequency amplifiers.
  • the present disclosure is suitable for radar devices including high frequency amplifiers.
  • 1 High frequency amplifier 2 Transmitting antenna, 3 Transmitting antenna, 11 Signal input terminal, 12 Source grounded transistor, 12a Gate electrode, 12b Drain electrode, 12c Source electrode, 13 Gate bus bar, 14, 14-1 to 14-8 Gate finger, 15-1 to 15-4 drain finger, 16-1 to 16-5 source finger, 17-1 to 17-5 via hole, 18 bus bar, 20-1 to 20-8 drain source finger, 31,31-1,31 -2 Gate terminal, 32 gate grounded transistor, 32a source electrode, 32b drain electrode, 32c gate electrode, 33-1 to 33-8 source finger, 34-1 to 34-4 drain finger, 35-1 to 35-8 gate Finger, 36 drain bus bar, 37 signal output terminal, 38 gate bus bar, 39, 39-1 to 39-8 capacitors, 40-1 to 40-8 air bridge, 51, 51-1 to 51-4 shunt feedback capacitors, 52 -1 to 52-4 Air bridge.

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Abstract

高周波増幅器（１）が、ゲートフィンガ（１４－１）～（１４－８）、ドレインフィンガ（１５－１）～（１５－４）及びソースフィンガ（１６－１）～（１６－５）を有し、それぞれのゲートフィンガ（１４－ｍ）（ｍ＝１，２，・・・，８）に与えられた増幅対象の信号を増幅し、それぞれのドレインフィンガ（１５－ｊ）（ｊ＝１，２，３，４）から増幅後の信号を出力するソース接地トランジスタ（１２）と、ソース接地トランジスタ（１２）が有するドレインフィンガ（１５－１）～（１５－４）と接続されているソースフィンガ（３３－１）～（３３－８）、ドレインフィンガ（３４－１）～（３４－４）及びゲートフィンガ（３５－１）～（３５－８）を有し、ソース接地トランジスタ（１２）が有するそれぞれのドレインフィンガ（１５－ｊ）から出力された増幅後の信号を増幅するゲート接地トランジスタ（３２）とを備えている。また、高周波増幅器（１）が、ゲート接地トランジスタ（３２）が有するゲートフィンガ（３５－１）～（３５－８）と接続されているゲートバスバー（３８）と、ゲートバスバー（３８）と一端が接続され、他端が接地されているコンデンサ（３９－１）～（３９－８）とを備えている。そして、高周波増幅器（１）は、ゲート接地トランジスタ（３２）が有するそれぞれのゲートフィンガ（３５－ｍ）から、コンデンサ（３９）側を見込んだインピーダンスが互いに揃う位置に、コンデンサ（３９－１）～（３９－８）が配置されているように構成した。

Description

高周波増幅器、無線通信装置及びレーダ装置
　本開示は、信号を増幅する高周波増幅器と、高周波増幅器を備える無線通信装置と、高周波増幅器を備えるレーダ装置とに関するものである。
　無線通信装置及びレーダ装置は、高周波信号を増幅する高周波増幅器を実装していることがある。当該高周波増幅器は、例えば、ソース接地のマルチフィンガ電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を備え、ソース接地のＦＥＴが、高周波信号を増幅する。
　当該高周波増幅器の出力電力は、ＦＥＴのドレインに印加される電圧が高い程、大きくなる。しかし、ＦＥＴには耐電圧があるため、ＦＥＴのドレイン電圧は制限を受ける。
　以下の特許文献１には、ソース接地のＦＥＴのドレインと、ゲートがコンデンサを介して接地されているゲート接地のＦＥＴのソースとが接続されている高周波増幅器が開示されている。
　特許文献１に開示されている高周波増幅器では、ゲート接地のＦＥＴが有する複数のゲートフィンガが、ゲートバスバーによって束ねられている。ゲートバスバーには、コンデンサの一端が接続され、当該コンデンサの他端は接地されている。
国際公開２０１４－０７３０９１号公報
　特許文献１に開示されている高周波増幅器では、コンデンサの容量値が適正に設定されていれば、１つのソース接地のＦＥＴのみを備える高周波増幅器と比べて、ソース接地のＦＥＴのドレインに２倍の電圧を印加できる可能性がある。
　しかし、特許文献１に開示されている高周波増幅器では、ゲート接地のＦＥＴが有するそれぞれのゲートフィンガからコンデンサまでの距離が互いに異なっているため、それぞれのゲートフィンガとゲート接地容量との間の寄生成分が互いに異なっている。それぞれのゲートフィンガとゲート接地容量との間の寄生成分が互いに異なっているために、それぞれのゲートフィンガの増幅動作にアンバランスが生じる。それぞれのゲートフィンガの増幅動作にアンバランスが生じることによって、複数のゲートフィンガによる増幅後の高周波信号の合成損失が大きくなるため、出力電力が低下してしまうという課題があった。
　本開示は、上記のような課題を解決するためになされたもので、複数のゲートフィンガにおける増幅動作のアンバランスを抑えることができる高周波増幅器を得ることを目的とする。
　本開示に係る高周波増幅器は、複数のゲートフィンガ、複数のドレインフィンガ及び複数のソースフィンガを有し、それぞれのゲートフィンガに与えられた増幅対象の信号を増幅し、それぞれのドレインフィンガから増幅後の信号を出力するソース接地トランジスタと、ソース接地トランジスタが有する複数のドレインフィンガと接続されている複数のソースフィンガ、複数のドレインフィンガ及び複数のゲートフィンガを有し、ソース接地トランジスタが有するそれぞれのドレインフィンガから出力された増幅後の信号を増幅するゲート接地トランジスタと、ゲート接地トランジスタが有する複数のゲートフィンガと接続されているゲートバスバーと、ゲートバスバーと一端が接続され、他端が接地されている複数のコンデンサとを備え、ゲート接地トランジスタが有するそれぞれのゲートフィンガから、コンデンサ側を見込んだインピーダンスが互いに揃う位置に、複数のコンデンサが配置されている。
　本開示によれば、ゲート接地トランジスタが有するそれぞれのゲートフィンガから、コンデンサ側を見込んだインピーダンスが互いに揃う位置に、複数のコンデンサが配置されているように、高周波増幅器を構成した。したがって、本開示に係る高周波増幅器は、複数のゲートフィンガにおける増幅動作のアンバランスを抑えることができる。
実施の形態１に係る高周波増幅器１を備える無線通信装置を示す構成図である。 実施の形態１に係る高周波増幅器１を備えるレーダ装置を示す構成図である。 実施の形態１に係る高周波増幅器１を示す構成図である。 実施の形態１に係る高周波増幅器１を示す等価回路図である。 ゲートフィンガ３５－ｍ（ｍ＝１，２，・・・，８）からコンデンサ３９－ｍを見込んだインピーダンスを示す説明図である。 実施の形態１に係る他の高周波増幅器１を示す構成図である。 実施の形態１に係る他の高周波増幅器１を示す構成図である。 実施の形態１に係る他の高周波増幅器１を示す構成図である。 図８のＡ１からＡ２に至る部分の断面図である。 実施の形態２に係る高周波増幅器１を示す構成図である。 実施の形態２に係る高周波増幅器１を示す等価回路図である。 実施の形態２に係る他の高周波増幅器１を示す構成図である。
　以下、本開示をより詳細に説明するために、本開示を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、実施の形態１に係る高周波増幅器１を備える無線通信装置を示す構成図である。
　図１に示す無線通信装置が備える高周波増幅器１は、増幅対象の信号として、高周波信号を増幅し、増幅後の高周波信号を送信アンテナ２に出力する。
　送信アンテナ２は、高周波増幅器１から出力された高周波信号に係る電波を空間に放射する。
　図２は、実施の形態１に係る高周波増幅器１を備えるレーダ装置を示す構成図である。
　図２に示すレーダ装置が備える高周波増幅器１は、増幅対象の信号として、レーダ信号を増幅し、増幅後のレーダ信号を送信アンテナ３に出力する。
　送信アンテナ３は、高周波増幅器１から出力されたレーダ信号に係る電波を空間に放射する。
　図３は、実施の形態１に係る高周波増幅器１を示す構成図である。
　図４は、実施の形態１に係る高周波増幅器１を示す等価回路図である。
　信号入力端子１１は、外部から増幅対象の信号として、高周波信号、レーダ信号、又は、受信信号が与えられる端子である。ここでは、説明の便宜上、高周波信号が信号入力端子１１に与えられるものとする。
　図３に示す高周波増幅器１では、記載を省略しているが、信号入力端子１１には入力側整合回路が接続されている。
　ソース接地トランジスタ１２は、ゲート電極１２ａ、ドレイン電極１２ｂ及びソース電極１２ｃを有している。
　ソース接地トランジスタ１２のゲート電極１２ａは、信号入力端子１１と接続されている。
　ソース接地トランジスタ１２のドレイン電極１２ｂは、後述するゲート接地トランジスタ３２のソース電極３２ａと接続されている。
　ソース接地トランジスタ１２のソース電極１２ｃは、グランドと接続されている。
　ソース接地トランジスタ１２は、ゲート電極１２ａに与えられた高周波信号を増幅し、ドレイン電極１２ｂから増幅後の高周波信号をゲート接地トランジスタ３２のソース電極３２ａに出力する。
　なお、ソース接地トランジスタ１２としては、例えば、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ　Ｍｉｃｒｏｗａｖｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）上にＧａＮ（Ｇａｌｌｉｕｍ　Ｎｉｔｒｉｄｅ）によって形成されたＧａＮマルチフィンガトランジスタが用いられる。
　ゲート電極１２ａは、ゲートバスバー１３及びゲートフィンガ１４－１～１４－８を有している。
　図３に示す高周波増幅器１では、ゲート電極１２ａが、８本のゲートフィンガ１４－１～１４－８を有している。しかし、ゲート電極１２ａは、複数のゲートフィンガ１４を有していればよく、８本のゲートフィンガ１４－１～１４－８を有しているものに限るものではない。
　ゲートバスバー１３は、信号入力端子１１と接続されている。
　ゲートフィンガ１４－１～１４－８におけるそれぞれの一端は、ゲートバスバー１３と接続されている。
　ドレイン電極１２ｂは、ドレインフィンガ１５－１～１５－４を有している。
　ドレインフィンガ１５－１は、ゲートフィンガ１４－１とゲートフィンガ１４－２との間に、ゲートフィンガ１４－１，１４－２のそれぞれと平行に配置されている。
　ドレインフィンガ１５－２は、ゲートフィンガ１４－３とゲートフィンガ１４－４との間に、ゲートフィンガ１４－３，１４－４のそれぞれと平行に配置されている。
　ドレインフィンガ１５－３は、ゲートフィンガ１４－５とゲートフィンガ１４－６との間に、ゲートフィンガ１４－５，１４－６のそれぞれと平行に配置されている。
　ドレインフィンガ１５－４は、ゲートフィンガ１４－７とゲートフィンガ１４－８との間に、ゲートフィンガ１４－７，１４－８のそれぞれと平行に配置されている。
　ソース電極１２ｃは、ソースフィンガ１６－１～１６－５を有している。
　ソースフィンガ１６－ｎ（ｎ＝１，２，３，４，５）は、ビアホール１７－ｎを有するＩＳＶ（Ｉｎｄｉｖｉｄｕａｌ　Ｓｏｕｒｃｅ　Ｖｉａ）構造のソース電極である。
　ソースフィンガ１６－１は、図３中、ゲートフィンガ１４－１の左隣に、ゲートフィンガ１４－１と平行に配置されている。
　ソースフィンガ１６－２は、ゲートフィンガ１４－２とゲートフィンガ１４－３との間に、ゲートフィンガ１４－２，１４－３のそれぞれと平行に配置されている。
　ソースフィンガ１６－３は、ゲートフィンガ１４－４とゲートフィンガ１４－５との間に、ゲートフィンガ１４－４，１４－５のそれぞれと平行に配置されている。
　ソースフィンガ１６－４は、ゲートフィンガ１４－６とゲートフィンガ１４－７との間に、ゲートフィンガ１４－６，１４－７のそれぞれと平行に配置されている。
　ソースフィンガ１６－５は、図３中、ゲートフィンガ１４－８の右隣に、ゲートフィンガ１４－８と平行に配置されている。
　ビアホール１７－ｎの一端は、ソースフィンガ１６－ｎと接続され、ビアホール１７－ｎの他端は、グランドと接続されている。
　バスバー１８は、ソース接地トランジスタ１２が有するドレインフィンガ１５－１～１５－４と接続され、また、ゲート接地トランジスタ３２が有するソースフィンガ３３－１～３３－８と接続されている。
　ゲート端子３１は、　ゲート端子３１－１，３１－２を有している。
　ゲート端子３１は、ゲートバイアスが印加される端子である。
　ゲート端子３１－１，３１－２のそれぞれは、後述するゲートバスバー３８と接続されている。
　ゲート接地トランジスタ３２は、ソース電極３２ａ、ドレイン電極３２ｂ及びゲート電極３２ｃを有している。
　ゲート接地トランジスタ３２のソース電極３２ａは、ソース接地トランジスタ１２のドレイン電極１２ｂと接続されている。
　ゲート接地トランジスタ３２のドレイン電極３２ｂは、後述する信号出力端子３７と接続されている。
　ゲート接地トランジスタ３２のゲート電極３２ｃは、ゲート端子３１及びコンデンサ３９と接続されている。コンデンサ３９は、後述するコンデンサ３９－１～３９－８のいずれかである。
　ゲート接地トランジスタ３２は、ソース接地トランジスタ１２のドレイン電極１２ｂから出力された高周波信号を増幅し、ドレイン電極３２ｂから増幅後の高周波信号を信号出力端子３７に出力する。
　なお、ゲート接地トランジスタ３２としては、例えば、ＭＭＩＣ上にＧａＮによって形成されたＧａＮマルチフィンガトランジスタが用いられる。
　ソース電極３２ａは、ソースフィンガ３３－１～３３－８を有している。
　ソースフィンガ３３－１～３３－８におけるそれぞれの一端は、バスバー１８と接続されている。
　ドレイン電極３２ｂは、ドレインフィンガ３４－１～３４－４を有している。
　ドレインフィンガ３４－１～３４－４におけるそれぞれの一端は、後述するドレインバスバー３６と接続されている。
　ドレインフィンガ３４－１は、後述するゲートフィンガ３５－１と後述するゲートフィンガ３５－２との間に、ゲートフィンガ３５－１，３５－２のそれぞれと平行に配置されている。
　ドレインフィンガ３４－２は、後述するゲートフィンガ３５－３と後述するゲートフィンガ３５－４との間に、ゲートフィンガ３５－３，３５－４のそれぞれと平行に配置されている。
　ドレインフィンガ３４－３は、後述するゲートフィンガ３５－５と後述するゲートフィンガ３５－６との間に、ゲートフィンガ３５－５，３５－６のそれぞれと平行に配置されている。
　ドレインフィンガ３４－４は、後述するゲートフィンガ３５－７と後述するゲートフィンガ３５－８との間に、ゲートフィンガ３５－７，３５－８のそれぞれと平行に配置されている。
　ゲート電極３２ｃは、ゲートフィンガ３５－１～３５－８を有している。
　ゲートフィンガ３５－１～３５－８におけるそれぞれの一端は、ゲートバスバー３８と接続されている。
　ゲートフィンガ３５－１は、ソースフィンガ３３－１とドレインフィンガ３４－１との間に、ソースフィンガ３３－１及びドレインフィンガ３４－１のそれぞれと平行に配置されている。
　ゲートフィンガ３５－２は、ドレインフィンガ３４－１とソースフィンガ３３－２との間に、ドレインフィンガ３４－１及びソースフィンガ３３－２のそれぞれと平行に配置されている。
　ゲートフィンガ３５－３は、ソースフィンガ３３－３とドレインフィンガ３４－２との間に、ソースフィンガ３３－３及びドレインフィンガ３４－２のそれぞれと平行に配置されている。
　ゲートフィンガ３５－４は、ドレインフィンガ３４－２とソースフィンガ３３－４との間に、ドレインフィンガ３４－２及びソースフィンガ３３－４のそれぞれと平行に配置されている。
　ゲートフィンガ３５－５は、ソースフィンガ３３－５とドレインフィンガ３４－３との間に、ソースフィンガ３３－５及びドレインフィンガ３４－３のそれぞれと平行に配置されている。
　ゲートフィンガ３５－６は、ドレインフィンガ３４－３とソースフィンガ３３－６との間に、ドレインフィンガ３４－３及びソースフィンガ３３－６のそれぞれと平行に配置されている。
　ゲートフィンガ３５－７は、ソースフィンガ３３－７とドレインフィンガ３４－４との間に、ソースフィンガ３３－７及びドレインフィンガ３４－４のそれぞれと平行に配置されている。
　ゲートフィンガ３５－８は、ドレインフィンガ３４－４とソースフィンガ３３－８との間に、ドレインフィンガ３４－４及びソースフィンガ３３－８のそれぞれと平行に配置されている。
　ドレインバスバー３６は、ドレインフィンガ３４－１～３４－４及び信号出力端子３７のそれぞれと接続されている。
　信号出力端子３７は、ドレインバスバー３６と接続されている。
　信号出力端子３７は、ゲート接地トランジスタ３２による増幅後の高周波信号を外部に出力するための端子である。
　図３に示す高周波増幅器１では、記載を省略しているが、信号出力端子３７には出力側整合回路が接続されている。
　ゲートバスバー３８は、ゲート端子３１－１，３１－２、ゲートフィンガ３５－１～３５－８及び後述するコンデンサ３９－１～３９－８のそれぞれと接続されている。
　コンデンサ３９－１～３９－８におけるそれぞれの一端は、ゲートバスバー３８と接続されている。
　コンデンサ３９－１～３９－８におけるそれぞれの他端は、グランドと接続されている。
　コンデンサ３９－１は、ソースフィンガ１６－１の上層に設けられている。
　コンデンサ３９－２は、ソースフィンガ１６－２の上層に設けられ、コンデンサ３９－３は、ソースフィンガ１６－２の上層に設けられている。
　コンデンサ３９－４は、ソースフィンガ１６－３の上層に設けられ、コンデンサ３９－５は、ソースフィンガ１６－３の上層に設けられている。
　コンデンサ３９－６は、ソースフィンガ１６－４の上層に設けられ、コンデンサ３９－６は、ソースフィンガ１６－４の上層に設けられている。
　コンデンサ３９－８は、ソースフィンガ１６－５の上層に設けられている。
　ゲート接地トランジスタ３２が有するそれぞれのゲートフィンガ３５－ｍ（ｍ＝１，２，・・・，８）から、コンデンサ３９側を見込んだインピーダンスが互いに揃う位置に、コンデンサ３９－１～３９－８が配置されている。コンデンサ３９側を見込んだインピーダンスとは、コンデンサ３９－１～３９－８の全てを見込んだときの合成インピーダンスである。
　即ち、ゲート接地トランジスタ３２が有するそれぞれのゲートフィンガ３５－ｍから、コンデンサ３９－１～３９－８の中で、ゲート接地トランジスタ３２が有するそれぞれのゲートフィンガ３５－ｍと係りのある１つのコンデンサ３９－ｍまでの距離Ｌｍが互いに揃う位置に、コンデンサ３９－１～３９－８が配置されている。Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４＝Ｌ５＝Ｌ６＝Ｌ７＝Ｌ８である。
　係りのある１つのコンデンサ３９－ｍは、コンデンサ３９－１～３９－８の中で、ゲートフィンガ３５－ｍと対応関係があるコンデンサ、つまり、ゲートフィンガ３５－ｍから、最も近いコンデンサである。即ち、コンデンサ３９－１～３９－８の中で、ゲートフィンガ３５－ｍと係りのあるコンデンサは、コンデンサ３９－ｍである。
　図３に示す高周波増幅器１では、Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４＝Ｌ５＝Ｌ６＝Ｌ７＝Ｌ８となる位置に、コンデンサ３９－１～３９－８が配置されている。しかし、実用上問題のない範囲で、それぞれのゲートフィンガ３５－ｍから、コンデンサ３９側を見込んだインピーダンスが互いに揃っていればよい。このため、厳密に、Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４＝Ｌ５＝Ｌ６＝Ｌ７＝Ｌ８である必要はなく、概ね、距離Ｌ１～Ｌ８が揃っているものも含まれる。なお、コンデンサ３９側を見込んだインピーダンスは、コンデンサ３９のインピーダンスを含んでいる。
　次に、図３に示す高周波増幅器１の動作について説明する。
　ソース接地トランジスタ１２及びゲート接地トランジスタ３２の双方の動作を可能にするために、直流のドレイン電圧が、信号出力端子３７に印加される。
　また、ソース接地トランジスタ１２の動作を可能にするために、直流のゲート電圧が、信号入力端子１１に印加される。
　また、ゲート接地トランジスタ３２の動作を可能にするために、直流のゲート電圧が、ゲート端子３１－１、又は、ゲート端子３１－２のうちのいずれか一方のゲート端子３１に印加される。
　増幅対象の信号として、高周波信号が信号入力端子１１に与えられると、高周波信号は、ゲートバスバー１３によって、ゲートフィンガ１４－１～１４－８に分配される。
　ソース接地トランジスタ１２は、ゲートバスバー１３による分配後のそれぞれの高周波信号がゲートフィンガ１４－１～１４－８に与えられると、それぞれの高周波信号を増幅する。
　そして、ソース接地トランジスタ１２は、それぞれの増幅後の高周波信号をドレインフィンガ１５－１～１５－４に出力する。
　ドレインフィンガ１５－１～１５－４に出力されたそれぞれの増幅後の高周波信号は、バスバー１８によって、ソースフィンガ３３－１～３３－８に分配される。
　ゲート接地トランジスタ３２は、バスバー１８による分配後のそれぞれの高周波信号がソースフィンガ３３－１～３３－８に与えられると、それぞれの高周波信号を増幅する。
　そして、ゲート接地トランジスタ３２は、それぞれの増幅後の高周波信号をドレインフィンガ３４－１～３４－４に出力する。
　ドレインフィンガ３４－１～３４－４に出力されたそれぞれの増幅後の高周波信号は、ドレインバスバー３６によって合成され、合成後の高周波信号が信号出力端子３７に出力される。
　ゲート電極３２ｃに接続されているコンデンサ３９－１～３９－８の容量が変わると、ゲート接地トランジスタ３２におけるゲート電極３２ｃとソース電極３２ａとの間にかかる電圧振幅が変化する。
　図３に示す高周波増幅器１では、高周波信号が信号入力端子１１に与えられたときに、ソース接地トランジスタ１２におけるゲート電極１２ａとソース電極１２ｃとの間にかかる電圧振幅と、ゲート電極３２ｃとソース電極３２ａとの間にかかる電圧振幅とが等しくなるように、コンデンサ３９－１～３９－８の容量Ｃ１～Ｃ８が設定される。このように、コンデンサ３９－１～３９－８の容量Ｃ１～Ｃ８が設定されると、ソース接地トランジスタ１２とゲート接地トランジスタ３２とは、理想的には同相かつ同振幅で動作する。
　図３に示す高周波増幅器１では、コンデンサ３９－１～３９－８の容量Ｃ１～Ｃ８が、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ５＝Ｃ６＝Ｃ７＝Ｃ８に設定されている。
　ソース接地トランジスタ１２とゲート接地トランジスタ３２とが、同相かつ同振幅で動作する場合の高周波増幅器１は、１つのソース接地トランジスタのみを備える高周波増幅器と比べて、２倍のドレイン電圧を信号出力端子３７に印加することができる。したがって、同相かつ同振幅で動作する場合の高周波増幅器１は、１つのソース接地トランジスタのみを備える高周波増幅器と比べて、２倍の出力電力を得ることができる。
　特許文献１に開示されている高周波増幅器では、ゲート接地のＦＥＴが有するそれぞれのゲートフィンガの寄生成分が互いに異なっているために、それぞれのゲートフィンガの増幅動作にアンバランスが生じている。
　図３に示す高周波増幅器１では、ゲートフィンガ３５－ｍからコンデンサ３９－ｍまでのそれぞれの距離Ｌｍが互いに揃う位置に、コンデンサ３９－１～３９－８が配置されている。このため、図５に示すように、ゲートフィンガ３５－ｍからコンデンサ３９－ｍを見込んだそれぞれのインピーダンスが互いに等しくなっている。
　したがって、ゲートフィンガ３５－１～３９－８におけるそれぞれの増幅動作のアンバランスが解消される。それぞれの増幅動作のアンバランスが解消されることによって、ゲートフィンガ３５－１～３９－８による増幅後の高周波信号の合成損失が低減される。
　図５は、ゲートフィンガ３５－ｍ（ｍ＝１，２，・・・，８）からコンデンサ３９－ｍを見込んだインピーダンスを示す説明図である。図５において、矢印は、ゲートフィンガ３５－ｍとコンデンサ３９－ｍとの間の寄生インピーダンスを構成する部分を示している。
　図３に示す高周波増幅器１では、それぞれのゲートフィンガ３５－ｍからコンデンサ３９－ｍを見込んだインピーダンスが概ね等しくなっている。しかし、それぞれのゲートフィンガ３５－ｍからコンデンサ３９－ｍを見込んだインピーダンスは、実用上問題のない範囲で、それぞれのインピーダンスが互いにずれていてもよい。それぞれのインピーダンスが、動作周波数に対して例えば±２°以下程度の位相ずれを生ずる程度のずれであれば、実用上問題がない。
　図３に示す高周波増幅器１では、コンデンサ３９－１～３９－８が、ゲートバスバー３８に接続されている。しかし、これは一例に過ぎず、図６に示すように、コンデンサ３９－１，３９－１１，３９－１２，３９－１３，３９－８が、ゲートバスバー３８に接続されているものであってもよい。
　図６は、実施の形態１に係る他の高周波増幅器１を示す構成図である。
　コンデンサ３９－１１は、コンデンサ３９－２及びコンデンサ３９－３がまとめられたコンデンサであり、ゲートフィンガ３５－２及びゲートフィンガ３５－３のそれぞれと係りがある。
　コンデンサ３９－１２は、コンデンサ３９－４及びコンデンサ３９－５がまとめられたコンデンサであり、ゲートフィンガ３５－４及びゲートフィンガ３５－５のそれぞれと係りがある。
　コンデンサ３９－１３は、コンデンサ３９－６及びコンデンサ３９－７がまとめられたコンデンサであり、ゲートフィンガ３５－６及びゲートフィンガ３５－７のそれぞれと係りがある。
　コンデンサ３９－１１の容量がＣ１１、コンデンサ３９－１２の容量がＣ１２、コンデンサ３９－１３の容量がＣ１３であれば、コンデンサ３９－１，３９－８の容量Ｃ１，Ｃ８は、以下の式（１）に示すように、容量Ｃ１１，Ｃ１２，Ｃ１３の半分である。

Figure JPOXMLDOC01-appb-I000001
　図６に示す高周波増幅器１では、コンデンサ３９－１，３９－８の容量Ｃ１，Ｃ８が、容量Ｃ１１，Ｃ１２，Ｃ１３の半分である。しかし、コンデンサ３９－１，３９－８の容量Ｃ１，Ｃ８は、容量Ｃ１１，Ｃ１２，Ｃ１３の半分であるものに限るものではない。
　ソース接地トランジスタ１２のドレインフィンガ１５－１～１５－４から、ゲート接地トランジスタ３２のソースフィンガ３３－１～３３－８のそれぞれに与えられる高周波信号が、完全な同相でない場合がある。また、ゲート接地トランジスタ３２のゲートフィンガ３５－１～３５－８のそれぞれから信号出力端子３７を見込んだインピーダンスが等しくない場合がある。
　これらの場合、コンデンサ３９－１～３９－８の容量Ｃ１～Ｃ８を調整することによって、ゲートフィンガ３５－１～３５－８におけるそれぞれの増幅動作のアンバランスが解消される。例えば、ゲートフィンガ３５－１及びゲートフィンガ３５－８におけるそれぞれの寄生インダクタンスが、ゲートフィンガ３５－２～３５－７におけるそれぞれの寄生インダクタンスと比べて大きい場合、コンデンサ３９－１，３９－８の容量Ｃ１，Ｃ８は、容量Ｃ１１，Ｃ１２，Ｃ１３の半分よりも小さくすれば、アンバランスが解消される。
　以上の実施の形態１では、高周波増幅器１が、ゲートフィンガ１４－１～１４－８、ドレインフィンガ１５－１～１５－４及びソースフィンガ１６－１～１６－５を有し、それぞれのゲートフィンガ１４－ｍ（ｍ＝１，２，・・・，８）に与えられた増幅対象の信号を増幅し、それぞれのドレインフィンガ１５－ｊ（ｊ＝１，２，３，４）から増幅後の信号を出力するソース接地トランジスタ１２と、ソース接地トランジスタ１２が有するドレインフィンガ１５－１～１５－４と接続されているソースフィンガ３３－１～３３－８、ドレインフィンガ３４－１～３４－４及びゲートフィンガ３５－１～３５－８を有し、ソース接地トランジスタ１２が有するそれぞれのドレインフィンガ１５－ｊから出力された増幅後の信号を増幅するゲート接地トランジスタ３２とを備えている。また、高周波増幅器１が、ゲート接地トランジスタ３２が有するゲートフィンガ３５－１～３５－８と接続されているゲートバスバー３８と、ゲートバスバー３８と一端が接続され、他端が接地されているコンデンサ３９－１～３９－８とを備えている。そして、高周波増幅器１は、ゲート接地トランジスタ３２が有するそれぞれのゲートフィンガ３５－ｍから、コンデンサ３９側を見込んだインピーダンスが互いに揃う位置に、コンデンサ３９－１～３９－８が配置されているように構成した。したがって、高周波増幅器１は、ゲートフィンガ３５－１～３５－８における増幅動作のアンバランスを抑えることができる。
　図３及び図６に示す高周波増幅器１では、ソース接地トランジスタ１２とゲート接地トランジスタ３２とが別々のトランジスタである。しかし、これは一例に過ぎず、例えば、図７に示すように、ソース接地トランジスタ１２と、ゲート接地トランジスタ３２とが、１つのトランジスタセル内に実現されるデュアルゲートトランジスタであってもよい。
　図７は、実施の形態１に係る他の高周波増幅器１を示す構成図である。
　図７に示す高周波増幅器１は、ドレインソースフィンガ２０－１～２０－８を有している。ドレインソースフィンガ２０－１～２０－８は、ソース接地トランジスタ１２のドレインフィンガ１５－１～１５－４と、ゲート接地トランジスタ３２のソースフィンガ３３－１～３３－８とが一体になっているフィンガである。
　そして、図７に示す高周波増幅器１では、ゲートフィンガ１４－１～１４－８と、ソースフィンガ１６－１～１６－５と、ドレインソースフィンガ２０－１～２０－８と、ドレインフィンガ３４－１～３４－４と、ゲートフィンガ３５－１～３５－８とが、互いに平行に配置されている。
　図７に示す高周波増幅器１は、図６に示す高周波増幅器１と同様に、コンデンサ３９－１，３９－８，３９－１１，３９－１２，３９－１３を備えているが、図３に示す高周波増幅器１と同様に、コンデンサ３９－１～３９－８を備えていてもよい。
　ソース接地トランジスタ１２と、ゲート接地トランジスタ３２とがデュアルゲートトランジスタであれば、図３及び図６に示す高周波増幅器１よりも、より高い周波数、あるいは、より広帯域な高周波増幅器を実現することができる。
　なお、ソース接地トランジスタ１２のゲートとゲート接地トランジスタ３２のゲートとが同一チャネルにあれば、ドレインソースフィンガ２０－１～２０－８は、省略されていてもよい。
　図７に示す高周波増幅器１では、コンデンサ３９－１，３９－８，３９－１１，３９－１２，３９－１３の一端が、ゲートバスバー３８と接続されている。または、コンデンサ３９－１～３９－８の一端が、ゲートバスバー３８と接続されている。
　しかし、これは一例に過ぎず、例えば、図８に示すように、コンデンサ３９－ｍ（ｍ＝１，２，・・・，８）の一端が、エアブリッジ４０－ｍを介して、ゲート接地トランジスタ３２が有するそれぞれのゲートフィンガ３５－ｍと接続されていてもよい。
　図８は、実施の形態１に係る他の高周波増幅器１を示す構成図である。
　図９は、図８のＡ１からＡ２に至る部分の断面図である。
　エアブリッジ４０－ｍ（ｍ＝１，２，・・・，８）の一端は、ゲートフィンガ３５－ｍと接続され、エアブリッジ４０－ｍの他端は、コンデンサ３９－ｍの一端と接続されている。
　コンデンサ３９－ｍの一端が、エアブリッジ４０－ｍを介して、ゲートフィンガ３５－ｍと接続される構成は、コンデンサ３９－ｍの一端が、ゲートバスバー３８と接続される構成よりも、ゲートフィンガ３５－ｍとコンデンサ３９－ｍとの間の寄生成分が小さくなる。
実施の形態２．
　実施の形態２では、シャントフィードバックキャパシタ５１－１～５１－４を備える高周波増幅器１について説明する。
　図１０は、実施の形態２に係る高周波増幅器１を示す構成図である。図１０において、図３及び図６と同一符号は同一又は相当部分を示すので説明を省略する。
　図１０に示す高周波増幅器１は、シャントフィードバックキャパシタ５１－１～５１－４が、図６に示す高周波増幅器１に適用されている。しかし、これは一例に過ぎず、シャントフィードバックキャパシタ５１－１～５１－４が、図３に示す高周波増幅器１に適用されていてもよい。
　図１１は、実施の形態２に係る高周波増幅器１を示す等価回路図である。図１１において、図４と同一符号は同一又は相当部分を示すので説明を省略する。
　シャントフィードバックキャパシタ５１は、シャントフィードバックキャパシタ５１－１～５１－４のいずれかである。
　シャントフィードバックキャパシタ５１－ｊ（ｊ＝１，２，３，４）の一端は、エアブリッジ５２－ｊを介して、ドレインフィンガ３４－ｊと接続されている。
　シャントフィードバックキャパシタ５１－ｊの他端は、ドレインフィンガ１５－ｊと接続されている。
　エアブリッジ５２－ｊの一端は、ドレインフィンガ３４－ｊと接続され、エアブリッジ５２－ｊの他端は、シャントフィードバックキャパシタ５１－ｊの一端と接続されている。
　高周波増幅器１がシャントフィードバックキャパシタ５１－１～５１－４を備えることによって、ソース接地トランジスタ１２とゲート接地トランジスタ３２との間のインピーダンス整合を図ることができる。
　シャントフィードバックキャパシタ５１－１～５１－４は、ドレインフィンガ１５－ｊ毎に、分散して配置されているため、ドレインフィンガ１５－１～１５－４のアンバランスな動作が抑制される。
　図１０に示す高周波増幅器１では、ソース接地トランジスタ１２とゲート接地トランジスタ３２とが別々のトランジスタである。しかし、これは一例に過ぎず、例えば、図１２に示すように、ソース接地トランジスタ１２と、ゲート接地トランジスタ３２とが、１つのトランジスタセル内に実現されるデュアルゲートトランジスタであってもよい。
　図１２は、実施の形態２に係る他の高周波増幅器１を示す構成図である。
　図１２に示す高周波増幅器１では、ゲートフィンガ１４－１～１４－８と、ソースフィンガ１６－１～１６－５と、ドレインソースフィンガ２０－１～２０－８と、ドレインフィンガ３４－１～３４－４と、ゲートフィンガ３５－１～３５－８とが、互いに平行に配置されている。
　図１２に示す高周波増幅器１は、図６に示す高周波増幅器１と同様に、コンデンサ３９－１，３９－８，３９－１１，３９－１２，３９－１３を備えているが、図３に示す高周波増幅器１と同様に、コンデンサ３９－１～３９－８を備えていてもよい。
　ソース接地トランジスタ１２と、ゲート接地トランジスタ３２とがデュアルゲートトランジスタであれば、図１０に示す高周波増幅器１よりも、より高い周波数、あるいは、より広帯域な高周波増幅器を実現することができる。
　実施の形態１，２に係る高周波増幅器１では、コンデンサ３９－１～３９－８、又は、コンデンサ３９－１，３９－８，３９－１１，３９－１２，３９－１３が、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）キャパシタによって実現されている。コンデンサ３９－１～３９－８、３９－１１～３９－１３は、ＭＩＭキャパシタに限るものではなく、例えば、インターデジタルキャパシタによって実現されているものであってもよい。
　実施の形態１，２に係る高周波増幅器１では、コンデンサ３９－１～３９－８等のそれぞれが、ソースフィンガ１６－１～１６－５のいずれかに形成されている。しかし、これは一例に過ぎず、コンデンサ３９－１～３９－８等のそれぞれは、ゲートフィンガ３５－１～３５－８のそれぞれと、ソースフィンガ１６－１～１６－５のそれぞれとの間に配置されていればよい。したがって、コンデンサ３９－１～３９－８等のそれぞれは、ゲートバスバー３８上に形成したのち、エアブリッジを介して、グランドと接続されていてもよい。
　実施の形態１，２に係る高周波増幅器１では、ソース接地トランジスタ１２及びゲート接地トランジスタ３２のそれぞれが、ＧａＮマルチフィンガトランジスタによって実現されている。しかし、これは一例に過ぎず、ソース接地トランジスタ１２及びゲート接地トランジスタ３２のそれぞれが、基板材料がＧａＡｓ（ガリウム砒素）等である基板上に形成されたトランジスタであってもよい。
　また、ソース接地トランジスタ１２及びゲート接地トランジスタ３２のそれぞれは、電界効果トランジスタの代わりに、バイポーラトランジスタによって実現されているものであってもよい。
　実施の形態１，２に係る高周波増幅器１では、それぞれのコンデンサ３９が、２つのゲートフィンガ１４に挟まれる位置、又は、１つのゲートフィンガ１４の隣の位置に配置されている。
　それぞれのゲートフィンガ３５－ｍから、コンデンサ３９側を見込んだインピーダンスが互いに揃う位置に、複数のコンデンサ３９－１～３９－８等が配置されていればよく、図３又は図５等のように配置されているものに限るものではない。例えば、いくつかのゲートフィンガ１４おきに、それぞれのコンデンサ３９が、分散配置されていてもよく、アンバランスの低減効果が得られる。
　実施の形態１，２に係る高周波増幅器１では、２つのトランジスタとして、ソース接地トランジスタ１２とゲート接地トランジスタ３２とが縦続接続されている。しかし、これは一例に過ぎず、３つ以上のトランジスタが縦続接続されていてもよい。
　なお、本開示は、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　本開示は、高周波信号を増幅する高周波増幅器に適している。
　本開示は、高周波増幅器を備える無線通信装置に適している。
　本開示は、高周波増幅器を備えるレーダ装置に適している。
　１　高周波増幅器、２　送信アンテナ、３　送信アンテナ、１１　信号入力端子、１２　ソース接地トランジスタ、１２ａ　ゲート電極、１２ｂ　ドレイン電極、１２ｃ　ソース電極、１３　ゲートバスバー、１４，１４－１～１４－８　ゲートフィンガ、１５－１～１５－４　ドレインフィンガ、１６－１～１６－５　ソースフィンガ、１７－１～１７－５　ビアホール、１８　バスバー、２０－１～２０－８　ドレインソースフィンガ、３１，３１－１，３１－２　ゲート端子、３２　ゲート接地トランジスタ、３２ａ　ソース電極、３２ｂ　ドレイン電極、３２ｃ　ゲート電極、３３－１～３３－８　ソースフィンガ、３４－１～３４－４　ドレインフィンガ、３５－１～３５－８　ゲートフィンガ、３６　ドレインバスバー、３７　信号出力端子、３８　ゲートバスバー、３９，３９－１～３９－８　コンデンサ、４０－１～４０－８　エアブリッジ、５１，５１－１～５１－４　シャントフィードバックキャパシタ、５２－１～５２－４　エアブリッジ。

Claims (13)

  1. 　複数のゲートフィンガ、複数のドレインフィンガ及び複数のソースフィンガを有し、それぞれのゲートフィンガに与えられた増幅対象の信号を増幅し、それぞれのドレインフィンガから増幅後の信号を出力するソース接地トランジスタと、
    　前記ソース接地トランジスタが有する複数のドレインフィンガと接続されている複数のソースフィンガ、複数のドレインフィンガ及び複数のゲートフィンガを有し、前記ソース接地トランジスタが有するそれぞれのドレインフィンガから出力された増幅後の信号を増幅するゲート接地トランジスタと、
    　前記ゲート接地トランジスタが有する複数のゲートフィンガと接続されているゲートバスバーと、
    　前記ゲートバスバーと一端が接続され、他端が接地されている複数のコンデンサとを備え、
    　前記ゲート接地トランジスタが有するそれぞれのゲートフィンガから、前記コンデンサ側を見込んだインピーダンスが互いに揃う位置に、前記複数のコンデンサが配置されていることを特徴とする高周波増幅器。
  2. 　前記ゲート接地トランジスタが有するそれぞれのゲートフィンガから、前記複数のコンデンサの中で、前記ゲート接地トランジスタが有するそれぞれのゲートフィンガと係りのある１つのコンデンサまでの距離が互いに揃う位置に、前記複数のコンデンサが配置されていることを特徴とする請求項１記載の高周波増幅器。
  3. 　それぞれのコンデンサは、前記ゲート接地トランジスタが有する複数のゲートフィンガの増幅動作が同相になる容量を有していることを特徴とする請求項１記載の高周波増幅器。
  4. 　前記複数のコンデンサのうち、両端に配置されている２つのコンデンサの間に配置されているコンデンサは、前記ゲート接地トランジスタが有する複数のゲートフィンガの中の、２つのゲートフィンガと係りがあることを特徴とする請求項１記載の高周波増幅器。
  5. 　前記２つのコンデンサが有する容量は、前記２つのコンデンサの間に配置されているコンデンサが有する容量の半分であることを特徴とする請求項４記載の高周波増幅器。
  6. 　前記２つのコンデンサが有する容量は、前記２つのコンデンサの間に配置されているコンデンサが有する容量の半分よりも小さいことを特徴とする請求項４記載の高周波増幅器。
  7. 　前記ソース接地トランジスタが有するそれぞれのソースフィンガは、ビアホールを有するＩＳＶ（Ｉｎｄｉｖｉｄｕａｌ　Ｓｏｕｒｃｅ　Ｖｉａ）構造のソース電極であることを特徴とする請求項１記載の高周波増幅器。
  8. 　それぞれのコンデンサが、前記ソース電極に設けられていることを特徴とする請求項７記載の高周波増幅器。
  9. 　前記ソース接地トランジスタが有する複数のゲートフィンガ、前記ソース接地トランジスタが有する複数のドレインフィンガ及び前記ソース接地トランジスタが有する複数のソースフィンガと、前記ゲート接地トランジスタが有する複数のソースフィンガ、前記ゲート接地トランジスタが有する複数のドレインフィンガ及び前記ゲート接地トランジスタが有する複数のゲートフィンガとが、互いに平行に配置されていることを特徴とする請求項８記載の高周波増幅器。
  10. 　それぞれのコンデンサの一端は、前記ゲートバスバーと接続されている代わりに、エアブリッジを介して、前記ゲート接地トランジスタが有するそれぞれのゲートフィンガと接続されていることを特徴とする請求項８記載の高周波増幅器。
  11. 　前記ゲート接地トランジスタが有するそれぞれのソースフィンガと一端が接続され、前記ゲート接地トランジスタが有するそれぞれのドレインフィンガと他端が接続されている複数のシャントフィードバックキャパシタを備えたことを特徴とする請求項１記載の高周波増幅器。
  12. 　請求項１から請求項１１のうちのいずれか１項記載の高周波増幅器を備えていることを特徴とする無線通信装置。
  13. 　請求項１から請求項１１のうちのいずれか１項記載の高周波増幅器を備えていることを特徴とするレーダ装置。
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