JP5221577B2 - 半導体装置とその製造方法 - Google Patents
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Description
本発明の目的は、このトレードオフの関係を打破することにある。即ち、安定的なノーマリオフ動作を保証することができ、しかもオン抵抗を低減することができる半導体装置を提供することを目的とする。
第1層は、第1種類のIII-V族化合物半導体で構成されている。第2層は、第2種類のIII-V族化合物半導体で構成されている。第1種類のIII-V族化合物半導体のバンドギャップよりも第2種類のIII-V族化合物半導体のバンドギャップの方が大きいものが選択されている。第1層と第2層の導電型は特に限定されない。
この半導体装置は、第2層内のピエゾ分極電界と自発分極電界の向きが逆向きであることを特徴としている。
ここで、第2層の表面側に形成されている電極は、例えばゲート電極やソース電極やドレイン電極のことであり、ゲート電極は、第2層の表面側に直接的(典型的にはショットキー接続)、又は間接的(典型的には絶縁材を介在させて対向させる)に形成することができる。ソース電極やドレイン電極は、第2層と電気的に接続されていれば足り、第2層の表面側に直接的に形成されている場合に限定されない。
上記の半導体装置では、第1層と第2層がバンドギャップの異なるヘテロ構造で構成されている。従って、第2層には第1層との格子不整合に基づく歪みが生じており、この歪みに起因する弾性応力場によってピエゾ電場が発生し、第2層内はピエゾ分極している。このピエゾ分極の方向は、第2層に使用する材料と、第1層と第2層間に発生する格子不整合による歪みによって決定される。
自発分極は第2層の半導体結晶内の陽イオンと陰イオンの電荷の不均衡により生じる分極である。この自発分極の方向は、第1層と第2層の接合界面における第2層の極性と、第2層に使用する材料によって決定される。
本発明では、第2層内のピエゾ分極による電界と自発分極による電界の向きが逆向きとなるように上記条件を調節する。ピエゾ分極による電界と自発分極による電界の向きが逆向きであると、両者が相殺され、両者が重畳した際の電界の大きさは小さくなる。第2層内の分極に起因する電界が小さいと、ゲート電極にオン電圧が印加されない場合に、第2層内から第1層と第2層の接合界面近傍に向けてキャリアを供給する現象が抑制される。そのため、この第1層と第2層の接合界面近傍に2DEGが発生しない。即ち、ノーマリオフ動作を安定させ易くなる。
従来のこの種の半導体装置では、ピエゾ分極電界と自発分極電界の双方が第1層と第2層の接合界面に向いており、両者が重畳した分極電界の大きさは大きかった。このためにゲート電極にオン電圧が印加されない場合であっても、第2層内から第1層と第2層の接合界面近傍に向けてキャリアを供給する現象が活発となり、第1層と第2層の接合界面近傍に2DEGが発生しやすい。これに抗してノーマリオフ動作を安定させるために、第1層の不純物濃度を下げることができず、これがオン抵抗を増大させていた。
本半導体装置では、第2層内から接合界面近傍に向けてキャリアを供給する現象が抑制されるためにノーマリオフ動作を確保しやすい。このために、第1層の不純物濃度を下げることができ、オン抵抗を低下させることができる。
本発明の半導体装置では、ピエゾ分極電界と自発分極電界を相殺することによって第2層内から接合界面近傍に向けてキャリアが供給される現象を抑制することができるので、第1層の不純物濃度を下げてもノーマリオフ動作を確保するのに成功しており、第1層の不純物濃度を下げることによってオン抵抗を低下させることにも成功している。
第1層と第2層のヘテロ構造に起因するピエゾ分極電界は、第2層内から接合界面に向かう。それに対して、自発分極電界の向きは、ヘテロ接合界面における第2層の極性によって変化し、接合界面から離反する向きに調整することができる。そのために、後者が前者よりも大きければ、第2層内の分極電界の向きが接合界面から離反する向きとなる。
このことから、第2層内の分極電界の向きが接合界面から離反する向きであれば、第2層内のピエゾ分極電界と自発分極電界の向きが逆向きであり、後者が前者よりも大きいことがわかる。
この場合も、ピエゾ分極電界と自発分極電界が相殺され、両者が重畳した際の電界が小さくなる。このために、第2層内から接合界面近傍に向けてキャリアを供給する現象が抑制され、ノーマリオフ動作を安定させるために第1層の不純物濃度を高く保つ必要がなくなる。安定したノーマリオフ動作と低いオン抵抗をともに得ることができる。
側の接合界面はV族の極性を示し、第2層側の接合界面はIII族の極性を示すと特徴付けることができる。
接合界面における第1層側の極性がV族であると、その第1層の上にはIII族の極性から始まる第2層が形成されることになる。したがって、第2層の自発分極電界は、接合界面から離れる方向に発生する。これにより、接合界面に向かうピエゾ分極電界と、接合界面から離れると自発分極電界が相殺され、安定的なノーマリオフ動作が実現し易い。ノーマリオフ動作を安定させるために第1層の不純物濃度を高く保つ必要がなく、安定したノーマリオフ動作と低いオン抵抗をともに得ることができる。
第1層は、第1種類のIII-V族化合物半導体で構成されている。第2層は、第2導電型の第2種類のIII-V族化合物半導体で構成されている。表面層は、第1導電型の第2種類のIII-V族化合物半導体で構成されている。第1種類のIII-V族化合物半導体のバンドギャップよりも第2種類のIII-V族化合物半導体のバンドギャップの方が大きいものが選択されている。
第1層は、実質的に不純物が含有されていない真性半導体の層でもよく、あるいは第1導電型又は第2導電型の不純物が含有されている層でもよい。
この思想を具現化した本発明の他の一つの半導体装置は、第1層上に、第2層と上部層の繰返しが複数回積層され、積層表面上に電極が形成されている。
この上部層は、前記した半導体装置の表面層に相当するものであるが、さらにその上部に第2層が積層されて表面でなくなるために、上部層(第2層に対する上部層)という。
第1層は、第1種類のIII-V族化合物半導体で構成されている。第2層は、第2導電型の第2種類のIII-V族化合物半導体で構成されている。上部層は、第1導電型の第2種類のIII-V族化合物半導体で構成されている。第1種類のIII-V族化合物半導体のバンドギャップよりも第2種類のIII-V族化合物半導体のバンドギャップの方が大きいものが選択されている。
繰返しの回数は特に制限されず、2以上であればあればよい。積層の最表面が第2層あるいは上部層のいずれであってもよい。積層構造内の第2層と上部層の不純物濃度や膜厚は、それぞれ異なっていても構わない。要は第1導電型と第2導電型の層が積層されていればよい。
この半導体装置でも、第2層と上部層の積層界面から第2層に伸びる空乏層によって第2層と上部層が実質的に完全空乏化され、第1層と第2層とで形成されるポテンシャル井戸にキャリアが供給されないので安定的なノーマリオフ動作が実現される。ノーマリオフ動作を安定させるために第1層の不純物濃度を高く保つ必要がなく、安定したノーマリオフ動作と低いオン抵抗をともに得ることができる。
上記の製造方法では、表面がV族の極性を示す第1層を準備する。この第1層上に第2層をエピタキシャル成長すると、第2層はIII族から結晶成長し始める。この結果、第2層の自発分極電界が第1層と第2層の接合界面から離れる方向に発生する半導体装置を得ることができ、第2層のピエゾ分極電界を第2層の自発分極電界で打消す半導体装置を得ることができる。ノーマリオフ動作を確保するために第1層の不純物濃度を高く保つ必要がない半導体装置を製造することができる。
上記の製造方法を採用すると、表面層から第2層に空乏層が伸びることでノーマリオフが実現され易い半導体装置を得ることができる。
第2導電型の第2層と第1導電型の表面層を積層することによって第2層と表面層を空乏化する技術は、複数回繰返して積層する場合にも得られる。第1層上に、第2層と上部層の繰返しが複数回積層され、最終的に積層された表面側に電極が形成されている半導体装置を製造する本発明を具現化した他の一つの製造方法では、第1種類のIII-V族化合物半導体からなる第1層をエピタキシャル成長させる第1層成長工程を実施する。その後に、第2導電型の第2種類のIII-V族化合物半導体からなる第2層をエピタキシャル成長させ、次いで第1導電型の第2種類のIII-V族化合物半導体からなる上部層をエピタキシャル成長させる工程を複数回繰返す。最後に形成された積層表面側に電極を形成する電極形成工程を実施する。第1種類のIII-V族化合物半導体のバンドギャップよりも第2種類のIII-V族化合物半導体のバンドギャップの方が大きいものが選択されている。
第2導電型の第2層をエピタキシャル成長させてから第1導電型の上部層をエピタキシャル成長させる工程を複数回繰返すに当たっては、最後の繰返し時に上部層を成長させることを省略してもよい。この場合、最表面が第2層となる。
この方法によっても、上部層と第2層は空乏化されることでノーマリオフが実現され易い半導体装置を得ることができる。ノーマリオフ動作を安定させるために第1層の不純物濃度を高く保つ必要がなく、安定したノーマリオフ動作と低いオン抵抗をともに得ることができる半導体装置を製造することができる。
III-V族化合物半導体は、窒化ガリウム(GaN)系化合物であるのが好ましい。窒化ガリウム系化合物は、そのバンドギャップが大きいために、高温動作可能な高周波デバイスを実現し得る。窒化ガリウム系化合物は、III-V族化合物半導体であることから、大出力で高耐圧である特性を備えている。
(第1実施例) 図1に第1実施例の半導体装置の要部断面図を模式的に示す。
サファイア(Al2O3)からなる基板22上に、窒化ガリウム(GaN)からなるバッファ層24が形成されている。基板22には、サファイアに代えて炭化シリコン(SiC)や窒化ガリウム(GaN)を利用してもよい。バッファ層24上に、p−GaN層32(第1層の一例)と、SI(Semi Insulated)−GaN層62(中間層の一例)と、AlGaN層34(第2層の一例)が積層されている。
SI(Semi Insulated)−GaN層62は、p−GaN層32とAlGaN層34との間に介在している。p−GaN層32には、マグネシウム(Mg)がドーピングされている。AlGaN層34は、その半導体結晶にアルミニウム(Al)を含有しており、p−GaN層32やSI−GaN層62よりもバンドギャップが大きい。
ニッケル(Ni)と金(Au)の積層構造からなるゲート電極44が、AlGaN層34の表面側の紙面中央に直接的にショットキー接触して形成されている。ゲート電極44を挟んだ紙面左右の位置関係に、チタン(Ti)とアルミニウム(Al)の積層構造からなるドレイン電極42とソース電極46が、AlGaN層34に対してオーミック接触して形成されている。SI−GaN層62は実質的に真性半導体の層で形成されている。
図2(a)は、ゲート電極44に電圧が印加されていない状態であり、図2(b)は、ゲート電極44に正電圧が印加されている状態である。
図2(a)に示すように、AlGaN層34のバンドギャップがp−GaN層32やSI−GaN層62よりも大きいことから、そのバンドギャップ差に基づいて、AlGaN層34とSI−GaN層62の接合界面のうちのSI−GaN層62側に、ポテンシャル井戸52が形成されている。このポテンシャル井戸52の電位レベルは、ゲート電極44が0Vのときはフェルミ準位(EF)よりも上側に存在しており、2DEGが発生していない。したがって、ゲート電極44が0Vのときは、この半導体装置のドレイン電極42とソース電極46間に電流が流れない。即ち、ノーマリオフとして作動する。
このとき、2DEGの電子は、不純物濃度が少ないSI−GaN層62に沿って移動する。したがって、電子が不純物によって散乱される確率は小さく、電子の移動度の大きい状態が実現される。
AlGaN層34には、n型不純物としてシリコン(Si)をドーピングしておくことが好ましい。AlGaN層34がn型であると、電子供給層として機能することから、オン抵抗をさらに低減させることができる。もっとも、AlGaN層34はp型でなければよく、SI(Semi Insulated)であってもよい。
まずサファイア基板22を準備する。このサファイア基板22上に、低温下で有機金属気相エピタキシャル(MOCVD)法を用いて、バッファ層24を約50nmの膜厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(TMGa)、窒素原料としてアンモニアガス(NH3)を好適に利用することができる。
次に、このバッファ層24上に有機金属気相エピタキシャル法を用いて、p−GaN層32を約0.5μmの膜厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(TMGa)、窒素原料としてアンモニアガス(NH3)、ドーパント材料としてシクロペンタジエニルマグネシウム(CP2Mg)を好適に利用することができる。
次に、p−GaN層32上に有機金属気相エピタキシャル法を用いて、SI−GaN層62を約10nm(好ましくは5〜15nm)の膜厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(TMGa)、窒素原料としてアンモニアガス(NH3)を好適に利用することができる。また、このSI−GaN層62の不純物濃度が1×1017cm-3以下となるように形成するのが好ましい。このSI−GaN層62の膜厚は、形成されるポテンシャル井戸の範囲を充足していれば十分である。ポテンシャル井戸の幅は、利用される材料などによって変動するが、SI−GaN層62の膜厚は5〜15nmの範囲内であるのが好ましい。
次に、このSI−GaN層62上に有機金属気相エピタキシャル法を用いて、AlGaN層34を約25nmの膜厚で形成する。このとき、アルミニウム原料としてトリメチルアルミニウム(TMAl)、ガリウム原料としてトリメチルガリウム(TMGa)、窒素原料としてアンモニアガス(NH3)を好適に利用することができる。なお、このAlGaN層34の成膜過程で、n型不純物としてモノシラン(SiH4)を同時に利用し、AlGaN層34にn型不純物をドーピングしてもよい。
まず、AlGaN層34上にチタン(Ti)とアルミニウム(Al)を順に蒸着する。その後に、フォト工程とエッチング技術を利用してドレイン電極42とソース電極46をパターニングする。パターニングした後に、RTA(Rapid Thermal Anneal)法によって550℃で30秒の熱処理を実施する。これにより、AlGaN層34に対するドレイン電極42とソース電極46の接触抵抗が低減され、オーミック接触が実現される。
次に、リフトオフ法を利用してゲート電極44を形成する。即ち、ゲート電極44を形成したい場所以外にレジスト膜を成膜した後に、ニッケル(Ni)と金(Au)を順に蒸着する。その後に、レジスト膜とともにそのレジスト膜上に形成されているニッケル(Ni)と金(Au)を剥離する。これにより、所望の位置関係にゲート電極44が形成される。
上記の工程を経て、第1実施例の半導体装置を形成することができる。
サファイア(Al2O3)の基板122上に、窒化ガリウム(GaN)からなるバッファ層124が形成されている。基板122には、サファイアに代えて炭化シリコン(SiC)や窒化ガリウム(GaN)を利用してもよい。バッファ層124上に、p−GaN層132(第1層の一例)と、n−AlGaN層34(第2層の一例)が積層されている。
n−AlGaN層134にはシリコン(Si)がドーピングされている。なお、このn−AlGaN層134は、その半導体結晶にアルミニウム(Al)を含有しており、p−GaN層132よりもバンドギャップが大きい。
ニッケル(Ni)と金(Au)の積層構造からなるゲート電極144が、n−AlGaN層34の表面側の紙面中央に直接的にショットキー接触して形成されている。このゲート電極144を挟んだ紙面左右の位置関係に、チタン(Ti)とアルミニウム(Al)の積層構造からなるドレイン電極142とソース電極146が、オーミック接触して形成されている。
一方、よく知られているように、n−AlGaN層134は、GaN層132よりも小さな格子定数であることから、格子不整合によりn−AlGaN層134には引張り歪みが生じている。この引張り歪みに基づいて、n−AlGaN層134内には成長方向と逆方向にピエゾ分極電界が発生している。即ち、n−AlGaN層134のピエゾ分極電界は、GaN層132との接合界面に向かう方向(この例では紙面下方向)に発生している。第2実施例では、ピエゾ分極電界と自発分極電界の向きが逆向きで構成されている。
したがって、本実施例のように、自発分極電界がピエゾ分極電界と逆方向となるように構成されている場合、この両者を重畳した分極電界の方向は自発分極電界の方向と一致する。即ち、n−AlGaN層134内の分極電界の方向は、GaN層132との接合界面から離れる方向(この例では紙面上方向)に発生している。
まず第1に、従来のこの種の半導体装置では、GaN層132を形成する場合に有機金属気相エピタキシャル(MOCVD)法を用いて形成していた。有機金属気相エピタキシャル(MOCVD)法を用いてGaN層132を形成すると、その成長は必ずGa面で終了する。したがって、その上方に形成されるn−AlGaN層134は、N面から成長が始まるので、必然的に自発分極電界はGaN層132との接合界面の方向に向かって発生していた。
第2に従来の技術思想では、自発分極電界とピエゾ分極電界の方向を揃え、ともにGaN層132との接合界面の方向に向かって発生させることで、その界面近傍に形成されるポテンシャル井戸を深くし、2DEGの密度を向上させようとする傾向にあった。これらの理由から、従来のこの種の半導体装置では、自発分極電界がGaN層132との接合界面の方向に向かって発生していたのである。
しかしながら、この構成を採用すると、半導体装置をノーマリオフとして機能させる場合にその動作が不安定になるという問題がある。本実施例では、従来採用していた自発分極電界とピエゾ分極電界の配置関係とは異なる配置関係を敢えて採用することによって、安定的なノーマリオフ動作をする半導体装置の実現に成功している。
図4(a)は、ゲート電極144に電圧が印加されていない状態であり、図4(b)は、ゲート電極144に正電圧が印加されている状態である。
図4(a)に示すように、n−AlGaN層134のバンドギャップがp−GaN層132よりも大きいことから、この両層間の接合界面では、フェルミ準位を合わせるようにエネルギーバンドが曲げられる。本実施例では、n−AlGaN層134内のエネルギーバンドが、ゲート電極144側からGaN層132との接合界面に向かって上方向に傾斜して形成されていることが分かる。これは、n−AlGaN層134内の分極電界の方向がGaN層132との接合界面から離れる方向に発生していることに起因している。これにより、n−AlGaN層134内からGaN層132との接合界面近傍に向けて電子キャリアが供給される現象の発生が抑制される。したがって、この接合界面近傍に2DEGが発生することができないために、ゲート電極144が0Vのときは、ドレイン電極142とソース電極146間に電流が流れない。即ち、ノーマリオフとして作動する。
同様に、p−GaN層132が実質的に不純物を含有していない真性半導体の層で形成されていてもよい。オン抵抗の小さい半導体装置を実現することができる。
サファイア(Al2O3)の基板222上に、窒化ガリウム(GaN)からなるバッファ層224が形成されている。基板222には、サファイアに代えて炭化シリコン(SiC)や窒化ガリウム(GaN)を利用してもよい。バッファ層24上に、p−GaN層32(第1層の一例)と、n−AlGaN層34(第2層の一例)と、p−AlGaN層235(表面層の一例)が積層されている。
p−GaN層232とp−AlGaN層235には、マグネシウム(Mg)がドーピングされている。p−AlGaN層235とn−AlGaN層233は、その半導体結晶にアルミニウム(Al)を含有しており、p−GaN層232よりもバンドギャップが大きい。
ニッケル(Ni)と金(Au)の積層構造からなるゲート電極244が、p−AlGaN層235の表面側の紙面中央に直接的にショットキー接触して形成されている。このゲート電極244を挟んだ紙面左右の位置関係に、チタン(Ti)とアルミニウム(Al)の積層構造からなるドレイン電極242とソース電極246が、オーミック接触して形成されている。
なお、p−GaN層232は、実質的に不純物を含有していない真性半導体の層で形成されていてもよい。この場合、この層に沿って移動する2DEGに対する不純物散乱が抑制されることから、2DEGの移動度を大きくすることができる。
図6(a)は、ゲート電極244に電圧が印加されていない状態であり、図5(b)は、ゲート電極244に正電圧が印加されている状態である。
図6(a)に示すように、ゲート電極244に電圧が印加されていない場合、n−AlGaN層233内に対して、p−GaN層232とp−AlGaN層235の両方から空乏層が伸びて形成される。そのため、図6(a)中のn−AlGaN層233内のエネルギーバンドに示されるように、そのエネルギーバンドは傾斜するとともに、伝導体の下限はフェルミ準位よりも上側に存在することになる。したがって、p−GaN層232との接合界面近傍に2DEGが発生することができないために、ゲート電極244が0Vのときは、この半導体装置のドレイン電極242とソース電極246間に電流が流れない。即ち、ノーマリオフとして作動する。
なお、このn−AlGaN層233が実質的に完全空乏化されるためには、次の関係式を満たすようにn−AlGaN層233とp−AlGaN層235が設定されているのが好ましい。
Xd<(2εNdVd/(qNa(Na+Nd)))1/2 ・・・・(1)
Xa<(2εNaVd/(qNd(Na+Nd)))1/2 ・・・・(2)
ここで、Xdはn−AlGaN層233の膜厚であり、Ndはn−AlGaN層233のドナー密度であり、Xaはp−AlGaN層235の膜厚であり、Naはp−AlGaN層235のアクセプタ密度であり、Vdはn−AlGaN層233とp−AlGaN層235で形成される拡散電位であり、εはGaN半導体結晶の誘電率であり、qは電子電荷の絶対値である。
図5の半導体装置と対比すると、本変形例の特徴が明瞭に理解できる。本変形例では、第3実施例のn−AlGaN層233(第2層の一例)とp−AlGaN層235(表面層)に相当するn−AlGaN層236、238(第2層の一例)とp−AlGaN層237、239(上部層)の繰返しが積層して形成されている。具体的には、第1のn−AlGaN層236上に第1のp−AlGaN層237が形成され、さらにその上に第2のn−AlGaN層238と第2のp−AlGaN層239が積層して形成されている。
また、ノーマリオフを実現する範囲内で、積層構造内の第2層の不純物濃度を比較的高く構成することが可能となるので、電子供給能力が増大し、オン抵抗を低減し得る。
また、積層構造を採用することで、ゲート電極244に正電圧を印加した場合でも、積層構造内のpn接合が逆バイアスされて、ゲート電極244からの電流の流入を防止することができる。半導体装置の安定的な動作を実現し易い。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
24:バッファ層
32:p−GaN層(第1層の一例)
34:AlGaN層(第2層の一例)
42:ドレイン電極
44:ゲート電極
46:ソース電極
62:SI−GaN層(中間層の一例)
Claims (6)
- 第1層と第2層が積層され、第2層の表面側に電極が形成されている半導体装置であり、
第1層は、第1種類のIII-V族化合物半導体で構成されており、
第2層は、第2種類のIII-V族化合物半導体で構成されており、
第1種類のIII-V族化合物半導体のバンドギャップよりも第2種類のIII-V族化合物半導体のバンドギャップの方が大きく、
第2層内のピエゾ分極電界と自発分極電界の向きが逆向きであることを特徴とする半導体装置。 - 第1層と第2層が積層され、第2層の表面側に電極が形成されている半導体装置であり、
第1層は、第1種類のIII-V族化合物半導体で構成されており、
第2層は、第2種類のIII-V族化合物半導体で構成されており、
第1種類のIII-V族化合物半導体のバンドギャップよりも第2種類のIII-V族化合物半導体のバンドギャップの方が大きく、
第2層内の分極電界の向きが第1層と第2層の接合界面から離反する向きであることを特徴とする半導体装置。 - 第1層と第2層が積層され、第2層の表面側に電極が形成されている半導体装置であり、
第1層は、第1種類のIII-V族化合物半導体で構成されており、
第2層は、第2種類のIII-V族化合物半導体で構成されており、
第1種類のIII-V族化合物半導体のバンドギャップよりも第2種類のIII-V族化合物半導体のバンドギャップの方が大きく、
第1層の接合界面はV族の極性を示し、第2層の接合界面はIII族の極性を示すことを特徴とする半導体装置。 - 第1層上に、第2層と上部層の繰返しが複数回積層され、積層表面上に電極が形成されている半導体装置であり、
第1層は、第1種類のIII-V族化合物半導体で構成されており、
第2層は、第2導電型の第2種類のIII-V族化合物半導体で構成されており、
上部層は、第1導電型の第2種類のIII-V族化合物半導体で構成されており、
第1種類のIII-V族化合物半導体のバンドギャップよりも第2種類のIII-V族化合物半導体のバンドギャップの方が大きいことを特徴とする半導体装置。 - 第1層と第2層が積層され、第2層の表面側に電極が形成されている半導体装置の製造方法であり、
表面がV族の極性を示す第1種類のIII-V族化合物半導体からなる第1層上に、第1種類のIII-V族化合物半導体のバンドギャップよりも大きなバンドギャップを有する第2種類のIII-V族化合物半導体からなる第2層をエピタキシャル成長させる第2層成長工程と、
その第2層の表面側に電極を形成する電極形成工程を有することを特徴とする製造方法。 - 第1層上に、第2層と上部層の繰返しが複数回積層され、積層表面上に電極が形成されている半導体装置半導体装置の製造方法であり、
第1種類のIII-V族化合物半導体からなる第1層をエピタキシャル成長させる第1層成長工程と、
その第1層上に、第2導電型の第2種類のIII-V族化合物半導体からなる第2層をエピタキシャル成長させ、次いで第1導電型の第2種類のIII-V族化合物半導体からなる上部層をエピタキシャル成長させる工程を複数回繰返す工程と、
最後に形成された積層表面側に電極を形成する電極形成工程を有し、
第1種類のIII-V族化合物半導体のバンドギャップよりも第2種類のIII-V族化合物半導体のバンドギャップの方が大きいことを特徴とする製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010050058A JP5221577B2 (ja) | 2010-03-08 | 2010-03-08 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
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Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004210989A Division JP4744109B2 (ja) | 2004-07-20 | 2004-07-20 | 半導体装置とその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013018260A Division JP6096523B2 (ja) | 2013-02-01 | 2013-02-01 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010124000A JP2010124000A (ja) | 2010-06-03 |
JP5221577B2 true JP5221577B2 (ja) | 2013-06-26 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010050058A Active JP5221577B2 (ja) | 2010-03-08 | 2010-03-08 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5221577B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012119429A (ja) * | 2010-11-30 | 2012-06-21 | Sanken Electric Co Ltd | 半導体装置の製造方法、半導体装置 |
CN118099205A (zh) * | 2024-04-09 | 2024-05-28 | 英诺赛科(珠海)科技有限公司 | 半导体器件及其制备方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0415929A (ja) * | 1990-05-10 | 1992-01-21 | Fujitsu Ltd | 高電子移動度トランジスタ |
JP3256643B2 (ja) * | 1995-03-09 | 2002-02-12 | 日本電信電話株式会社 | 半導体装置 |
JP4592938B2 (ja) * | 1999-12-08 | 2010-12-08 | パナソニック株式会社 | 半導体装置 |
JP2002324813A (ja) * | 2001-02-21 | 2002-11-08 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ構造電界効果トランジスタ |
JP4117535B2 (ja) * | 2001-11-30 | 2008-07-16 | 信越半導体株式会社 | 化合物半導体素子 |
JP2004273486A (ja) * | 2003-03-05 | 2004-09-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2010
- 2010-03-08 JP JP2010050058A patent/JP5221577B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010124000A (ja) | 2010-06-03 |
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