JP5218122B2 - 固体撮像装置及びその駆動方法 - Google Patents

Description

本発明は固体撮像装置及びその駆動方法に関し、特にＣＭＯＳイメージセンサである固体撮像装置及びその駆動方法に関する。

ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージセンサあるいはＣＣＤ（Charge Coupled Device）イメージセンサなどの画像入力イメージセンサは、その特性向上とともに、例えばデジタルカメラやカメラ付き携帯電話などの用途で需要が拡大してきている。

上記のイメージセンサは、さらなる特性向上が望まれており、その一つがダイナミックレンジを広くすることである。
例えば、特許文献１〜４などに広ダイナミックレンジ化を実現する固体撮像装置が開示されているが、これらの固体撮像装置は高感度高Ｓ／Ｎ比を維持したままで広ダイナミックレンジ化を達成することが困難であり、この課題を解決するために特許文献５に記載の固体撮像装置が開発された。
特許文献５に記載の固体撮像装置においては、各画素のフォトダイオードから溢れた光電荷をフローティングディフュージョン及び静電容量素子に蓄積する構成となっており、各画素の信号として、光電子がフォトダイオードから溢れなかった場合にはフォトダイオード内の光電子からＳ１信号を読み出し、溢れた場合にはフォトダイオード内の光電子とフォトダイオードから溢れた光電子を合わせてＳ２信号を読み出すものである。

ここで、特許文献５などに記載の固体撮像装置においては、各画素においてフローティングディフュージョンをソースフォロワとも称せられる増幅トランジスタのゲート電極に接続して、光電荷を電圧に変換してソースフォロワにおいてトランジスタのソース・ドレイン間の電流として電流増幅し、固体撮像装置内のアナログメモリに信号レベルを保持して、ライン毎に読み出しを行っている。

図１５は従来例に係るＣＭＯＳイメージセンサの模式構成図である。
複数個の画素がアレイ状に集積されて受光面となるセンサアレイＳＡに対してアレイの各ラインに接続して２方向にアナログメモリＭ１，Ｍ２が設けられている。
アナログメモリＭ１には、ライン毎に２つのキャパシタが設けられている。各画素から上記のＳ１信号に対応するノイズレベルであるＮ１信号と、Ｎ１信号とＳ１信号の差分を取ったＮＳ１信号（Ｎ１−Ｓ１に相当）とが、アナログメモリＭ１の２つのキャパシタで記憶された後、出力される。
一方、アナログメモリＭ２においてもライン毎に２つのキャパシタが設けられている。各画素から上記のＳ２信号に対応するノイズレベルであるＮ２信号と、Ｎ２信号とＳ２信号の差分を取ったＮＳ２信号（Ｎ２−Ｓ２に相当）とが、アナログメモリＭ２の２つのキャパシタで記憶された後、出力される。

図１６は従来例に係るＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。
複数個（図面上は代表して４個）の画素（Ｐｉｘｅｌ）がアレイ状に配置されており、各画素（Ｐｉｘｅｌ）には行シフトレジスタＳＲ^Vで制御された駆動ライン（φ_T，φ_S，φ_R，φ_X）と、電源ＶＤＤおよびグラウンドＧＮＤなどが接続されている。
各画素（Ｐｉｘｅｌ）から、列シフトレジスタＳＲ^Hおよび駆動ライン（φ_NS1，φ_N1，φ_NS2，φ_N2）で制御されて、上述のＮ１信号と、ＮＳ１信号、Ｎ２信号及びＮＳ２信号が、キャパシタＣＡＰを有するアナログメモリＭ１，Ｍ２で記憶され、出力される。図面は等価回路を示すのでアナログメモリＭ１，Ｍ２はセンサアレイの一方向において表されているが、実際には図１５に示すように、アナログメモリＭ１とアナログメモリＭ２の間にセンサアレイＳＡが配置された構成となっている。

図１７は従来例に係るＣＭＯＳイメージセンサの動作を説明するフローチャートであり、これは各ラインに対して行われるステップである。
まず、第１ステップＳＴ１として、Ｓ１信号を読み出す。これは、上記のＮＳ１信号及びＮ１信号をアナログメモリＭ１に読み出し、それらの差分演算などにより得られる。
次に、第２ステップＳＴ２として、Ｓ２信号を読み出す。これは、上記のＮＳ２信号及びＮ２信号をアナログメモリＭ２に読み出し、それらの差分演算などにより得られる。
次に、第３ステップＳＴ３として、上記のようにして読み出したＳ１信号とＳ２信号を出力する。
次に、第４ステップＳＴ４として、Ｓ１信号を各画素についてチェックする。即ち、第５ステップＳＴ５に示すように、Ｓ１信号を所定の閾値Ｔと比較するものである。
Ｓ１信号が閾値Ｔより小さい場合には、第６ステップＳＴ６に示すように、画素信号としてＳ１信号を用いる。
一方、Ｓ１信号が閾値Ｔ以上である場合には、第７ステップＳＴ７に示すように、画素信号としてＳ２信号を用いる。
次に、第８ステップＳＴ８に示すように次の画素について第５ステップＳＴ５以降のステップを繰り返す。

上記の構成のＣＭＯＳイメージセンサにおいては、画素からＳ１信号とＳ２信号を読み出した後に、Ｓ１信号とＳ２信号のいずれが必要な信号であるのかを調べている。

従って、Ｓ１信号を得るためのアナログメモリ、出力系統及びＳ１信号生成用のＡＤコンバータなどと別に、Ｓ２信号を得るためのアナログメモリ、出力系統及びＳ２信号生成用のＡＤコンバータなどが必要な構成となっていた。
特に、キャパシタなどからなるアナログメモリ及びＡＤコンバータはＣＭＯＳイメージセンサ全体に対して占有する面積が大きく、ＣＭＯＳイメージセンサの小型化を阻害する要因となっていた。

特開２００３−１３４３９６号公報 特開２０００−１６５７５４号公報 特開２００２−７７７３７号公報 特開平５−９０５５６号公報 特開２００５−３２８４９３号公報

解決しようとする問題点は、広ダイナミックレンジ化した固体撮像装置において、Ｓ１信号用回路とＳ２信号用回路のほぼ同一の回路が設けられており、装置の小型化が困難となっていることである。

本発明の固体撮像装置は、第１信号と第２信号をシーケンシャルに画素出力として出力する画素が半導体基板にアレイ状に複数個集積されたセンサアレイと、前記アレイ状に集積された前記画素のカラムごとに設けられ、前記第１信号または前記第２信号を記憶するメモリ部と、前記画素から前記メモリ部に前記第１信号が入力されたとき、前記第１信号を使用可能か判定し、前記第１信号を選択すると判定したときに前記第２信号を廃棄して前記メモリ部に出力せず、前記第２信号を選択すると判定されたときに前記メモリ部に前記第２信号を上書きするように、信号を出力する信号判定部とを有する。

上記の本発明の固体撮像装置は、センサアレイと、メモリ部と、信号判定部とを有する。
センサアレイは、第１信号と第２信号をシーケンシャルに画素出力として出力する画素が半導体基板にアレイ状に複数個集積された構成である。
メモリ部は、アレイ状に集積された画素のカラムごとに設けられ、第１信号または第２信号を記憶する。
信号判定部は、画素からメモリ部に第１信号が入力されると、第１信号を画素信号として使用可能かを判定し、第１信号を選択すると判定されると、第２信号はメモリ部に出力されず、第２信号を選択すると判定されると、メモリ部に第２信号が上書きされる。

上記の本発明の固体撮像装置は、好適には、前記画素が、光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続される蓄積トランジスタと、前記フローティングディフュージョンに接続されたゲート電極を有する増幅トランジスタとを有し、前記蓄積トランジスタがオフとされた状態で前記フローティングディフュージョンに蓄積された信号電荷に対応する信号を前記第１信号として出力し、前記蓄積トランジスタがオンとされた状態で前記フローティングディフュージョン及び前記蓄積容量素子に蓄積された信号電荷に対応する信号を前記第２信号として出力する。

上記の本発明の固体撮像装置は、好適には、前記信号判定部は、前記第１信号を所定の閾値と比較して、前記第１信号が前記所定の閾値未満であれば前記第１信号を選択すると判定し、前記第１信号が前記閾値以上であれば前記第２信号を選択すると判定する。

上記の本発明の固体撮像装置は、好適には、前記信号判定部が、前記第１信号と前記第２信号のいずれを選択したのか示す選択ビットを生成し、前記選択ビットを出力する。

上記の本発明の固体撮像装置は、好適には、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する。

上記の本発明の固体撮像装置は、好適には、前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに有する。

また、本発明の固体撮像装置の駆動方法は、画素が半導体基板にアレイ状に複数個集積されたセンサアレイの前記画素から第１信号と第２信号とをシーケンシャルに画素出力として出力する固体撮像装置の駆動方法であって、前記アレイ状に集積された前記画素のカラムごとに設けられたメモリ部に前記第１信号を記憶する工程と、前記画素から前記メモリ部に前記第１信号が入力されると、前記第１信号を画素信号として選択するかを判定する工程と、前記第１信号を選択すると判定すると、前記第２信号が前記メモリ部に出力されず、前記第２信号を選択すると判定すると、前記メモリ部に前記第２信号を上書きする工程と、前記メモリ部から前記第１信号または前記第２信号を画素信号として出力する工程とを有する。

上記の本発明の固体撮像装置の駆動方法は、好適には、前記画素が、光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続される蓄積トランジスタと、前記フローティングディフュージョンに接続されたゲート電極を有する増幅トランジスタとを有しており、前記蓄積トランジスタがオフとされた状態で前記フローティングディフュージョンに蓄積された信号電荷に対応する信号を前記第１信号として出力し、前記蓄積トランジスタがオンとされた状態で前記フローティングディフュージョン及び前記蓄積容量素子に蓄積された信号電荷に対応する信号を前記第２信号として出力する。

上記の本発明の固体撮像装置の駆動方法は、好適には、前記第１信号を画素信号として選択するかを判定する工程において、前記第１信号を所定の閾値と比較して、前記第１信号が前記所定の閾値未満であれば前記第１信号を選択すると判定し、前記第１信号が前記閾値以上であれば前記第２信号を選択すると判定する。

上記の本発明の固体撮像装置の駆動方法は、好適には、前記第１信号を画素信号として選択するかを判定する工程において、前記第１信号と前記第２信号のいずれを選択したのか示す選択ビットを生成し、前記選択ビットを出力する。

上記の本発明の固体撮像装置の駆動方法は、好適には、前記画素が、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに有する構成である。

上記の本発明の固体撮像装置の駆動方法は、好適には、前記画素が、前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに有する構成である。

本発明の固体撮像装置は、広ダイナミックレンジ化した固体撮像装置において、Ｓ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。

本発明の固体撮像装置の駆動方法は、広ダイナミックレンジ化した固体撮像装置を駆動するときに、Ｓ１信号をメモリ部に記憶してからＳ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。

図１は本発明の第１実施形態に係るＣＭＯＳイメージセンサの模式構成図である。 図２は本発明の第１実施形態に係るＣＭＯＳイメージセンサを構成する１つの画素（ピクセル）ＰＸの等価回路図である。 図３は本発明の第１実施形態に係るＣＭＯＳイメージセンサのセンサアレイとアナログメモリ及びそれからの出力系統の部分の回路構成を示す等価回路図である。 図４は本発明の第１実施形態に係るＣＭＯＳイメージセンサのセンサアレイを構成する画素カラムＰＣとアナログメモリ及びそれからの出力系統の部分の構成を示す模式構成図である。 図５は本発明の第１実施形態に係るＣＭＯＳイメージセンサの動作を説明するフローチャートである。 図６は本発明の第１実施形態に係るＣＭＯＳイメージセンサにおける模式的なポテンシャル図である。 図７は本発明の第１実施形態に係るＣＭＯＳイメージセンサの駆動ラインに印加する電圧を示したタイミングチャートである。 図８（Ａ）〜（Ｃ）は図７のタイミングチャートの各タイミングにおけるポテンシャル図に相当する。 図９（Ｄ）〜（Ｇ）は図７のタイミングチャートの各タイミングにおけるポテンシャル図に相当する。 図１０は本発明の第２実施形態に係るＣＭＯＳイメージセンサのアナログメモリ及び出力系統の部分の回路構成を示す等価回路図である。 図１１（Ａ）は本発明の第３実施形態に係るＣＭＯＳイメージセンサのアナログメモリ及び出力系統の部分の回路構成を示す等価回路図であり、図１１（Ｂ）及び図１１（Ｃ）は各駆動ラインのオン／オフに対応して構成される回路構成を示す等価回路図である。 図１２は本発明の第３実施形態に係るＣＭＯＳイメージセンサの駆動ラインと信号選択信号の準位を示すタイミングチャートである。 図１３（Ａ）は本発明の第４実施形態に係るＣＭＯＳイメージセンサのアナログメモリ及び出力系統の部分の回路構成を示す等価回路図であり、図１３（Ｂ）〜図１３（Ｄ）は各駆動ラインのオン／オフに対応して構成される回路構成を示す等価回路図である。 図１４は第４実施形態に係るＣＭＯＳイメージセンサの画素に照射される光の光量に対するＳ１信号とＳ２信号の出力（ｄＢ）を示す。 図１５は従来例に係るＣＭＯＳイメージセンサの模式構成図である。 図１６は従来例に係るＣＭＯＳイメージセンサの全体の回路構成を示す等価回路図である。 図１７は従来例に係るＣＭＯＳイメージセンサの動作を説明するフローチャートである。

以下、本発明の固体撮像装置及びその駆動方法の実施の形態について図面を参照して説明する。

第１実施形態
本実施形態に係る固体撮像装置はＣＭＯＳイメージセンサである。
図１は本実施形態に係るＣＭＯＳイメージセンサの模式構成図である。本実施形態のＣＭＯＳイメージセンサは、広ダイナミックレンジ化されている。即ち、後述するように、各画素のフォトダイオードから溢れた光電荷をフローティングディフュージョン及び静電容量素子に蓄積する構成となっており、各画素の信号として、光電子がフォトダイオードから溢れなかった場合にはフォトダイオード内の光電子からＳ１信号を読み出し、溢れた場合にはフォトダイオード内の光電子とフォトダイオードから溢れた光電子を合わせてＳ２信号を読み出すものである。

複数個の画素がアレイ状に集積されて受光面となるセンサアレイＳＡに対してアレイの各ラインに接続してアナログメモリＭが設けられている。
アナログメモリＭには、ライン毎に２つのキャパシタが設けられている。各画素から上記のＳ１信号に対応するノイズレベルであるＮ１信号と、Ｎ１信号とＳ１信号の差分を取ったＮＳ１信号（Ｎ１−Ｓ１に相当）とが、アナログメモリＭの２つのキャパシタで記憶された後、出力される。

さらに、アナログメモリＭには、各画素から上記のＳ２信号に対応するノイズレベルであるＮ２信号と、Ｎ２信号とＳ２信号の差分を取ったＮＳ２信号（Ｎ２−Ｓ２に相当）とを、アナログメモリＭの２つのキャパシタに上書きすることも可能となっている。

上記の本実施形態に係るＣＭＯＳイメージセンサにおいては、後述のように、画素は、Ｓ１信号（第１信号）とＳ２信号（第２信号）をシーケンシャルに画素出力として出力する構成である。
アレイ状に集積された画素のカラムごとにアナログメモリが設けられ、アナログメモリに接続して信号判定部が設けられている。
信号判定部は、画素からアナログメモリにＳ１信号が入力されたとき、Ｓ１信号を使用可能か判定する。Ｓ１信号を選択すると判定したときにＳ２信号を廃棄してメモリ部に出力せず、Ｓ２信号を選択すると判定されたときにアナログメモリにＳ２信号を上書きするように、信号を出力する。

図２はＣＭＯＳイメージセンサを構成する１つの画素（ピクセル）ＰＸの等価回路図である。
各画素は、光を受光して光電荷を生成および蓄積するフォトダイオードＰＤ、フォトダイオードＰＤからの光電荷を転送する転送トランジスタＴｒ１、転送トランジスタＴｒ１を通じて光電荷が転送されるフローティングディフュージョンＦＤ、蓄積動作時に前記フォトダイオードから溢れる光電荷を蓄積する蓄積容量素子Ｃ_S、フローティングディフュージョンＦＤと蓄積容量素子Ｃ_Sのポテンシャルを結合または分割する蓄積トランジスタＴｒ２、フローティングディフュージョンＦＤに蓄積トランジスタを介して接続して形成され、フローティングディフュージョンＦＤ内の光電荷を排出するためのリセットトランジスタＴｒ３、フローティングディフュージョンＦＤ内の光電荷を電圧信号に増幅変換する増幅トランジスタ（ソースフォロワ）Ｔｒ４、および、ソースフォロワに接続して形成され、画素を選択するための選択トランジスタＴｒ５から構成されており、いわゆる５トランジスタ型のＣＭＯＳイメージセンサである。例えば、上記の５つのトランジスタはいずれもｎチャネルＭＯＳトランジスタからなる。

本実施形態に係るＣＭＯＳイメージセンサは、上記の構成の画素がアレイ状に複数個集積されており、各画素において、転送トランジスタＴｒ１、蓄積トランジスタＴｒ２、リセットトランジスタＴｒ３のゲート電極に、φ_T、φ_S、φ_Rの各駆動ラインが接続され、また、選択トランジスタＴｒ５のゲート電極には行シフトレジスタから駆動される画素選択ラインＳＬ（φ_X）が接続され、さらに、増幅トランジスタＴｒ４の出力側ソース・ドレインに画素出力ラインＶｏｕｔが接続され、列シフトレジスタにより制御されて出力される。画素出力ラインＶｏｕｔから、上記の４つの信号（Ｎ１信号、ＮＳ１信号、Ｎ２信号、ＮＳ２信号）が後述のシークエンスに従って順に出力される。
選択トランジスタＴｒ５，駆動ラインφ_Ｘについては、画素の選択、非選択動作ができるように、フローティングディフュージョンＦＤの電圧を適宜な値に固定できればよいから、それらを省略することも可能である。

図３は本実施形態に係るＣＭＯＳイメージセンサのセンサアレイとアナログメモリ及びそれからの出力系統の部分の回路構成を示す等価回路図である。
複数個（図面上は代表して４個）の画素（Ｐｉｘｅｌ）がアレイ状に配置されており、各画素（Ｐｉｘｅｌ）には行シフトレジスタＳＲ^Vで制御された駆動ライン（φ_T，φ_S，φ_R，φ_X）と、電源ＶＤＤおよびグラウンドＧＮＤなどが接続されている。
各画素（Ｐｉｘｅｌ）から、列シフトレジスタＳＲ^Hおよび駆動ライン（φ_NS1，φ_N1）で制御されて、上述のＮ１信号とＮＳ１信号が、駆動ラインφ_XCLRによってメモリをクリア可能に構成されたキャパシタＣＡＰを有するアナログメモリＭで記憶され、出力される。
また、上述のＮ１信号とＮＳ１信号は信号判定部に入力され、Ｓ１信号を使用可能か判定する。Ｓ１信号を選択すると判定したときにＳ２信号を廃棄してメモリ部に出力せず、Ｓ２信号を選択すると判定されたときに、各画素（Ｐｉｘｅｌ）から、上記の列シフトレジスタＳＲ^Hおよび駆動ライン（φ_NS2，φ_N2）で制御されて、Ｎ１信号とＮＳ１信号が記憶されたアナログメモリＭにＮ２信号とＮＳ２信号が上書きされ、Ｎ１信号とＮＳ１信号とをそれぞれ同一の出力ラインから出力できる構成となっている。

図４は、本実施形態に係るＣＭＯＳイメージセンサのセンサアレイを構成する画素カラムＰＣとアナログメモリ及びそれからの出力系統の部分の構成を示す模式構成図である。
センサアレイＳＡを構成する各画素カラムＰＣに対して、キャパシタＣＡＰを有するアナログメモリＭが接続されている。ここで、画素カラムＰＣとアナログメモリＭの間にはスイッチＳＷ_ＮＳとスイッチＳＷ_Ｎが設けられている。アナログメモリＭの出力ラインは、上記のＮＳ１信号及びＮ１信号あるいはＮＳ２信号及びＮ２信号の出力ラインに接続されているとともに、これらに信号判定部ＤＣが接続されている。信号判定部ＤＣからは信号選択信号ＳＳと選択ビットＳＢが出力される。

信号選択信号ＳＳは、駆動ライン（φ_NS，φ_N）を制御する信号を生成する回路に入力される。駆動ライン（φ_NS，φ_N）を制御する信号を生成する回路は、駆動ライン（φ_NS1，φ_N1，φ_NS2，φ_N2）と信号選択信号ＳＳが入力されるＡＮＤ回路及びＯＲ回路などからなる。

まず、駆動ライン（φ_NS1，φ_N1）がＨｉｇｈとなると、駆動ライン（φ_NS，φ_N）がＨｉｇｈとなってスイッチＳＷ_ＮＳとスイッチＳＷ_Ｎがそれぞれオンとなり、画素カラムＰＣから選択された画素のＮＳ１信号及びＮ１信号がアナログメモリＭに記憶される。さらに、ＮＳ１信号及びＮ１信号が信号判定部ＤＣに入力される。
信号判定部ＤＣは、ＮＳ１信号とＮＳ１信号から得られるＳ１信号をその画素の信号として使用可能か判定する。判定した結果は、信号選択信号ＳＳとして出力する。信号選択信号ＳＳは、例えばＨｉｇｈとＬｏｗの信号、＋信号と−信号、あるいは「１」と「０」の信号などからなる。

Ｓ１信号をその画素の信号として使用可能であると判定した場合には、信号選択信号ＳＳをＬｏｗ信号、−信号、あるいは「０」などとする。駆動ライン（φ_NS2，φ_N2）がＨｉｇｈとなっても駆動ライン（φ_NS，φ_N）がＬｏｗのままでスイッチＳＷ_ＮＳとスイッチＳＷ_Ｎがそれぞれオンとならないようにする。これにより、ＮＳ２信号、Ｎ２信号は廃棄されることになる。

Ｓ１信号をその画素の信号として使用できないのでＳ２信号を使用すると判定した場合には、信号選択信号ＳＳをＨｉｇｈ信号、＋信号、あるいは「１」などとする。駆動ライン（φ_NS2，φ_N2）がＨｉｇｈとなったとき、駆動ライン（φ_NS，φ_N）が再びＨｉｇｈとなり、スイッチＳＷ_ＮＳとスイッチＳＷ_Ｎがそれぞれオンとなり、画素カラムＰＣから選択された画素のＮＳ２信号及びＮ２信号がアナログメモリＭに上書きされる。

上記のようにしてアナログメモリＭに記憶されたデータから、画素ごとにＮＳ１信号及びＮ１信号あるいはＮＳ２信号及びＮ２信号が出力される。これらは、差分を演算処理する相関二重サンプリング回路（ＣＤＳ回路）に入力され、Ｓ１信号またはＳ２信号が得られる。
Ｓ１信号またはＳ２信号は、ＡＤ変換部によりデジタルデータに変換され、外部に構成された回路などに出力される。
選択ビットＳＢは、例えばＳ１信号を使用するときに「０」、Ｓ２信号を使用するときに「１」とする。このとき、選択ビットＳＢをデジタルデータの上位ビットとして出力するようにしてもよい。

あるいは、例えば選択ビットＳＢ（「０」または「１」）に応じて設定されたゲインによりＳ１信号あるいはＳ２信号を増幅した後で、ＡＤ変換部によりデジタルデータに変換し、外部に構成された回路などに出力するようにしてもよい。
上記のゲインは、例えば、α＝Ｃ_FD／（Ｃ_FD＋Ｃ_S）で示される電荷配分比に応じて設定することができる。ここで、Ｃ_FDとＣ_Sはそれぞれフローティングディフュージョンと蓄積容量素子の容量である。

例えば、信号選択信号ＳＳとして「１」と「０」の信号の場合には、選択ビットＳＢの出力を信号選択信号ＳＳと同一の信号とすることもできる。

次に、本実施形態のＣＭＯＳイメージセンサの駆動方法について説明する。
図５は本実施形態に係るＣＭＯＳイメージセンサの動作を説明するフローチャートであり、これは各ラインに対して行われるステップである。
まず、第１ステップＳＴ１１として、Ｓ１信号を読み出す。例えば、上記のＮＳ１信号及びＮ１信号をアナログメモリＭに読み出し、それらの差分演算処理などをして得られる。

次に、第２ステップＳＴ１２として、Ｓ１信号を各画素についてチェックする。即ち、第３ステップＳＴ１３に示すように、Ｓ１信号を所定の閾値Ｔと比較するものである。例えば、Ｓ１＜Ｔの場合、Ｙｅｓ、Ｓ１≧Ｔの場合にＮｏと判定する。

Ｓ１信号が閾値Ｔより小さい場合には、第４ステップＳＴ１４に示すように、Ｓ２信号を廃棄し、選択ビットＳＢを「０」として、画素信号としてＳ１信号を用いる。

Ｓ１信号が閾値Ｔ以上である場合には、第５ステップＳＴ１５に示すように、Ｓ２信号を読み出し、選択ビットＳＢを「１」として、画素信号としてＳ２信号を用いる。例えば、上記のＮＳ２信号及びＮ２信号をアナログメモリＭに読み出してアナログメモリＭのデータを上書きし、それらの差分演算処理などをしてＳ２信号が得られる。

上記のようにして得られるＳ１信号あるいはＳ２信号からなるデータ及び選択ビットＳＢを合わせて、第６ステップＳＴ１６として、各画素の出力に対応する信号を生成する。ここでは、上記のように選択ビットをデジタルデータの上位ビットとしてもよく、また、選択ビットに応じてＳ１信号あるいはＳ２信号を増幅して各画素の出力に対応する信号としてもよい。

また、第１ステップＳＴ１１として、Ｓ１信号に代わる信号として、後述のようにＮＳ１信号及びＮ１信号をそのまま用いるようにしてもよい。

この場合、第２ステップＳＴ１２として、ＮＳ１信号及びＮ１信号をそのまま用いて、Ｓ１信号を使用可能な各画素についてチェックする。第３ステップＳＴ１３においては、ＮＳ１信号及びＮ１信号を用いて、Ｓ１信号を使用可能（Ｙｅｓ）であるか否（Ｎｏ）かを判定する。

以降は、各画素について上記のステップを繰り返す。
上記のようにして、本実施形態のＣＭＯＳイメージセンサを駆動することができる。

次に、上記のＮＳ１信号、Ｎ１信号、ＮＳ２信号及びＮ２信号の取得方法について説明する。
図６は本実施形態に係るＣＭＯＳイメージセンサにおける模式的なポテンシャル図である。フォトダイオードＰＤ、転送トランジスタＴｒ１、フローティングディフュージョンＦＤ、蓄積トランジスタＴｒ２および蓄積容量素子Ｃ_Sに相当する。
フォトダイオードＰＤは相対的に浅いポテンシャルの容量Ｃ_PDを構成し、フローティングディフュージョンＦＤおよび蓄積容量素子Ｃ_Sは相対的に深いポテンシャルの容量（Ｃ_FD、Ｃ_S）を構成する。
ここで、転送トランジスタＴｒ１および蓄積トランジスタＴｒ２はトランジスタのオン／オフに応じて２準位を取りうる。

図２の等価回路図と図６のポテンシャル図により本実施形態のＣＭＯＳイメージセンサの駆動方法について説明する。
図７は、本実施形態に係るＣＭＯＳイメージセンサの駆動ラインに印加する電圧を示したタイミングチャートである。駆動ライン（φ_T，φ_S，φ_R）に印加する電圧を、オン（ｏｎ）／オフ（ｏｆｆ）の２準位、φ_Tについてはさらに（＋α）で示す準位を加えた３準位で示している。
駆動ラインφ_Ｔに印加する電圧はオン準位と（＋α）準位の２準位でもよいが、本例の如く３準位とした方がフローティングディフュージョンＦＤにおける最大信号電圧を大きく取ることができる。φ_Ｔを２準位で駆動する場合、図７中のオフ準位を（＋α）準位とすればよい。

また、図８（Ａ）〜（Ｃ）および図９（Ｄ）〜（Ｇ）はタイミングチャートの各タイミングにおけるポテンシャル図に相当する。

まず、１つのフィールドの始まりにおいて、φ_Sをｏｎとした状態でφ_T，φ_Rをオンとして、前フィールドで生じた光電荷を全て排出してリセットし、φ_T，φ_Rをオフとする。但し、φ_Tについては適宜（＋α）準位とする。
このとき、図８（Ａ）に示すように、φ_SがオンとなっているのでＣ_FDとＣ_Sが結合した状態となっており、リセット直後にはリセット動作に伴ういわゆるｋＴＣノイズがＣ_FD＋Ｃ_Sに発生する。

φ_Ｒをオフ（ｏｆｆ）として開始される蓄積時間の間、フォトダイオードＰＤにおいて生成される光電荷を蓄積する。このとき、φ_Tについては（＋α）準位としてＣ_PDとＣ_FD間の障壁をわずかに下げておく。
電荷の蓄積が開始すると、光電荷はまずＣ_PDに蓄積していき、光電子がＣ_PDを飽和させる量以上である場合には、図８（Ｂ）に示すように、φ_Tを（＋α）準位としてわずかに下げられた障壁を乗り越えて光電荷がＣ_PDから溢れ、この画素のＣ_FD＋Ｃ_Sに選択的に蓄積されていく。
このようにして、光電子がフォトダイオードＰＤを飽和させる量以下である場合にはＣ_PDのみに光電荷が蓄積し、光電子がフォトダイオードＰＤを飽和させる量以上である場合にはＣ_PDに加えてＣ_FDとＣ_Sにも光電荷が蓄積する。
図８（Ｂ）は、Ｃ_PDが飽和しており、Ｃ_PDに飽和前電荷Ｑ_Bが蓄積し、Ｃ_FDとＣ_Sに過飽和電荷Ｑ_Aが蓄積している状態を示す。

次に、φ_Tを（＋α）準位からオフに戻し、さらに時刻Ｔ₁において、φ_Sをオフとして、図８（Ｃ）に示すように、Ｃ_FDとＣ_Sのポテンシャルを分割する。このとき、過飽和電荷Ｑ_AがＣ_FDとＣ_Sの容量比に応じて、Ｑ_A1とＱ_A2に分割される。ここで、φ_N1をオンとして、過飽和電荷の一部Ｑ_A1を保持しているＣ_FDのレベルの信号をノイズであるＮ１信号として読み出す。

次に、φ_Tをオンとして、図９（Ｄ）に示すように、Ｃ_PD中の飽和前電荷Ｑ_BをＣ_FDに転送し、元からＣ_FDに保持されていた過飽和電荷の一部Ｑ_A1と混合する。
ここで、Ｃ_PDのポテンシャルがＣ_FDよりも浅く、転送トランジスタの準位がＣ_PDより深くなっているので、Ｃ_PD中にあった飽和前電荷Ｑ_Bを全てＣ_FDに転送する完全電荷転送を実現できる。
次に、時刻Ｔ₂においてφ_Tをオフに戻し、φ_NS1をオンとして、Ｃ_FDに転送された飽和前電荷Ｑ_Bから飽和前電荷信号としてＳ１信号を読み出す。但し、Ｃ_FDには飽和前電荷Ｑ_Bと過飽和電荷の一部Ｑ_A1の和の電荷が存在しており、実際に読みだされるのはＮＳ１信号（Ｎ１−Ｓ１）となる。図９（Ｄ）は、φ_Tをオフに戻す前の状態を示している。

次に、φ_S，φ_TをオンとすることでＣ_FDとＣ_Sのポテンシャルを結合させ、図９（Ｅ）に示すように、Ｃ_FD中の飽和前電荷Ｑ_Bと過飽和電荷の一部Ｑ_A1の和の電荷と、Ｃ_S中の過飽和電荷の一部Ｑ_A2を混合する。過飽和電荷の一部Ｑ_A1と過飽和電荷の一部Ｑ_A2との和は分割前の過飽和電荷Ｑ_Aに相当するので、Ｃ_FDとＣ_Sの結合したポテンシャル中に飽和前電荷Ｑ_Bと過飽和電荷Ｑ_Aの和の信号が保持された状態となる。
ここで、時刻Ｔ₃においてφ_Tをオフに戻し、φ_NS２をオンとして、Ｃ_FD＋Ｃ_Sに広がる飽和前電荷Ｑ_B＋過飽和電荷Ｑ_Aから飽和前電荷信号と過飽和電荷信号の和に相当するＳ２信号を読み出す。但し、ここではＣ_FD＋Ｃ_Sノイズが乗っており、実際に読みだされるのはＮＳ２信号（Ｎ２−Ｓ２）となる。図９（Ｅ）は、φ_Tをオフに戻す前の状態を示している。

以上で１つのフィールドが終了となる。次のフィールドに移るに際してφ_Sをオンとした状態でφ_T，φ_Rをオンとして、図９（Ｆ）に示すように、前のフィールドで生じた光電荷を全て排出してリセットする。

次に、時刻Ｔ₄において、図９（Ｇ）に示すように、φ_SがオンとなってＣ_FDとＣ_Sが結合した状態でφ_Rをオフとして、φ_N2をオンとし、Ｃ_FD＋Ｃ_Sに生じるｋＴＣノイズとしてＮ２信号を読み出す。
上記のようにして、ＮＳ１信号、Ｎ１信号、ＮＳ２信号及びＮ２信号から、上述のようにしてＳ１信号あるいはＳ２信号と選択ビットＳＢを画素ごとに取得することで、広ダイナミックレンジに対応したＣＭＯＳイメージセンサを実現できる。

本実施形態の固体撮像装置は、広ダイナミックレンジ化した固体撮像装置において、Ｓ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。

本実施形態の固体撮像装置の駆動方法は、広ダイナミックレンジ化した固体撮像装置を駆動するときに、Ｓ１信号をメモリ部に記憶してからＳ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。

第２実施形態
図１０は、信号判定部ＤＣのより具体的な構成を示す、本実施形態に係るＣＭＯＳイメージセンサのアナログメモリ及び出力系統の部分の回路構成を示す等価回路図である。

各画素カラムに対して、キャパシタＣＡＰを有するアナログメモリＭが接続されている。アナログメモリＭの出力ラインは、信号判定部ＤＣに接続され、信号選択信号ＳＳが出力される。また、信号判定部ＤＣから、選択ビットＳＢが出力される。
また、上記のアナログメモリＭの出力ラインは、不図示のＮＳ１信号及びＮ１信号あるいはＮＳ２信号及びＮ２信号の出力ラインに接続されている。

信号判定部ＤＣは、ＮＳ１信号及びＮ１信号からＳ１信号（Ｎ１−ＮＳ１）を演算する演算回路Σと、Ｓ１信号を参照電圧Ｖｒｅｆと比較し、Ｓ１信号がその画素の信号として使用可能か判定する。判定した結果は、信号選択信号ＳＳとして出力する。信号選択信号ＳＳは、例えばＨｉｇｈとＬｏｗの信号、＋信号と−信号、あるいは「１」と「０」の信号などからなる。
例えば、信号選択信号ＳＳとして「１」と「０」の信号の場合には、選択ビットＳＢの出力を信号選択信号ＳＳと同一の信号とすることもできる。

本実施形態の固体撮像装置は、第１実施形態と同様に、広ダイナミックレンジ化した固体撮像装置において、Ｓ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。

本実施形態の固体撮像装置の駆動方法は、第１実施形態と同様に動作でき、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。

第３実施形態
図１１（Ａ）は、信号判定部ＤＣのより具体的な構成を示す、本実施形態に係るＣＭＯＳイメージセンサのアナログメモリ及び出力系統の部分の回路構成を示す等価回路図である。図１１（Ｂ）及び図１１（Ｃ）は各駆動ラインのオン／オフに対応して構成される回路構成を示す等価回路図である。

各画素カラムに対して、キャパシタＣＡＰを有するアナログメモリＭが接続されている。アナログメモリＭの出力ラインは、信号判定部ＤＣに接続され、信号選択信号ＳＳが出力される。
また、上記のアナログメモリＭの出力ラインは、不図示のＮＳ１信号及びＮ１信号あるいはＮＳ２信号及びＮ２信号の出力ラインに接続されている。

信号判定部ＤＣは、駆動ライン（φ_NS1，φ_N1）でオン／オフされる５個のスイッチと、２個のキャパシタ（Ｃ_１，Ｃ_２）及びアンプＡＭＰからなる。
アナログメモリＭの出力ラインが駆動ライン（φ_NS1，φ_N1）でオン／オフされるスイッチを介してキャパシタＣ_１に接続されている。
また、２つの参照電圧Ｖ_ｒｅｆ１，Ｖ_ｒｅｆ２に接続するラインが駆動ライン（φ_NS1，φ_N1）でオン／オフされるスイッチを介してキャパシタＣ_２に接続されている。
上記のキャパシタ（Ｃ_１，Ｃ_２）の他方の電極はアンプＡＭＰの入力に接続されている。
アンプＡＭＰは、駆動ラインφ_N1でオン／オフされるスイッチを介してフィードバックするラインが設けられている。

上記の構成において、駆動ラインφ_N1がオンとなると、図１１（Ｂ）に示すように、２個のキャパシタ（Ｃ_１，Ｃ_２）の一方の電極への印加電圧は、それぞれＶ_Ｎ１，Ｖ_ｒｅｆ１となる。このとき、アンプＡＭＰは出力がフィードバックする構成になっている。
上記の構成において、アンプＡＭＰの電源電圧−接地電圧をＶとすると、キャパシタＣ_１の他方の電極に蓄積する電荷Ｑは（Ｖ_Ｎ１−Ｖ／２）・Ｃとなる。また、キャパシタＣ_２の他方の電極に蓄積する電荷Ｑは（Ｖ_ｒｅｆ１−Ｖ／２）・Ｃとなる。
次に、駆動ラインφ_N1がオフとなり、駆動ラインφ_NS1がオンとなると、図１１（Ｃ）に示すように、アンプＡＭＰの出力のフィードバックがなくなり、キャパシタ（Ｃ_１，Ｃ_２）の他方の電極に接続するラインはフローティングＦＬとなる。また、２個のキャパシタ（Ｃ_１，Ｃ_２）の一方の電極への印加電圧は、それぞれＶ_ＮＳ１，Ｖ_ｒｅｆ２となる。

ここで、駆動ラインφ_N1がオンとされている間に補償されるアンプＡＭＰのオフセットと、符号に影響を与えないことが示されている寄生容量の効果が無視できるとき、アンプＡＭＰのゲインが十分に大きければ、アンプＡＭＰの入力電圧は、平衡の電圧ΔＶｉ＝−［（Ｎ１−ＮＳ１）−（Ｖ_ｒｅｆ１−Ｖ_ｒｅｆ２）］＝−（Ｓ１−Ｖ_ｒｅｆ）程度となる。
このとき、アンプＡＭＰの出力は上記入力電圧の上昇に応答し、Ｓ１とＶ_ｒｅｆの比較結果が得られる。ここでは、ΔＶｉの電位が＋と−のいずれとなるかにより、アンプＡＭＰの出力をＨｉｇｈとＬｏｗのいずれかに対応させることができる。

２つのキャパシタ（Ｃ_１，Ｃ_２）のミスマッチは、信号電圧と参照電圧の重要性を異ならせる要因となるが、参照電圧の適当な値の選択にも繋がる。
上記の比較は、ＮＳ１信号が出力されている間にされなければならない。これは、Ｓ１信号の準位とＶ_ｒｅｆの準位が同程度であった場合、時間が不十分であるために正確に判定できないかもしれないことを意味する。しかし、本実施形態においては、この判定に対して求められる正確さは高くないので、上記の閾値との比較における不確かさはある程度許容可能である。

図１２は本実施形態に係るＣＭＯＳイメージセンサの駆動ライン（φ_N1，φ_NS1，φ_NS2，φ_N2）と、これらの入力に合わせて得られる信号選択信号ＳＳの準位を示すタイミングチャートである。
例えば、Ｎ１信号を得る期間としてφ_N1が７００ｎｓ間Ｈｉｇｈとなる。ＮＳ１信号も同様にφ_NS1が７００ｎｓ間Ｈｉｇｈとなる。これらのＨｉｇｈとなる期間の間隔は、例えば３００ｎｓである。
以降、同様に、３００ｎｓの期間をあけて、ＮＳ２信号を得る期間としてφ_NS2が７００ｎｓ間Ｈｉｇｈとなり、さらに３００ｎｓの期間をあけて、Ｎ２信号を得る期間としてφ_N2が７００ｎｓ間Ｈｉｇｈとなる。

ここで、上記のようにＮＳ１信号を得たら、直ちに上記の比較を開始するようにする。電圧の十分な変位が判定できたら、信号選択信号ＳＳがラッチされて出力される。ここでは、ＮＳ１信号を得た後、ＮＳ２信号を得る期間が開始される前に結果を判定してラッチする必要がある。得られる信号選択信号ＳＳにより、アナログメモリにおいてＮＳ１信号及びＮ１信号を保持するのか、あるいは、ＮＳ２信号及びＮ２信号を上書きするのかが決められる。

信号選択信号ＳＳは、Ｎ１信号を得る期間が始まるまで前回の比較（ＯＣ）においてラッチした結果に保持されており、ＮＳ１信号を得て新たな比較（ＮＣ）の結果が得られたら、ＮＳ２信号を得る期間が開始される前にラッチ（ＬＴ）する。

本実施形態の固体撮像装置は、第１実施形態と同様に、広ダイナミックレンジ化した固体撮像装置において、Ｓ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。

本実施形態の固体撮像装置の駆動方法は、第１実施形態と同様に動作でき、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。

第４実施形態
図１３（Ａ）は、信号判定部ＤＣのより具体的な構成を示す、本実施形態に係るＣＭＯＳイメージセンサのアナログメモリ及び出力系統の部分の回路構成を示す等価回路図である。図１３（Ｂ）〜図１３（Ｄ）は各駆動ラインのオン／オフに対応して構成される回路構成を示す等価回路図である。

各画素カラムに対して、キャパシタＣＡＰを有するアナログメモリＭが接続されている。アナログメモリＭの出力ラインは、信号判定部ＤＣに接続され、信号選択信号ＳＳが出力される。
また、上記のアナログメモリＭの出力ラインは、不図示のＮＳ１信号及びＮ１信号あるいはＮＳ２信号及びＮ２信号の出力ラインに接続されている。

信号判定部ＤＣは、駆動ライン（φ₁，φ₂，φ₃）でオン／オフされる６個のスイッチと、２個のキャパシタ（Ｃ_１，Ｃ_２）及び差分演算回路ＤＩＦからなる。
アナログメモリＭの出力ラインであって、ここでは特にＮ１信号とＮＳ１信号を入力するラインと、２つの参照電圧Ｖ_{ｒｅｆ＿Ｎ１}，Ｖ_{ｒｅｆ＿ＮＳ１}に接続するラインが、駆動ライン（φ₁，φ₂，φ₃）でオン／オフされるスイッチを介して、キャパシタ（Ｃ_１，Ｃ_２）に接続されている。
上記のキャパシタ（Ｃ_１，Ｃ_２）の他方の電極は差分演算回路ＤＩＦの入力に接続されている。キャパシタＣ_１の入力が負側であり、キャパシタＣ_２の入力が正側である。
差分演算回路ＤＩＦは、駆動ラインφ₁でオン／オフされるスイッチを介してＣ_１の入力側にフィードバックするラインが設けられている。
また、Ｃ_２の入力が駆動ライン（φ₁，φ₂）でオン／オフされるスイッチで接地するように設けられている。

駆動ライン（φ₁，φ₂，φ₃）はこの順にオンとなり、この中のいずれかのラインがオンの場合は他のラインがオフとなる。

本実施形態は、Ｎ１信号の異常な状態を検出するため、第３実施形態に対して多少の変更を行った実施形態である。
図１４は、画素に照射される光の光量に対するＳ１信号とＳ２信号の出力（ｄＢ）を示す。
上記の実施形態と同様に、Ｓ１信号を使用する領域に対して所定の閾値を設定し、閾値を超えない領域Ｒ_Ｓ１でＳ１信号を用い、閾値以上の領域Ｒ_Ｓ２でＳ２信号を用いる。
Ｓ１信号が飽和した非常に明るい画素においては、Ｎ１信号が接地レベルに近づいてくるので、図１４に示すように、Ｎ１−ＮＳ１で表されるＳ１信号は光量が高い場合に非現実的に出力が下がってくる領域Ｒ_ＵＬが存在する。これは、実はＳ１信号が飽和しているのにＳ２信号ではなくＳ１信号を用いるように判定してしまうことを誘発する。

上記の問題を避けるために、第３実施形態における信号判定部での信号の比較を本実施形態においては２段階で行う。
まず、Ｎ１信号と参照電圧Ｖ_{ｒｅｆ＿Ｎ１}との事前比較を行う。
駆動ラインφ₁がオンとなる。このとき図１３（Ａ）に示す回路は図１３（Ｂ）に示す状態になる。即ち、キャパシタＣ_１に参照電圧Ｖ_{ｒｅｆ＿Ｎ１}が入力され、その出力が差分演算回路ＤＩＦの負側に入力される。差分演算回路ＤＩＦの正側は接地される。差分演算回路ＤＩＦは出力が負側の入力にフィードバックする。
また、差分演算回路ＤＩＦの正側は接地されているので、キャパシタＣ_２に参照電圧Ｖ_{ｒｅｆ＿ＮＳ１}が入力され、その出力が接地された回路となる。
φ_１において、参照電圧Ｖ_{ｒｅｆ＿Ｎ１}のレベルが差分演算回路ＤＩＦのオフセットとともにＣ_１に蓄積される。同時に、参照電圧Ｖ_{ｒｅｆ＿ＮＳ１}のレベルがＣ_２に蓄積される。

直接あるいは実際にはバッファを介したＮ１信号が取得可能になったら、φ_２とする。
駆動ラインφ₁がオフとなり、駆動ラインφ_２がオンとなる。このとき図１３（Ａ）に示す回路は図１３（Ｃ）に示す状態になる。即ち、キャパシタＣ_１にＮ１信号が入力され、その出力が差分演算回路ＤＩＦの負側に入力される。差分演算回路ＤＩＦの正側は接地される。差分演算回路ＤＩＦのフィードバックが解除される。
また、差分演算回路ＤＩＦの正側は接地されているので、キャパシタＣ_２の入力がオープンとなる。キャパシタＣ_２には参照電圧Ｖ_{ｒｅｆ＿ＮＳ１}に対応する電荷蓄積が保持された状態となる。
このとき、Ｖ_{ｒｅｆ＿Ｎ１}−Ｎ１が演算処理される。得られた差分が正であるとき、これはＮ１信号がＶ_{ｒｅｆ＿Ｎ１}を下回ったことを示し、Ｓ１信号は確実に飽和していることになるので、自動的にＳ２信号が選択される。

上記の差分が負であったとき、ＮＳ１信号が取得可能になったら直ちにφ_２からφ_３とする。駆動ラインφ_２がオフとなり、駆動ラインφ_３がオンとなると、図１３（Ａ）に示す回路は図１３（Ｄ）に示す状態になる。即ち、キャパシタＣ_１にＮ１信号が入力され、その出力が差分演算回路ＤＩＦの負側に入力される。また、キャパシタＣ_２にＮＳ１信号が入力され、その出力が差分演算回路ＤＩＦの正側に入力される。差分演算回路ＤＩＦのフィードバックが解除されたままである。
この時間帯において、キャパシタのミスマッチを無視すると、差分演算回路ＤＩＦの出力は、−［（Ｎ１−ＮＳ１）−（Ｖ_{ｒｅｆ＿Ｎ１}−Ｖ_{ｒｅｆ＿ＮＳ１}）］＝Ｖ_ｒｅｆ−Ｓ１の符号に追従する出力となる。

Ｖ_{ｒｅｆ＿Ｎ１}とＶ_{ｒｅｆ＿ＮＳ１}を適切な値に選択することで、上記の２つの比較を同じ電圧を用いて行うことができる。Ｓ１信号に過剰の飽和が全くないとき、閾値の電圧Ｖ_{ｒｅｆ＿Ｎ１}は期待されるＮ１信号よりわずかに低い準位とすることが好ましい。この準位はＯＢ画素（黒基準画素）の１つと一致し、自動的に調整可能である。

本実施形態の固体撮像装置は、第１実施形態と同様に、広ダイナミックレンジ化した固体撮像装置において、Ｓ１信号とＳ２信号のいずれを用いるのか判定して、第１信号を選択すると判定したときに第２信号を廃棄し、第２信号を選択すると判定されたときにメモリ部に第２信号を上書きするので、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。

本実施形態の固体撮像装置の駆動方法は、第１実施形態と同様に動作でき、Ｓ１信号用回路とＳ２信号用回路を同一の回路で兼ねることが可能であり、装置を小型化できる。

本発明は上記の説明に限定されない。
例えば、１画素あたりのトランジスタが５個のＣＭＯＳセンサについて説明しているが、これ以上の数のトランジスタを有するＣＭＯＳセンサにも適用可能である。

また、例えば、Ｓ１信号とＳ２信号に限らず、各画素から２回の異なる信号を取得する構成のイメージセンサにおいて、２回の信号のいずれを使用するのかについては一方の信号の取得後にその信号を用いるか決めた後、必要であれば改めて他方の信号を取得する構成とすることで、上記の各実施形態のＣＭＯＳイメージセンサと同様に、信号を取得ための回路を簡略化できる。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。

本発明の固体撮像装置は、デジタルカメラやカメラ付き携帯電話などに搭載されるＣＭＯＳイメージセンサやＣＣＤイメージセンサなどの広いダイナミックレンジが望まれているイメージセンサに適用できる。

本発明の固体撮像装置の駆動方法は、広いダイナミックレンジが望まれているイメージセンサの駆動方法に適用できる。

ＳＡ…センサアレイ、Ｍ，Ｍ１，Ｍ２…アナログメモリ、Ｎ１，ＮＳ１，Ｎ２，ＮＳ２…信号、Ｔｒ１…転送トランジスタ、Ｔｒ２…蓄積トランジスタ、Ｔｒ３…リセットトランジスタ、Ｔｒ４…増幅トランジスタ、Ｔｒ５…選択トランジスタ、ＦＤ…フローティングディフュージョン、ＰＤ…フォトダイオード、Ｃｓ…蓄積容量素子、ＳＬ（φ_X）…選択ライン、φ_T，φ_S，φ_R，φ₁，φ₂，φ₃…駆動ライン、Ｖ_ＯＵＴ…出力（ライン）、ＶＲ…電源電圧、Ｐｉｘｅｌ…画素、ＳＲ^H…列シフトレジスタ、ＳＲ^V…行シフトレジスタ、ＣＡＰ，Ｃ_１，Ｃ_２…キャパシタ、ＰＣ…画素カラム、ＤＣ…信号判定部、ＳＳ…信号選択信号、ＳＢ…選択ビット、ＳＷ_ＮＳ，ＳＷ_Ｎ…スイッチ、Ｃ_ＦＤ，Ｃ_ＰＤ…容量、Σ…演算回路、Ｖｒｅｆ，Ｖ_ｒｅｆ１，Ｖ_ｒｅｆ２，Ｖ_{ｒｅｆ＿Ｎ１}，Ｖ_{ｒｅｆ＿ＮＳ１}…参照電圧、ＯＣ…前回の比較、ＮＣ…新たな比較、ＬＴ…ラッチ、ＤＩＦ…差分演算回路、Ｒ_Ｓ１…閾値を超えない領域、Ｒ_Ｓ２…閾値以上の領域、Ｒ_ＵＬ…Ｓ１信号出力が下がってくる領域、ＳＴ１〜ＳＴ８，ＳＴ１１〜ＳＴ１６…ステップ

Claims (10)

1. 第１信号と第２信号とをシーケンシャルに画素出力として出力する画素が半導体基板にアレイ状に複数個集積されたセンサアレイと、
   前記アレイ状に集積された前記画素のカラムごとに設けられ、前記第１信号または前記第２信号を記憶するメモリ部と、
   前記第１信号を入力し、前記第１信号を画素信号として選択するかを判定し、当該判定結果を示す信号を出力する信号判定部と、
   を含み、
   前記画素が、光を受光して光電荷を生成および蓄積するフォトダイオードと、前記フォトダイオードから光電荷を転送する転送トランジスタと、前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続される蓄積トランジスタと、前記フローティングディフュージョンに接続されたゲート電極を有する増幅トランジスタとを含み、
   前記第１信号が、前記蓄積トランジスタがオフとされた状態で前記フローティングディフュージョンに蓄積された信号電荷に対応する信号であり、
   前記第２信号が、前記蓄積トランジスタがオンとされた状態で前記フローティングディフュージョン及び前記蓄積容量素子に蓄積された信号電荷に対応する信号であり、
   前記信号判定部が、前記第１信号を選択すると判定すると、前記第１信号が前記メモリ部に記憶され、
   前記信号判定部が、前記第２信号を選択すると判定すると、前記第２信号が前記メモリ部に記憶され、
   前記信号判定部が、前記メモリ部に入力される第１信号を入力して判定動作を行い、第２の信号を選択すると判定すると、第２の信号が前記メモリ部に上書きされて記憶される、
   固体撮像装置。
2. 前記信号判定部が、前記第１信号を所定の閾値と比較して、前記第１信号が前記所定の閾値未満であれば前記第１信号を選択すると判定し、前記第１信号が前記閾値以上であれば前記第２信号を選択すると判定する、
   請求項１に記載の固体撮像装置。
3. 前記信号判定部が、前記第１信号と前記第２信号のいずれを選択したのか示す選択ビットを生成し、前記選択ビットを出力する、
   請求項１又は２に記載の固体撮像装置。
4. 前記画素が、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに含む、
   請求項１〜３のいずれかに記載の固体撮像装置。
5. 前記画素が、前記増幅トランジスタに直列に接続され、前記画素を選択するための選択信号がゲート電極に供給される選択トランジスタをさらに含む、
   請求項１〜４のいずれかに記載の固体撮像装置。
6. 複数の画素が半導体基板にアレイ状に集積されたセンサアレイの前記画素から第１信号と第２信号とをシーケンシャルに画素出力として出力する固体撮像装置の駆動方法であって、
   前記アレイ状に集積された前記画素のカラムごとに設けられたメモリ部に前記第１信号を記憶する工程と、
   前記画素から前記メモリ部に前記第１信号が入力されると、前記第１信号を画素信号として選択するかを判定する工程と、
   前記第１信号を選択すると判定すると、前記第１信号が前記メモリ部に記憶され、前記第２信号を選択すると判定すると、前記メモリ部に前記第２信号が記憶される工程と、
   前記メモリ部から前記第１信号または前記第２信号を画素信号として出力する工程と、
   を含み、
   前記画素が、
   光を受光して光電荷を生成および蓄積するフォトダイオードと、
   前記フォトダイオードから光電荷を転送する転送トランジスタと、
   前記転送トランジスタを通じて前記光電荷が転送されるフローティングディフュージョンと、
   前記転送トランジスタを介して前記フォトダイオードに接続して設けられ、蓄積動作時に前記フォトダイオードから溢れる光電荷を少なくとも前記転送トランジスタを通じて蓄積する蓄積容量素子と、
   前記フローティングディフュージョンと前記蓄積容量素子のポテンシャルを結合または分割し、一方のソース・ドレイン領域が前記フローティングディフュージョンとなり、他方のソース・ドレイン領域が前記蓄積容量素子に接続される蓄積トランジスタと、
   前記フローティングディフュージョンに接続されたゲート電極を有する増幅トランジスタと、
   を含み、
   前記蓄積トランジスタがオフとされた状態で前記フローティングディフュージョンに蓄積された信号電荷に対応する信号を前記第１信号として出力し、前記蓄積トランジスタがオンとされた状態で前記フローティングディフュージョン及び前記蓄積容量素子に蓄積された信号電荷に対応する信号を前記第２信号として出力する、
   固体撮像装置の駆動方法。
7. 前記第１信号を画素信号として選択するかを判定する工程において、前記第１信号を所定の閾値と比較して、前記第１信号が前記所定の閾値未満であれば前記第１信号を選択すると判定し、前記第１信号が前記閾値以上であれば前記第２信号を選択すると判定する、
   請求項６に記載の固体撮像装置の駆動方法。
8. 前記第１信号を画素信号として選択するかを判定する工程において、前記第１信号と前記第２信号のいずれを選択したのか示す選択ビットを生成し、前記選択ビットを出力する、
   請求項６又は７に記載の固体撮像装置の駆動方法。
9. 前記画素が、前記蓄積容量素子または前記フローティングディフュージョンに接続され、前記蓄積容量素子及び／または前記フローティングディフュージョン内の光電荷を排出するためのリセットトランジスタをさらに含む、
   請求項６〜８のいずれかに記載の固体撮像装置の駆動方法。
10. 前記画素が、前記増幅トランジスタに直列に接続され、選択トランジスタ用ゲート電極を有し、前記画素を選択するための選択トランジスタをさらに含む、
    請求項６〜９のいずれかに記載の固体撮像装置の駆動方法。

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