JP5217527B2 - 電子デバイス - Google Patents

Description

本件は、電子デバイス及びその製造方法に関し、特に電子デバイスの構成部材を露光形成する際に用いるアライメントマークに適用して好適である。

電子デバイス、例えば半導体装置の製造プロセス等に用いられる露光装置におけるアライメントマークの検出方法としては、画像処理方式よる検出方法が主流となっている。画像処理方式による場合、半導体基板上の各層に形成されたアライメントマークに対して広帯域波長の照明光を垂直に照射する。次いで、そのアライメントマークからの反射光及び回折光を結像光学系を介して集光する。集光した反射光及び回折光をＣＣＤ等の撮像素子の撮像面に結像することによりアライメントマークの画像を形成する。このようにして得られた撮像信号に対して信号処理を施すことにより、半導体基板上のアライメントマークの位置を検出する。

上述のようにして検出されるアライメントマークは、例えば、半導体基板上の導電膜や酸化膜等の構造体に形成された溝等の段差部の配列からなるものである。露光工程では、段差部からなるアライメントマークを検出することにより、レジスト膜をパターニングするためのレチクル（フォトマスク）の位置合わせが行われる。次いで、レチクルを介して露光装置により照明光がレジスト膜に照射され、レチクルのパターンがレジスト膜に露光転写される。

特開２００３−２８２３９２号公報

アライメントマークは、その溝幅や形状の最適化等により、アライメントマーク画像のコントラストが高くなるように、或いは、信号波形に歪が生じ難いように改良されてきた。
しかしながら、画像処理方式によりアライメントを行う際には、アライメントマーク画像のコントラストが高くなるように、或いは、信号波形に歪が生じ難いようにアライメントマークを構成するだけでは、アライメントを安定して精度良く行うことができないことが判った。

アライメント画像を波形処理する場合には、以下のように、アライメントマークの周縁部分をアライメントマークの主要構成の一部として誤検出することがある。
通常、アライメントマークは、素子領域に形成されるゲート電極や層間絶縁膜等の素子材料と共にスクライブライン上に形成する。スクライブラインは、半導体素子の形成後に、半導体基板から各半導体チップを切り出す際のダイシングラインとなる。このため、ダイシング時の削り屑に素子材料、特に金属材料が含まれ難いように、スクライブライン上の素子材料は最小限となるように考慮される。このような理由から、スクライブライン上にアライメントマークを形成する際には、スクライブライン上の領域全体を広い抜き状態とし、当該領域内に残しパターンとして素子材料の構造体を島状に形成する必要がある。この場合、アライメントマークでは、素子材料の構造体に複数の溝を抜きパターンを形成することになる。

アライメントマークとなる島状の構造体は、その占有面積を可及的に小さく抑えることを要する。しかしながら、当該占有面積を余り小さくすると、アライメント画像を波形処理時に、構造体の周縁部分（外周のエッジ部分）とこれに最も近いアライメントマークの溝とが近接し過ぎるため、両者の画像の信号波形に干渉が生じてしまう。このようにして、画像の信号波形ではアライメントマークにおいてその周縁部分と溝とが区別できず、誤検出が発生する。

具体的に、図１５に島状の構造体からなるアライメントマーク画像の写真を、図１６に図１５のアライメントマーク画像の信号波形をそれぞれ示す。
図１５において、１０１がスクライブライン、１０２がアライメントマークの周縁部分、１０３がＸ座標検出用のアライメントマークの溝、１０４がＹ座標検出用のアライメントマークの溝、１０５がスクライブライン１０１の周縁部分をそれぞれ示す。
図１６において、２０１がアライメントマークのＸ座標検出用の信号波形、２０２がアライメントマークのＹ座標検出用の信号波形であり、２１１が周縁部分１０２の縦辺の信号波形、２１２が溝１０３の信号波形、２２１が周縁部分１０２の横辺の信号波形、２２２が溝１０４の信号波形、２２３が周縁部分１０５の信号波形をそれぞれ示す。

図１５に示すように、スクライブライン１０１上に、アライメントマークの周縁部分１０２，１０５及び溝１０３，１０４に相当する黒線が見える。これらの黒線は、半導体基板上における各材料間の反射率の違い及び各構造物における照明光の回折現象により発生した線である。
正確なアライメントを行うためには、アライメントマークの溝１０３，１０３に対応して形成される信号波形２１２，２２２のみを大きなコントラストで歪み無く検出する必要がある。図１６に示すように、信号波形２１１は信号波形２１２と、信号波形２２１は信号波形２２２と類似しており、誤検出が発生する可能性は高い。

この問題に対処すべく、例えばアライメントマークの溝の配置周期を周縁部分からずらすように調整して配置することで誤検出を防止する方策が考えられる。しかしながらこの場合、誤検出信号の基板間におけるバラツキが大きく、誤検出を完全に防止することはできない。また、アライメントマーク画像の信号処理のアルゴリズムを最適化することで誤検出を防止することも考えられるが、同様に誤検出信号の基板間におけるバラツキが大きく、完全に誤検出を防止することは困難である。

上記の誤検出を完全に防止するには、アライメントマークの周縁部分の画像が形成されないように、スクライブラインに素子材料を広い範囲で残す、即ち島状の構造体を大きく形成すること、或いは、アライメントマークの溝に相当する部分を残しパターンで形成することが考えられる。しかしながら、上記したようにスクライブライン上の素子材料は最小限となるように考慮する必要があることから、更にはアライメントマークの溝部分は、ＣＭＰのディッシングやエロージョンの影響を受け難いように考慮する必要があることから、幅狭の抜きパターンで形成することを要する。

また、特許文献１には、アライメントマークの位置の誤検出を回避する手法が開示されている。しかしながらこの場合、アライメントマークの段差部に形成された金属膜による、当該段差部のエッジが非対称となることに起因する、アライメントマークの誤検出の防止を対象としており、上記した問題を解決する方策とはならない。

本件は、上記の課題に鑑みてなされたものであり、アライメントマークとなる島状の構造体の占有面積を可及的に小さく抑えるも、アライメントマークの誤検出を容易且つ確実に防止し、アライメントを安定して高精度に行うことを可能とする電子デバイス及びその製造方法を提供することを目的とする。

本発明の電子デバイスは、基板と、前記基板の上方に形成された構造体とを含み、前記構造体は、第１の間隔で設けられた複数の第１の溝と、当該構造体の周縁部分に形成され、前記第１の溝よりも幅狭でかつ前記第１の間隔よりも小さい第２の間隔で形成されてなる複数の第２の溝とを有し、前記複数の第２の溝は、前記構造体の外周辺に沿った形状に形成されている。

本件によれば、アライメントマークとなる島状の構造体の占有面積を可及的に小さく抑えるも、アライメントマークの誤検出を容易且つ確実に防止し、安定した高精度のアライメントが実現する。

―本件の基本骨子―
上記したように、アライメントマークは、島状の構造体として可及的に小さく形成することを要し、そのためにアライメントマークの周縁部分と溝とが極めて近接することは避けられない。
本件の発明者は、周縁部分の画像の信号波形を溝の信号波形と明確に異なるようにすべく、アライメントマークに工夫を施すことを鋭意検討し、本件の基本骨子に想到した。

本件では、アライメントマーク画像において周縁部分が形成されないようにする。即ち、アライメントマークとして物理的に形成された周縁部分は周縁部分として残るが、画像を認識する撮像機構において、アライメントマークの周縁部分を周縁部分であると敢えて認識できないように構成すれば良い。

一般的に、以下の（１）式に示すようないわゆるレイリーの解像限界が知られている。
ε＝０．６１λ／ＮＡ（λ：波長, ＮＡ：開口数）・・・（１）
解像限界εは、照明光の波長とレンズの開口数により決まる。通常の撮像機構の照明光は、ハロゲンランプのためブロードバンド光であるが、重心波長は例えば６００ｎｍとなる。また、撮像機構の光学系のレンズの開口数を通常の値である例えば０．３とすると、当該撮像装置では解像限界εは１．２２μｍとなる。従ってこの場合、１．２２μｍ以下の周期パターンについては分離解像できないことが判る。

一方、アライメントマークの溝幅は、例えば２μｍ以上であり、その配置周期は６μｍ又は１２μｍとなっている。これにより、アライメントマークは当該撮像機構により分離解像できることが判る。一般的に、分離解像が可能な比較的大きなパターンは、鮮鋭度が高く大きなコントラストが得られるが、分離解像ができない微細なパターンのコントラストは小さい。これにより、両者の信号波形には大きな差が表れる。

以上を踏まえ、本件では、アライメントマークの複数の溝（第１の溝）よりも幅狭で稠密に形成されてなる複数の第２の溝を、島状の構造体の周縁部分を分割するように形成する。このとき、上記の例では、配置周期が１．２２μｍ以下となるように複数の第２の溝をアライメントマークの周縁部分に形成する。このようにアライメントマークを構成することにより、撮像機構はアライメントマーク画像の周縁部分を正確に認識できず、その信号波形は第１の溝の信号波形とは明確に異なるものとして表される。
ここで、第２の溝の数を所期に設定することにより、周縁部分の信号波形の状態（信号波形の幅）を変えることができる。

―本件を適用した具体的な実施形態―
以下、本件を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。
本実施形態では、電子デバイスとして半導体装置、ここではＭＯＳトランジスタを例示し、その構成について製造方法と共に説明する。半導体装置としては、ＭＯＳトランジスタ以外でも、各種のトランジスタや半導体メモリ等、本件はあらゆる半導体装置に適用可能である。また本件は、半導体装置以外の電子デバイス、例えばプリント基板等にも適用可能である。

図１〜図４は、本実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図であり、図５及び図６は、図２及び図３に対応しており、スクライブライン上のみを示す概略平面図である。また、図７及び図８は、図２及び図３に対応した本実施形態の比較例を示す概略断面図である。図１〜図４は、図７及び図８に付した破線Ｉ−Ｉに沿った断面に対応している。

先ず、図１に示すように、熱酸化法又はＣＶＤ法等により、シリコンウェーハ等の半導体基板１上にシリコン酸化膜やシリコン窒化膜等のゲート絶縁膜２を、例えば膜厚２ｎｍ程度に形成する。ゲート絶縁膜２は、素子形成領域１１上のみならず、スクライブライン１２上にも堆積される。
次に、ＣＶＤ法等により、ゲート絶縁膜２に多結晶シリコン膜３を例えば膜厚５００ｎｍ程度に形成する。多結晶シリコン膜３は、素子形成領域１１上のみならず、スクライブライン１２上にも堆積される。

続いて、図２及び図５に示すように、多結晶シリコン膜３上の全面にレジスト（不図示）を塗布する。このレジストをリソグラフィーにより加工し、素子形成領域１１の多結晶シリコン膜３上には電極形状のレジストマスク１３を、スクライブライン１２の多結晶シリコン膜３上にはアライメントマーク形状のレジストマスク１４をそれぞれ形成する。

レジストマスク１４には、アライメントマークの第１の溝を形成するための複数の第１の溝パターン２１と、アライメントマークの周縁部分に第２の溝を形成するための複数の第２の溝パターン２２とが形成されている。
第１の溝パターン２１は、Ｙ方向（図５中で縦方向）に延在する溝パターン２１ａと、Ｘ方向（図５中で横方向）に延在する溝パターン２１ｂとが、それぞれライン＆スペース状に並列して複数形成されてなる。
第２の溝パターン２２は、レジストマスク１４の周縁部分（外周エッジ部分）の縦辺（Ｙ方向）に沿って延在する溝パターン２２ａと、周縁部分の横辺（Ｘ方向）に沿って延在する溝パターン２２ｂとが、それぞれライン＆スペース状に周縁部分に並列して複数形成されてなる。

一方、比較例として、従来のアライメントマークを備えたＭＯＳトランジスタを形成する場合には、図７に示すように、図１の状態から、多結晶シリコン膜３上の全面にレジスト（不図示）を塗布する。このレジストをリソグラフィーにより加工し、素子形成領域１１の多結晶シリコン膜３上には電極形状のレジストマスク１３を、スクライブライン１２の多結晶シリコン膜３上にはアライメントマーク形状のレジストマスク３０をそれぞれ形成する。レジストマスク３０には、溝パターン２１ａ，２１ｂと同様の複数の溝パターン３１のみが形成されている。

続いて、レジストマスク１３，１４を用いて、ドライエッチングにより多結晶シリコン膜３を加工する。レジストマスク１３，１４はドライエッチング工程の後、例えば灰化処理により除去される。
上記のドライエッチングにより、図３及び図６に示すように、素子形成領域１１上にはレジストマスク１３に倣ったゲート電極４が、スクライブライン１２上にはレジストマスク１４に倣った島状の構造体であるアライメントマーク５がそれぞれ形成される。

アライメントマーク５は、アライメント時の画像解析対象となる複数の第１の溝１５と、当該アライメントマーク５の周縁部分を分割するように第１の溝１５よりも幅狭で稠密に形成されてなる複数の第２の溝１６とが形成されてなる。
第１の溝１５は、Ｙ方向（図６中で縦方向）に延在しており、Ｘ座標検出用の溝１５ａと、Ｘ方向（図６中で横方向）に延在しており、Ｙ座標検出用の溝１５ｂとが、それぞれライン＆スペース状に並列して複数形成されてなる。ここで、溝１５ａ，１５ｂは、幅が例えば２μｍ以上であり、その配置周期が６μｍ又は１２μｍに形成される。

第２の溝１６は、レジストマスク１４の周縁部分の縦辺（Ｙ方向）に沿って延在する溝１６ａと、周縁部分の横辺（Ｘ方向）に沿って延在する溝１６ｂとが、それぞれライン＆スペース状に周縁部分に並列して複数形成されてなる。ここで、アライメント時に用いる撮像機構において、その照明光の重心波長が６００ｎｍ、光学系のレンズの開口数が０．３である場合、溝１６ａ，１６ｂは、その配置周期が１．２２μｍ以下、例えば１．０μｍ程度に形成される。この場合、溝１６ａ，１６ｂの幅は例えば０．５μｍ程度となる。

一方、比較例として、従来のアライメントマークを備えたＭＯＳトランジスタを形成する場合には、レジストマスク３０を用いた多結晶シリコン膜３のドライエッチングにより、図８に示すように、素子形成領域１１上にはレジストマスク１３に倣ったゲート電極４が、スクライブライン１２上にはレジストマスク３０に倣った島状の構造体であるアライメントマーク３２がそれぞれ形成される。アライメントマーク３０には、溝１５ａ，１５ｂと同様のアライメント時の画像解析対象となる複数の溝３３が形成されている。

撮像機構を用いてアライメントを行う場合、比較例の場合では、アライメントマーク画像は図９のようになる。ここでは、アライメントマーク３０の周縁部分の画像は溝３３の画像と同様に鮮明でシャープなものとなる。そのため、図１１の下部に示す信号波形のように、アライメントマーク３０の溝３３に対応する信号波形３０ａと、アライメントマーク３０の周縁部分に対応する信号波形３０ｂとは類似しており、誤検出が発生する可能性は高い。

これに対して本実施形態の場合では、アライメントマーク画像は図１０のようになる。ここでは、アライメントマーク５の周縁部分の第１の溝１６の画像は、第１の溝１５の画像に比べてコントラストが低く、ぼやけたブロードなものとなる。そのため、図１２の下部に示す信号波形のように、アライメントマーク５の周縁部分の第２の溝１６（溝１６ａ，１６ｂ）に対応する信号波形５ｂは、アライメントマーク５の第１の溝１５（溝１５ａ，１５ｂ）に対応する信号波形５ａとは相違した形状（波形の幅及び振幅等）とされている。即ちこの場合、アライメントマーク５を構成することにより、撮像機構はアライメントマーク画像の周縁部分を正確に認識できず、その信号波形５ｂは第１の溝１５の信号波形５ａとは明確に異なるものとして表される。これにより、撮像機構において、アライメントマークの周縁部分の信号波形をライメントマークの溝の信号波形であると判断してしまう誤検出の発生が容易且つ確実に防止される。

なお、アライメントマーク５の周縁部分における第２の溝１６の数を適宜変えることにより、アライメントマーク画像における周縁部分のコントラスト及び信号波形５ｂの幅を制御することができる。例えば第２の溝１６の数を多くする程、周縁部分のコントラストが低くなり、信号波形５ｂの幅が広くなる。

続いて、図４に示すように、素子形成領域１１における不純物のイオン注入によるソース／ドレイン領域６の形成、層間絶縁膜７の形成、層間絶縁膜７へのコンタクト孔８の形成、コンタクト孔８を導電材料で埋め込む導電プラグ９の形成、導電プラグ９と接続されて層間絶縁膜７上で延在する配線１０の形成等を経て、ＭＯＳトランジスタを完成させる。
ここで、例えば導電プラグ９や配線１０の形成時等において、上記と同様にスクライブライン１２上に導電プラグ９や配線１０に対応した本実施形態のアライメントマークが形成される。

以上説明したように、本実施形態によれば、アライメントマーク５となる島状の構造体の占有面積を可及的に小さく抑えるも、アライメントマーク５の誤検出を容易且つ確実に防止し、安定した高精度のアライメントが実現する。

（変形例）
ここで、本実施形態の変形例について説明する。この変形例では、本実施形態と同様にＭＯＳトランジスタを製造するが、アライメントマークの周縁部分の溝形状が異なる点で相違する。
図１３及び図１４は、本実施形態の変形例における主要工程を示す概略平面図である。ここで、本実施形態と同様の構成部材等については同符号を付す。

本例では、先ず、本実施形態と同様に、図１の工程を経た後、素子形成領域１１には図９に示すようにレジストマスク１３を、スクライブライン１２には図１３に示すようにレジストマスク４１を形成する。
レジストマスク４１には、アライメントマークの第１の溝を形成するための複数の第１の溝パターン２１と、アライメントマークの周縁部分に第２の溝を形成するための複数の第２の溝パターン４２とが形成されている。
第１の溝パターン２１は、Ｙ方向（図１１中で縦方向）に延在する溝パターン２１ａと、Ｘ方向（図１１中で横方向）に延在する溝パターン２１ｂとが、それぞれライン＆スペース状に並列して複数形成されてなる。
第２の溝パターン４２は、レジストマスク４１の周縁部分（外周エッジ部分）の縦辺（Ｙ方向）に沿って延在する溝パターン４２ａと、周縁部分の横辺（Ｘ方向）に沿って延在する溝パターン４２ｂとが、それぞれライン＆スペース状に周縁部分に並列して複数形成されてなる。溝パターン４２ａ，４２ｂはそれぞれ、レジストマスク４１の外周辺に沿って所定間隔をもって並ぶ複数の短溝パターン４３から構成されている。

続いて、レジストマスク１３，４１を用いて、ドライエッチングにより多結晶シリコン膜３を加工する。レジストマスク１３，４１はドライエッチング工程の後、例えば灰化処理により除去される。
上記のドライエッチングにより、素子形成領域１１上には図１０に示すように、レジストマスク１３に倣ったゲート電極４が、スクライブライン１２上には図１４に示すように、レジストマスク４１に倣った島状の構造体であるアライメントマーク４０がそれぞれ形成される。

アライメントマーク４０は、アライメント時の画像解析対象となる複数の第１の溝１５と、当該アライメントマーク４０の周縁部分を分割するように第１の溝１５よりも幅狭で稠密に形成されてなる複数の第２の溝４４とが形成されてなる。
第１の溝１５は、Ｙ方向（図１２中で縦方向）に延在しており、Ｘ座標検出用の溝１５ａと、Ｘ方向（図１２中で横方向）に延在しており、Ｙ座標検出用の溝１５ｂとが、それぞれライン＆スペース状に並列して複数形成されてなる。ここで、溝１５ａ，１５ｂは、幅が例えば２μｍ以上であり、その配置周期が６μｍ又は１２μｍに形成される。

第２の溝４４は、レジストマスク４１の周縁部分の縦辺（Ｙ方向）に沿って延在する溝４４ａと、周縁部分の横辺（Ｘ方向）に沿って延在する溝４４ｂとが、それぞれライン＆スペース状に周縁部分に並列して複数形成されてなる。溝４４ａ，４４ｂはそれぞれ、アライメントマーク４０の外周辺に沿って所定間隔をもって並ぶ複数の短溝４５から構成されている。短溝４５の長さや数は、適宜調節することができる。このように溝４４ａ，４４ｂを、長手方向に所定ピッチで短く分割形成された短溝４５から構成することにより、パターン（隣接する溝４４ａ間及び隣接する溝４４ｂ間の構成物）の倒れや剥離に対する耐性が強化される。
ここで、アライメント時に用いる撮像機構において、その照明光の重心波長が６００ｎｍ、光学系のレンズの開口数が０．３である場合、溝４４ａ，４４ｂは、その配置周期が１．２２μｍ以下、例えば１．０μｍ程度に形成される。この場合、溝４４ａ，４４ｂの幅は例えば０．５μｍ程度となる。
続いて、図４の工程を経て、ＭＯＳトランジスタを完成させる。

以上説明したように、本例によれば、アライメントマーク４１となる島状の構造体の占有面積を可及的に小さく抑えるも、アライメントマーク４１の誤検出を容易且つ確実に防止し、安定した高精度のアライメントが実現する。

本実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図１に引き続き、本実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図２に引き続き、本実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図３に引き続き、本実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。 図２に対応し、スクライブライン上のみを示す概略平面図である。 図３に対応し、スクライブライン上のみを示す概略平面図である。 図２に対応した比較例であり、スクライブライン上のみを示す概略断面図である。 図３に対応した比較例であり、スクライブライン上のみを示す概略断面図である。 比較例によるアライメントマーク画像を示す概略平面図である。 本実施形態によるアライメントマーク画像を示す概略平面図である。 本実施形態の比較例におけるアライメントマーク画像の信号波形を、図８の図８に対応したアライメントマークと共に示す図である。 本実施形態におけるアライメントマーク画像の信号波形を、図８の図３に対応したアライメントマークと共に示す図である。 本実施形態の変形例における図２に対応した主要工程を示す概略平面図である。 本実施形態の変形例における図３に対応した主要工程を示す概略平面図である。 従来のアライメントマーク画像の写真を示す図である。 従来のアライメントマーク画像の信号波形を示す特性図である。

符号の説明

１ 半導体基板
２ ゲート絶縁膜
３ 多結晶シリコン膜
４ ゲート電極
５，３２，４０ アライメントマーク
５ａ，５ｂ，３０ａ，３０ｂ 信号波形
６ ソース／ドレイン領域
７ 層間絶縁膜
８ コンタクト孔
９ 導電プラグ
１０ 配線
１１ 素子形成領域
１２ スクライブライン
１３，１４，３０ レジストマスク
１５，３３ 第１の溝
１５ａ，１５ｂ，１６ａ，１６ｂ，３３ａ，３３ｂ，４４ａ，４４ｂ，４５ａ，４５ｂ 溝
１６，４４ 第２の溝
２１，３１ 第１の溝パターン
２１ａ，２１ｂ，２２ａ，２２ｂ，３１ａ，３１ｂ，４２ａ，４２ｂ 溝パターン
２２，４２ 第２の溝パターン
４３ 短溝パターン
４５ 短溝

Claims (3)

1. 基板と、
   前記基板の上方に形成された構造体と
   を含み、
   前記構造体は、第１の間隔で設けられた複数の第１の溝と、当該構造体の周縁部分に形成され、前記第１の溝よりも幅狭でかつ前記第１の間隔よりも小さい第２の間隔で形成されてなる複数の第２の溝とを有し、
   前記複数の第２の溝は、前記構造体の外周辺に沿った形状に形成されていることを特徴とする電子デバイス。
2. 前記構造体はアライメントマークであり、
   前記第２の間隔が、前記構造体の検出装置における分離解像限界値よりも小さいことを特徴とする請求項１に記載の電子デバイス。
3. 前記複数の第２の溝は、前記構造体の外周辺に沿った複数の短溝からなることを特徴とする請求項１又は２に記載の電子デバイス。

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