JP5214220B2 - パルス変調器およびそれを利用したチャージポンプ回路、スイッチングレギュレータならびにそれらの制御回路 - Google Patents

Description

本発明は、パルス変調器に関する。

近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）などの電子機器には、液晶のバックライトに用いられるＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）のように、電池電圧よりも高い駆動電圧を必要とするデバイスが搭載される。たとえばこれらの小型情報端末では、Ｌｉイオン電池が多く用いられ、その出力電圧は通常３．５Ｖ程度であり、満充電時においても４．２Ｖ程度であるところ、ＬＥＤはその駆動電圧として電池電圧よりも高い電圧を必要とする。このように、電池電圧よりも高い電圧が必要とされる場合、チャージポンプ回路やスイッチングレギュレータを用いて電池電圧を昇圧し、ＬＥＤを駆動するために必要な電圧を得ている。

スイッチングレギュレータなどの電源回路は、出力電圧Ｖｏｕｔが一定となるようにパルス変調駆動される。スイッチングレギュレータの出力電流（負荷電流）が減少し、軽負荷状態となると、スイッチング動作を停止して回路の消費電流を低下させる必要がある。

軽負荷時の消費電力を低減するために、パルス変調されたパルス信号（パルス変調信号）のパルス幅を監視し、そのパルス幅が所定の最小パルス幅より小さくなったときに、スイッチングを停止する駆動方式が提案されている。この駆動方式では、軽負荷状態となると、スイッチング期間とスイッチング停止期間とを交互に繰り返す間欠動作（間欠モード、またはＰＦＭモードという）となる。
特開２０００−２６２０４３号公報

パルス変調信号のパルス幅が最小パルス幅を下回ると、直ちにスイッチングを停止することが望ましい。パルス幅が最小パルス幅より小さいにもかかわらず、そのパルスでスイッチングを行うと、出力電圧が上昇してリップルが発生してしまう。

本発明はこうした課題に鑑みてなされたものであり、その目的は、軽負荷時のＰＦＭモード（間欠モード）におけるリップルを低減できるパルス変調器の提供にある。

本発明のある態様は、電源回路の出力電圧に応じた帰還電圧を受け、当該帰還電圧が所定の基準電圧に近づくようにデューティ比が制御されるパルス変調信号を生成し、電源回路のスイッチング素子に対して出力するパルス変調器に関する。パルス変調器は、帰還電圧と基準電圧の誤差を増幅して誤差電圧を生成する誤差増幅器と、所定の周波数を有するのこぎり波状の周期電圧を生成するオシレータと、周期電圧を誤差電圧によりスライスし、交点でレベルが変化するパルス信号を出力するコンパレータと、パルス信号を１／２分周し、互いに逆相となる第１パルス信号および第２パルス信号を生成するパルス分周器と、第１パルス信号のパルス幅を所定の最小パルス幅と比較し、第１パルス信号のパルス幅が最小パルス幅より短いとき所定レベルとなる第１マスク信号を生成するとともに、第２パルス信号のパルス幅を所定の最小パルス幅と比較し、第２パルス信号のパルス幅が最小パルス幅より短いとき所定レベルとなる第２マスク信号を生成するマスク信号生成部と、第１パルス信号または第２パルス信号のいずれか一方を、第１、第２マスク信号が所定レベルとなる期間マスクし、パルス変調信号として出力するマスク処理部と、を備える。

この態様によると、軽負荷状態において、パルス幅が所定の最小パルス幅より小さくなると、スイッチングを停止することができ、間欠モード（ＰＦＭモード）を実現できる。さらに、周期電圧と同じ周波数のパルス信号を分周して、パルス変調信号の周波数を低下させ、マスク信号を分周前のもとの周波数で生成することにより、パルス幅が最小パルス幅より小さな不要なパルスをマスクすることができる。その結果、電源回路の出力電圧のリップルを低減できる。

マスク信号生成部は、周期電圧の１／２の周波数を有し、かつ第１パルス信号のポジティブエッジよりも所定時間遅れてハイレベルに遷移する第１最小デューティ比設定信号を受け、第１最小デューティ比設定信号のポジティブエッジのタイミングと、第１パルス信号のネガティブエッジのタイミングとの比較結果にもとづいて、第１マスク信号を生成してもよい。また、マスク信号生成部は、周期電圧の１／２の周波数を有し、かつ第２パルス信号のポジティブエッジよりも所定時間遅れてハイレベルに遷移する第２最小デューティ比設定信号を受け、第２最小デューティ比設定信号のポジティブエッジのタイミングと、第２パルス信号のネガティブエッジのタイミングとの比較結果にもとづいて、第２マスク信号を生成してもよい。

マスク信号生成部は、第１最小デューティ比設定信号がクロック端子に入力され、第１パルス信号が入力端子に入力された第１フリップフロップと、第２最小デューティ比設定信号がクロック端子に入力され、第２パルス信号が入力端子に入力された第２フリップフロップと、を含み、第１、第２フリップフロップの出力をそれぞれ、第１、第２マスク信号として出力してもよい。

パルス分周器は、周期電圧の１／２の周波数および所定の最大デューティ比を有する第１最大デューティ比設定信号とパルス信号の論理演算により第１パルス信号を生成してもよい。さらにパルス分周器は、周期電圧の１／２の周波数および所定の最大デューティ比を有し、第１最大デューティ比設定信号と逆相の第２最大デューティ比設定信号とパルス信号の論理演算により第２パルス信号を生成してもよい。

パルス分周器は、第１最大デューティ比設定信号とパルス信号の論理積を第１パルス信号として出力する第１ＡＮＤゲートと、第２最大デューティ比設定信号とパルス信号の論理積を第２パルス信号として出力する第２ＡＮＤゲートと、を含んでもよい。

パルス変調器は、第１、第２マスク信号を所定の遅延時間だけ遅延させるマスク信号遅延部をさらに備えてもよい。
マスク信号を遅延させることにより、パルス変調信号にひげ（ノッチ）が発生するのを防止できる。

パルス変調器は、第１、第２マスク信号を所定の遅延時間だけ遅延させるマスク信号遅延部をさらに備えてもよい。マスク信号遅延部は、入力端子に第１マスク信号が、クロック端子に反転された第１最小デューティ比設定信号が入力された第３フリップフロップと、入力端子に第２マスク信号が、クロック端子に反転された第２最小デューティ比設定信号が入力された第４フリップフロップと、を含んでもよい。

周期電圧は、ローレベルとなる第１期間と、一定の傾きで上昇する第２期間を交互に繰り返してよい。このとき、パルス分周器は、周期電圧が奇数番目に第２期間となる間、ハイレベルとなる第１最大デューティ比設定信号とパルス信号の論理積を、第１パルス信号として出力する第１ＡＮＤゲートと、周期電圧が偶数番目に第２期間となる間、ハイレベルとなる第２最大デューティ比設定信号とパルス信号の論理積を、第２パルス信号として出力する第２ＡＮＤゲートと、を含んでもよい。マスク信号生成部は、周期電圧が奇数番目に第２期間となってから所定時間経過後のタイミングにおいてハイレベルとなる第１最小デューティ比設定信号のポジティブエッジにより第１パルス信号をラッチし、第１マスク信号を生成する第１フリップフロップと、周期電圧が偶数番目に第２期間となってから所定時間経過後のタイミングにおいてハイレベルとなる第２最小デューティ比設定信号のポジティブエッジにより第２パルス信号をラッチし、第２マスク信号を生成する第２フリップフロップと、を含んでもよい。マスク処理部は、第１パルス信号または第２パルス信号のいずれか一方と、第１、第２マスク信号の論理積を出力するＡＮＤゲートを含んでもよい。ここでの奇数番目、偶数番目とは、仮想的な基準となるパルスに対する位置を表現するものである。

本発明の別の態様は、少なくともひとつのフライングキャパシタと、少なくともひとつの出力キャパシタと、を有するチャージポンプ回路の制御回路に関する。この制御回路は、入力電圧を利用してフライングキャパシタを充電する経路に設けられた少なくともひとつのスイッチを含む第１スイッチ群と、フライングキャパシタに蓄えられた電荷を利用して出力キャパシタを充電する経路に設けられた少なくともひとつのスイッチを含む第２スイッチ群と、チャージポンプ回路の出力電圧に応じた帰還電圧を受け、パルス変調信号を生成する上述のいずれかのパルス変調器と、パルス変調器からパルス変調信号を受け、パルス変調信号のハイ期間に応じた期間、第１、第２スイッチ群のいずれか一方をオンし、そのロー期間に応じた期間、他方をオンするドライバと、を備える。

この態様によれば、チャージポンプ回路をＰＷＭ方式で駆動することができ、さらに軽負荷状態において間欠モードで動作させることができる。また、軽負荷状態における出力電圧のリップルを低減することができる。

本発明のさらに別の態様は、チャージポンプ回路である。このチャージポンプ回路は、フライングキャパシタと、出力キャパシタと、フライングキャパシタおよび出力キャパシタの充放電状態を制御する上述の制御回路と、を備える。

本発明のさらに別の態様は、少なくともひとつのスイッチング素子を有するスイッチングレギュレータの制御回路に関する。この制御回路は、スイッチングレギュレータの出力電圧に応じた帰還電圧を受け、パルス変調信号を生成する上述のいずれかのパルス変調器と、パルス変調器からパルス変調信号を受け、パルス変調信号にもとづいて、スイッチング素子を駆動するドライバと、を備える。

本発明のさらに別の態様は、スイッチングレギュレータである。このスイッチングレギュレータは、上述の制御回路を備える。

本発明のさらに別の態様は、帰還信号のレベルが所定の基準値に近づくようにデューティ比が制御されるパルス変調信号を生成するパルス変調方法に関する。この方法は、帰還信号と基準値の誤差を増幅して誤差信号を生成するステップと、所定の周波数を有するのこぎり波状の周期信号を生成するステップと、周期信号を誤差信号によりスライスし、交点でレベルが変化するパルス信号を生成するステップと、パルス信号を１／２分周し、互いに逆相となる第１パルス信号および第２パルス信号を生成するステップと、第１パルス信号のパルス幅を所定の最小パルス幅と比較し、第１パルス信号のパルス幅が最小パルス幅より短いとき所定レベルとなる第１マスク信号を生成するステップと、第２パルス信号のパルス幅を所定の最小パルス幅と比較し、第２パルス信号のパルス幅が最小パルス幅より短いとき所定レベルとなる第２マスク信号を生成するステップと、第１パルス信号または第２パルス信号のいずれか一方を、第１、第２マスク信号が所定レベルとなる期間マスクしてパルス変調信号を生成するステップと、を備える。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るパルス変調技術によれば、軽負荷状態における出力電圧のリップルを低減できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ａと部材Ｂの間に部材Ｃが設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るチャージポンプ回路１２０の構成を示す回路図である。チャージポンプ回路１２０は、入力端子１２２に入力された入力電圧Ｖｉｎを昇圧し、出力端子１２４から出力電圧Ｖｏｕｔを出力する。入力電圧Ｖｉｎとして、図示しない電池から出力される電池電圧や、電源回路から供給される電源電圧Ｖｄｄが利用される。本発明は、任意の昇圧率のチャージポンプ回路に適用可能であるが、以下、理解を容易とするため、２倍のチャージポンプ回路について説明する。

チャージポンプ回路１２０は、制御回路１００、フライングキャパシタＣｆ１、出力キャパシタＣｏ１、帰還抵抗Ｒ１、Ｒ２を備える。図１のチャージポンプ回路は、昇圧率が２倍であるため、ひとつのフライングキャパシタＣｆ１とひとつの出力キャパシタＣｏ１を備えるが、別の昇圧率の場合や、複数の出力電圧を生成する場合、フライングキャパシタや出力キャパシタは複数であってもよい。

制御回路１００は、第１スイッチ群１０、第２スイッチ群１２、パルス変調器２０、ドライバ４０、を備え、ひとつの半導体基板上に集積化された機能回路である。入力端子１０２には、外部からの入力電圧Ｖｉｎが印加される。キャパシタ端子１０４、キャパシタ端子１０６の間には、フライングキャパシタＣｆ１が接続され、出力端子１０８と接地間には出力キャパシタＣｏ１が接続される。接地端子１１０は接地されており、帰還端子１１２には出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが入力される。帰還電圧Ｖｆｂは、出力電圧Ｖｏｕｔを帰還抵抗Ｒ１、帰還抵抗Ｒ２によって分圧された電圧である。

一般に、チャージポンプ回路は、フライングキャパシタを充電する充電期間φ１と、フライングキャパシタに蓄えられた電荷を利用して出力キャパシタの充電する放電期間φ２と、を繰り返すことにより、昇圧された電圧を生成する。

第１スイッチ群１０は、入力電圧Ｖｉｎを利用してフライングキャパシタＣｆ１を充電する経路に設けられた少なくともひとつのスイッチを含む。第１スイッチ群１０およびフライングキャパシタＣｆ１は、入力端子１２２と接地間に直列な経路を形成している。本実施の形態では、第１スイッチ群１０は、第１スイッチＳＷ１、第２スイッチＳＷ２を含んでいる。具体的には、第１スイッチＳＷ１は、入力端子１０２とキャパシタ端子１０４の間に設けられ、第２スイッチＳＷ２は、キャパシタ端子１０６と接地端子１１０の間に設けられる。第１スイッチＳＷ１はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第２スイッチＳＷ２はＮチャンネルＭＯＳＦＥＴである。

第２スイッチ群１２は、充電期間φ１においてフライングキャパシタＣｆ１に蓄えられた電荷を利用して出力キャパシタＣｏ１を充電する経路に設けられた少なくともひとつのスイッチを含む。本実施の形態では、第２スイッチ群１２は第３スイッチＳＷ３、第４スイッチＳＷ４を含んでおり、具体的には、第３スイッチＳＷ３は入力端子１０２とキャパシタ端子１０６の間に設けられており、第４スイッチＳＷ４はキャパシタ端子１０４と出力端子１０８の間に設けられている。第３スイッチＳＷ３、第４スイッチＳＷ４はともにＰチャンネルＭＯＳＦＥＴである。

ドライバ４０は、レベルシフト回路を含んでおり、第１スイッチＳＷ１〜第４スイッチＳＷ４のゲート電圧を切り換えて、オン、オフを制御する。

充電期間φ１において、第１スイッチＳＷ１、第２スイッチＳＷ２がともにオンすると、フライングキャパシタＣｆ１の一端に入力電圧Ｖｉｎが印加され、他端が接地され、その結果、フライングキャパシタＣｆ１が入力電圧Ｖｉｎで充電される。フライングキャパシタＣｆ１の両端の電位差をΔＶとする。

放電期間φ２において、第３スイッチＳＷ３、第４スイッチＳＷ４がともにオンすると、キャパシタ端子１０６の電位は、入力電圧Ｖｉｎと等しくなり、キャパシタ端子１０４の電位は、Ｖｉｎ＋ΔＶとなる。キャパシタ端子１０４の電位が、第４スイッチＳＷ４を介して出力キャパシタＣｏ１に印加されることにより、出力キャパシタＣｏ１が充電される。

ドライバ４０は、充電期間φ１と放電期間φ２を交互に繰り返し、入力電圧Ｖｉｎを昇圧する。従来のチャージポンプ回路は、デューティ比が５０％のクロック信号のハイレベルとローレベルに、充電期間φ１と放電期間φ２を割り当てていたため、充電期間φ１と放電期間φ２は固定されていた。これに対して、本実施の形態に係るチャージポンプ回路１２０では、充電期間φ１と放電期間φ２をフィードバックによって調節することを特徴としている。

パルス変調器２０は、パルス変調信号Ｓｐｗｍ３を生成し、ドライバ４０に供給する。ドライバ４０は、パルス変調信号Ｓｐｗｍ３のハイ期間ＴＨを、充電期間φ１または放電期間φ２のいずれか割り当て、ロー期間ＴＬを他方に割り当て、第１スイッチ群１０と第２スイッチ群１２を交互にオンさせる。

パルス変調器２０には、チャージポンプ回路１２０の出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが入力されている。パルス変調器２０は、帰還電圧Ｖｆｂが所定の基準電圧Ｖｒｅｆと一致するようにパルス変調信号Ｓｐｗｍ３のデューティ比を調節する。デューティ比とは、ハイ期間ＴＨに対する周期時間Ｔｐ（＝ＴＨ＋ＴＬ）の比率である。本実施の形態では、パルス変調器２０はパルス幅変調を行う。

ドライバ４０は、第１スイッチ群１０と第２スイッチ群１２とが同時にオンしないように、デッドタイムを設けて、パルス変調信号Ｓｐｗｍ３のポジティブエッジとネガティブエッジの付近において、第１スイッチ群１０と第２スイッチ群１２が両方オフとなるデッドタイムを設定することが好ましい。デッドタイムの設定方法は、公知の技術を利用すればよい。

パルス変調器２０は、パルス変調信号Ｓｐｗｍ３のデューティ比を、所定の範囲に制限して調節する。以下、この理由を説明する。

パルス変調信号Ｓｐｗｍ３のデューティ比が０％の場合、第１スイッチ群１０がオンしないため、入力電圧ＶｉｎによるフライングキャパシタＣｆ１の充電が行われない。したがって、出力キャパシタＣｏ１に対する電荷転送が行われず、出力端子１２４に接続される負荷（不図示）に対する電流供給能力（駆動能力）が低い状態（実質的に０）となる。

パルス変調信号Ｓｐｗｍ３のデューティ比がある範囲で増大していくと、フライングキャパシタＣｆ１に対する充電期間φ１が長くなっていく。それに応じて、充電期間φ１にフライングキャパシタＣｆ１に蓄えられる電荷量が増加し、充電期間φ１直後のフライングキャパシタＣｆ１の電位差ΔＶが大きくなっていく。

上述のように、放電期間φ２において出力キャパシタＣｏ１は、Ｖｉｎ＋ΔＶの電圧で充電される。したがって、フライングキャパシタＣｆ１の電位差ΔＶが大きくなると、放電期間φ２において出力キャパシタＣｏ１に供給される電荷量が増加する。つまり、パルス変調信号Ｓｐｗｍ３のデューティ比の増大にともない、負荷に対する電流供給能力が増加していく。

パルス変調信号Ｓｐｗｍ３のデューティ比を大きくしていくと、フライングキャパシタＣｆ１に対する充電期間φ１は長くなる。ところが、充電期間φ１直後の電位差ΔＶの上限値は、入力電圧Ｖｉｎである。いま、電位差ΔＶが上限値に達したときのデューティ比をα％と書く。パルス変調信号Ｓｐｗｍ３のデューティ比がα％を超えて増大していくと、充電期間φ１にフライングキャパシタＣｆ１に供給される電荷量が一定の状態で、放電期間φ２が短くなっていく。その結果、デューティ比の増大にともない、放電期間φ２において出力キャパシタＣｏ１に供給される電荷量が減少していく。つまり、パルス変調信号Ｓｐｗｍ３のデューティ比がα％を超えて増大するにしたがい、負荷に対する電流供給能力は低下していく。

パルス変調信号Ｓｐｗｍ３のデューティ比が１００％となると、フライングキャパシタＣｆ１から出力キャパシタＣｏ１に対する電荷転送が行われず、負荷に対する電流供給能力は実質的に０となる。

つまり、チャージポンプ回路１２０の電流供給能力は、デューティ比が０％と１００％で最低となり、ある値α％のときに最大となる。言い換えれば、デューティ比には、チャージポンプ回路の電流供給能力に最大値を与える値が存在する。

したがって、出力電圧Ｖｏｕｔをモニタしておき、出力電圧Ｖｏｕｔが低下するとき、すなわち負荷電流が増加するときに、チャージポンプ回路１２０の電流供給能力を増大させ、反対に出力電圧Ｖｏｕｔが増大するとき、すなわち負荷電流が減少するときに、チャージポンプ回路１２０の電流供給能力を減少させるようにフィードバックを行うことにより、出力電圧Ｖｏｕｔを一定値に保つことができる。

もし、パルス変調信号Ｓｐｗｍ３のデューティ比がα％を跨いで変化すると、出力電圧Ｖｏｕｔが目標値から離れる方向にフィードバックが係るため、出力電圧Ｖｏｕｔが不安定となる。そこで、本実施の形態に係るチャージポンプ回路１２０は、パルス変調信号Ｓｐｗｍ３のデューティ比を所定の範囲に制限する。

このように、本実施の形態に係るチャージポンプ回路１２０では、デューティ比の範囲が制限されたパルス変調信号Ｓｐｗｍ３にもとづいて第１スイッチ群１０、第２スイッチ群１２を制御することにより、出力電圧Ｖｏｕｔを安定化することができる。

従来のチャージポンプ回路は、入力電圧が２Ｖの場合、４Ｖの出力電圧Ｖｏｕｔのみ出力可能であった。したがって、４Ｖ以下の所望の電圧を得たい場合、チャージポンプ回路の前段または後段にリニアレギュレータを設ける必要があり、回路面積が増大していた。これに対して、本実施の形態に係るチャージポンプ回路１２０によれば、レギュレータを設けなくても、出力電圧Ｖｏｕｔを所望の値に安定化することができるため、回路面積を小さくできる。

また、従来のようにレギュレータを設ける場合、入力電圧が供給される入力端子から負荷に至る経路上に、パワートランジスタが挿入されるため、パワートランジスタの電力損失によって、効率が低下していた。これに対して本実施の形態に係るチャージポンプ回路１２０はパワートランジスタが不要となるため、回路の効率を改善できる。

αの値は、フライングキャパシタＣｆ１、出力キャパシタＣｏ１の容量値や、パルス変調信号Ｓｐｗｍ３の周波数（周期時間Ｔｐ）に依存するが、典型的には５０％である。以下、α＝５０％の場合について説明する。

所定の範囲は、
（１）０％〜βｍａｘ％
（２）γｍｉｎ％〜１００％
のいずれかに設定することができる。以下、それぞれの範囲におけるフィードバック制御について説明する。

（１）第１の制御方法
パルス変調器２０は、帰還電圧Ｖｆｂが低いほどハイ期間ＴＨが長くなるようにパルス変調信号Ｓｐｗｍ３を変調する。このとき、パルス変調信号Ｓｐｗｍ３のデューティ比に上限値βｍａｘを設定し、パルス変調信号Ｓｐｗｍ３のデューティ比が０％から上限値βｍａｘ％の範囲で変化するように変調する。

βｍａｘ≦αに設定することが望ましい。この場合、デューティ比のαを跨いだ変化を防止できるため、出力電圧Ｖｏｕｔを安定化できる。ただし、出力電圧Ｖｏｕｔにリップルが生ずることが許容できる場合、βｍａｘをαより大きく設定してもよい。チャージポンプ回路の効率が最も高くするためには、βｍａｘ＝αとすることが好ましい。α＝５０の場合、βｍａｘは０％〜５０％の間でなるべく大きな値に設定する。

βｍａｘ＝４５％の場合、ハイ期間ＴＨは、Ｔｐ×（０〜０．４５）の範囲で変化し、ロー期間ＴＬは、Ｔｐ×（１〜０．５５）の範囲で変化する。すなわち、ロー期間ＴＬの方が、ハイ期間ＴＨよりも長くなるよう制限される。このときドライバ４０は、パルス変調信号Ｓｐｗｍ３のハイ期間ＴＨに応じた期間、第１スイッチ群１０をオンし、ロー期間ＴＬに応じた期間、第２スイッチ群１２をオンすることが好ましい。つまり、第２スイッチ群１２がオンする時間が長くなるようにすることが好ましい。この理由を説明する。

いま、出力端子１２４から制御回路１００側の望んだ容量について考察する。充電期間φ１では、第４スイッチＳＷ４がオフするため、出力端子１２４に接続される容量は出力キャパシタＣｏ１のみである。放電期間φ２では、出力キャパシタＣｏ１に加えて、フライングキャパシタＣｆ１が接続される。負荷電流が一定の場合、出力端子１２４に接続される容量が大きい方が、出力電圧Ｖｏｕｔの変動は小さくなる。
したがって、パルス変調信号Ｓｐｗｍ３のハイ期間ＴＨに応じた時間を、充電期間φ１に割り当てることにより、放電期間φ２の方が充電期間φ１より長くなるため、出力電圧Ｖｏｕｔのリップルを小さくできる。

放電期間φ２が長い方が出力電圧Ｖｏｕｔのリップルを小さくできるという利点があるが、出力キャパシタＣｏ１の容量が大きい場合や、リップルが許容できる場合、ハイ期間ＴＨを放電期間φ２に割り当ててもよい。

図１の制御回路１００は、第１の制御方法を実行する構成を示している。パルス変調器２０は、誤差増幅器２２、オシレータ２４、ＰＷＭ(Pulse Width Modulation)コンパレータ２６、ＡＮＤゲート３０、最小デューティコンパレータ３２、ＰＦＭ（Pulse Frequency Modulation）コントローラ３４、最大デューティコンパレータ２８を備える。

誤差増幅器２２は、帰還電圧Ｖｆｂを反転入力端子に、基準電圧Ｖｒｅｆを非反転入力端子に受け、２つの電圧の誤差を増幅する。誤差増幅器２２の出力を誤差電圧Ｖｅｒｒという。オシレータ２４は、三角波またはのこぎり波の周期電圧Ｖｏｓｃを出力する。ＰＷＭコンパレータ２６は、誤差電圧Ｖｅｒｒを非反転入力端子に、周期電圧Ｖｏｓｃを反転入力端子に受ける。ＰＷＭコンパレータ２６は周期電圧Ｖｏｓｃを誤差電圧Ｖｅｒｒでスライスし、交点でレベルが変化するパルス信号Ｓｐｗｍ１を出力する。パルス信号Ｓｐｗｍ１のパルス幅は、出力電圧Ｖｏｕｔが目標値に近づくように変調されている。

最大デューティコンパレータ２８は、周期電圧Ｖｏｓｃと最大電圧Ｖｍａｘを受ける。最大デューティコンパレータ２８は、周期電圧Ｖｏｓｃを最大電圧Ｖｍａｘでスライスし、所定のデューティ比を有する最大パルス変調信号Ｓｍａｘを生成する。最大電圧Ｖｍａｘの値は、最大パルス変調信号Ｓｍａｘのデューティ比が、上述したβの値と一致するように設定される。

ＡＮＤゲート３０は、ＰＦＭコントローラ３４から出力されるパルス変調信号Ｓｐｗｍ２と、最大パルス変調信号Ｓｍａｘを受け、２つの信号の論理積を出力する。ＡＮＤゲート３０の出力、すなわちパルス変調信号Ｓｐｗｍ３のデューティ比は、パルス信号Ｓｐｗｍ１のデューティ比がβｍａｘ％以下のとき、パルス信号Ｓｐｗｍ１のデューティ比と一致し、パルス信号Ｓｐｗｍ１のデューティ比がβｍａｘ％以上のとき、βｍａｘ％となる。なお、パルス変調信号Ｓｐｗｍ３のデューティ比を制限するために、別の回路構成を利用してもよく、その形式は限定されない。

パルス変調器２０は、パルス信号Ｓｐｗｍ１のデューティ比を、所定の下限値βｍｉｎと比較し、パルス信号Ｓｐｗｍ１のデューティ比が下限値βｍｉｎより小さいとき、パルス信号Ｓｐｗｍ１のレベルを固定し、第１スイッチ群１０、第２スイッチ群１２のスイッチングを停止させる。つまりパルス変調器２０からはパルスが出力されなくなる。このために、最小デューティコンパレータ３２、ＰＦＭコントローラ３４が設けられている。

パルス変調器２０は、パルス変調信号Ｓｐｗｍ３のデューティ比が下限値βｍｉｎより小さいとき、第２スイッチ群１２がオンするように、パルス変調信号Ｓｐｗｍ３のレベルを固定することが望ましい。理由は後述する。

最小デューティコンパレータ３２は、周期電圧Ｖｏｓｃと最小電圧Ｖｍｉｎを受ける。最小デューティコンパレータ３２は、周期電圧Ｖｏｓｃを最小電圧Ｖｍｉｎでスライスし、所定のデューティ比を有する最小パルス変調信号Ｓｍｉｎを生成する。最小電圧Ｖｍｉｎの値は、最小パルス変調信号Ｓｍｉｎのデューティ比が２０％程度となるよう設定する。

ＰＦＭコントローラ３４は、パルス信号Ｓｐｗｍ１と最小パルス変調信号Ｓｍｉｎを受け、２つの信号のデューティ比を比較する。そして、パルス信号Ｓｐｗｍ１のデューティ比が最小パルス変調信号Ｓｍｉｎのデューティ比より小さくなると、パルス変調信号Ｓｐｗｍ２のデューティ比をローレベルに固定する。パルス信号Ｓｐｗｍ１のデューティ比が最小パルス変調信号Ｓｍｉｎのデューティ比より大きい場合、パルス変調信号Ｓｐｗｍ２はパルス信号Ｓｐｗｍ１と等しくなる。

なお、ＡＮＤゲート３０とＰＦＭコントローラ３４の順序は逆としてもよい。

以上のように構成されたチャージポンプ回路１２０の動作を説明する。図２は、図１のチャージポンプ回路１２０の信号波形図である。本明細書に示される波形図は、説明を簡潔にするため、あるいは理解を容易とするために、縦軸および横軸が適宜拡大、縮小されている。

負荷電流が増大するにしたがい、出力キャパシタＣｏ１から負荷に対して電荷が多く供給されるため、出力電圧Ｖｏｕｔが低下し、誤差電圧Ｖｅｒｒが上昇していく。出力電圧Ｖｏｕｔが低いほど、パルス信号Ｓｐｗｍ１のデューティ比は増加していく。ただし、パルス変調信号Ｓｐｗｍ３のデューティ比は、最大パルス変調信号Ｓｍａｘのデューティ比βｍａｘ以下に制限される。また、パルス信号Ｓｐｗｍ１のデューティ比が最小パルス変調信号Ｓｍｉｎのデューティ比βｍｉｎより小さくなると、パルス変調信号Ｓｐｗｍ３がローレベルに固定され、パルスがカットされる。

図３（ａ）、（ｂ）はそれぞれ、通常の負荷時および軽負荷時におけるチャージポンプ回路１２０の動作波形図である。
図３（ａ）に示すように、負荷電流がある程度大きく一定値の場合、フィードバックによってパルス信号Ｓｐｗｍ１のデューティ比が調節される。第１スイッチ群１０は、パルス変調信号Ｓｐｗｍ３がハイレベルとなる充電期間φ１にオンとなり、第２スイッチ群１２は、パルス信号Ｓｐｗｍ１がローレベルとなる放電期間φ２にオンとなる。充電期間φ１においては、出力キャパシタＣｏ１から負荷電流が流れ出るため、出力電圧Ｖｏｕｔは低下する。放電期間φ２においては、出力キャパシタＣｏ１がフライングキャパシタＣｆ１を用いて充電されるため、出力電圧Ｖｏｕｔが上昇する。充電期間φ１と放電期間φ２を繰り返すことにより、出力電圧Ｖｏｕｔはわずかに変動しながら目標値付近に安定化される。

図３（ｂ）は、軽負荷時の動作を示す。軽負荷状態では、パルス信号Ｓｐｗｍ１のデューティ比が最小デューティ比βｍｉｎより小さくなる。その結果、第１スイッチ群１０、第２スイッチ群１２のスイッチングが停止するため、出力キャパシタＣｏ１の充電動作が停止する。この間、出力キャパシタＣｏ１は、小さな負荷電流によって放電されるため、出力電圧Ｖｏｕｔは緩やかに低下していく。出力電圧Ｖｏｕｔの低下にともなって、誤差電圧Ｖｅｒｒが上昇していき、時刻ｔ１にパルス信号Ｓｐｗｍ１のデューティ比が最小デューティ比βｍｉｎを超えると、パルス変調信号Ｓｐｗｍ３がハイレベルとなり、充電期間φ１となる。その直後の放電期間φ２において、出力キャパシタＣｏ１が充電され、出力電圧Ｖｏｕｔが上昇する。出力電圧Ｖｏｕｔが上昇すると、再び誤差電圧Ｖｅｒｒが低下し、デューティ比が最小デューティ比βｍｉｎより小さくなり、スイッチングが停止する。

このように、本実施の形態に係るチャージポンプ回路１２０では、パルス変調信号Ｓｐｗｍ３のデューティ比をモニタし、下限値βｍｉｎより小さなパルスをカットすることにより、軽負荷状態において、間欠モードで動作させることができる。第１スイッチ群１０、第２スイッチ群１２のオン、オフを切り換えるためには、各トランジスタのゲート容量を充放電するための駆動電流が必要であるが、間欠モードで動作させることにより、駆動電流が低減されるため、チャージポンプ回路１２０の消費電流を低減することができる。

さらに、軽負荷時において、パルス変調信号Ｓｐｗｍ３はローレベルに固定する場合、第２スイッチ群１２がオンとなる状態で回路が停止する。したがって、出力端子１２４には、フライングキャパシタＣｆ１と出力キャパシタＣｏ１の合成容量が接続されるため、出力電圧Ｖｏｕｔのリップルを小さくすることができる。
ただし、本発明はこれに限定されず、軽負荷時にパルス変調信号Ｓｐｗｍ３をハイレベルに固定してもよい。

なお、図３（ｂ）に示される出力電圧Ｖｏｕｔのリップルは図３（ａ）のそれより大きいが、実際には同程度かそれより小さい。なぜなら、負荷電流が小さい軽負荷時、出力キャパシタＣｏ１から放電量は小さく、出力電圧Ｖｏｕｔの低下量も小さいからである。

以上が、本実施の形態に係るチャージポンプ回路１２０の動作である。なお、チャージポンプ回路１２０のパルス変調技術は、スイッチングレギュレータのパルス変調技術とは思想が異なっている点に注目すべきである。すなわち、昇圧型のスイッチングレギュレータにおいてパルス幅変調を行う場合、生成されるパルス変調信号のデューティ比Ｄｓｒは、
Ｄｓｒ＝１−Ｖｉｎ／Ｖｏｕｔ
で与えられる。すなわち、パルス変調信号のデューティ比が入力電圧Ｖｉｎと出力電圧の目標値Ｖｏｕｔに応じて調節される。

これに対して、本実施の形態に係るチャージポンプ回路１２０のパルス変調では、パルス変調信号Ｓｐｗｍ３のデューティ比は、負荷電流に応じて決定される点でスイッチングレギュレータのパルス変調とは異なっている。

また、スイッチングレギュレータでは、デューティ比を増加させるほど、出力電圧Ｖｏｕｔが増大する方向にフィードバックがかかるが、チャージポンプ回路では、デューティ比がある境界値を跨ぐと、フィードバックの方向が反転する。このため、本実施の形態に係るチャージポンプ回路１２０では、パルス変調信号Ｓｐｗｍ３のデューティ比の範囲に制限を設けている。

（２）第２の制御方法
第１の制御方法では、帰還電圧Ｖｆｂが低いほどハイ期間ＴＨが長くなるようにパルス変調信号を変調した。これに対して、第２の制御方法では、帰還電圧Ｖｆｂが低いほどロー期間ＴＬが長くなるようにパルス変調信号Ｓｐｗｍ３を変調する。さらに、パルス変調信号Ｓｐｗｍ３のデューティ比に下限値γｍｉｎを設定し、パルス変調信号Ｓｐｗｍ３のデューティ比が下限値γｍｉｎ％から１００％の範囲で変化するように変調する。

このとき、γｍｉｎ≧αに設定することが望ましい。この場合、αを跨いだ変化を防止できるため、出力電圧Ｖｏｕｔを安定化できる。ただし、出力電圧Ｖｏｕｔにリップルが生ずることが許容できる場合、γｍｉｎをαより小さくしてもよい。

チャージポンプ回路の効率が最も高くするためには、γｍｉｎ＝αとすることが好ましい。α＝５０の場合、γｍｉｎは５０％〜１００％の間でなるべく小さな値に設定する。

γｍｉｎ＝５５％の場合、ハイ期間ＴＨは、Ｔｐ×（０．５５〜１）の範囲で変化し、ロー期間ＴＬは、Ｔｐ×（０．４５〜０）の範囲で変化する。すなわち、ハイ期間ＴＨの方が、ロー期間ＴＬよりも長くなるように制限される。このときドライバ４０は、パルス変調信号Ｓｐｗｍ３のロー期間ＴＬに応じた期間、第１スイッチ群１０をオンし、ハイ期間ＴＨに応じた期間、第２スイッチ群１２をオンすることが好ましい。つまり、第２スイッチ群１２がオンする時間が長くなるようにすることが好ましい。これにより出力電圧Ｖｏｕｔのリップルを小さくできる。

第２の制御方法を実現するためには、図１の制御回路１００を変形すればよい。たとえば、誤差増幅器２２の反転入力端子に基準電圧Ｖｒｅｆを、非反転入力端子に帰還電圧Ｖｆｂを入力してもよい。この場合、負荷電流が小さいほど、すなわち出力電圧Ｖｏｕｔが大きいほど、誤差電圧Ｖｅｒｒは大きくなり、パルス信号Ｓｐｗｍ１のディーティ比は１００％に近づく。その結果、負荷に対する電流供給能力が減少し、適切なフィードバックをかけることができる。負荷電流が増加すると、デューティ比がαに近づいていき、電流供給能力が増加する。

この場合、最大デューティコンパレータ２８によって、デューティ比がγｍｉｎとなるパルス変調信号を生成し、パルス変調信号Ｓｐｗｍ３のデューティ比がγｍｉｎ以上となるように制限をかければよい。

第２の制御方法で、軽負荷時に間欠モードを実現するために、パルス変調信号Ｓｐｗｍ３のデューティ比に上限値γｍａｘを設定し、パルス変調信号Ｓｐｗｍ３のデューティ比が上限値γｍａｘより大きいとき、パルス変調信号Ｓｐｗｍ３のレベルを固定する。この場合、最小デューティコンパレータ３２によってデューティ比がγｍａｘのパルス変調信号を生成すればよい。

第２の制御方式においても、第１の制御方式と同様の効果を得ることが可能である。

（第２の実施の形態）
第２の実施の形態では、第１の実施の形態に係るチャージポンプ回路１２０に好適に利用できるパルス変調器の別の構成を説明する。
このパルス変調器は、第１の実施の形態で説明したのと同様に、
（１）パルス変調信号Ｓｐｗｍ３のデューティ比を所定の範囲に制限する機能
（２）パルス変調信号Ｓｐｗｍ３のデューティ比をモニタし、下限値より小さなパルスをカットすることにより、軽負荷状態において、間欠モード（以下、ＰＦＭモードともいう）に切りかえる機能
を有している。

図４は、第２の実施の形態に係るパルス変調器２０ａの構成を示す回路図である。パルス変調器２０ａは、誤差増幅器２２、オシレータ２４、ＰＷＭコンパレータ２６、パルス分周器５０、ＰＦＭコントローラ６０を備える。

誤差増幅器２２は、帰還電圧Ｖｆｂを反転入力端子に、基準電圧Ｖｒｅｆを非反転入力端子に受け、２つの電圧の誤差を増幅する。オシレータ２４は、のこぎり波（ランプ波形）の周期電圧Ｖｏｓｃを出力する。ＰＷＭコンパレータ２６は、誤差電圧Ｖｅｒｒを非反転入力端子に、周期電圧Ｖｏｓｃを反転入力端子に受ける。ＰＷＭコンパレータ２６は周期電圧Ｖｏｓｃを誤差電圧Ｖｅｒｒでスライスし、交点でレベルが変化するパルス信号Ｓｐｗｍ１を出力する。パルス信号Ｓｐｗｍ１のパルス幅は、出力電圧Ｖｏｕｔが目標値に近づくように変調されている。

パルス分周器５０は、周期電圧Ｖｏｓｃと同じ周波数を有するパルス信号Ｓｐｗｍ１を１／２分周し、互いに逆相となる第１パルス信号Ｓ１、第２パルス信号Ｓ２を生成する。図４のパルス分周器５０は、パルス信号Ｓｐｗｍ１に含まれる各パルスを、第１パルス信号Ｓ１と第２パルス信号Ｓ２に交互に振り分ける。つまり、第１パルス信号Ｓ１は、パルス信号Ｓｐｗｍ１の奇数番目（または偶数番目）のパルスを含み、第２パルス信号Ｓ２は偶数番目（または奇数番目）のパルスを含んでいる。その結果、第１パルス信号Ｓ１、第２パルス信号Ｓ２の周波数はいずれも、パルス信号Ｓｐｗｍ１の周波数の１／２となる。

第１パルス信号Ｓ１および第２パルス信号Ｓ２のいずれか一方が、必要に応じて後段のＰＦＭコントローラ６０によってマスクされ、最終的なパルス変調信号Ｓｐｗｍ３として出力される。図４の回路では、第１パルス信号Ｓ１がＰＦＭコントローラ６０によりマスクされる。

たとえば、パルス分周器５０は２つの第１ＡＮＤゲート５２、第２ＡＮＤゲート５４を含む。第１ＡＮＤゲート５２は、パルス信号Ｓｐｗｍ１と第１最大デューティ比設定信号（以下、ＭＡＸＤＵＴＹ１信号という）の論理積を第１パルス信号Ｓ１として生成する。同様に、第２ＡＮＤゲート５４は、パルス信号Ｓｐｗｍ１と第２最大デューティ比設定信号（以下、ＭＡＸＤＵＴＹ２信号という）の論理積を第２パルス信号Ｓ２として生成する

ＭＡＸＤＵＴＹ１信号とＭＡＸＤＵＴＹ２信号は、周期電圧Ｖｏｓｃの周波数の１／２の周波数を有しており、所定のデューティ比を有する。たとえばこれらの信号は、周期電圧Ｖｏｓｃが一定の傾きで上昇する期間、ハイレベルとなる。ＭＡＸＤＵＴＹ１信号およびＭＡＸＤＵＴＹ２信号は、周期電圧Ｖｏｓｃと同期して交互にハイレベルとなる。

パルス分周器５０によって、周波数がパルス信号Ｓｐｗｍ１の１／２であり、互いに逆相となる第１パルス信号Ｓ１、第２パルス信号Ｓ２が生成される。

ＰＦＭコントローラ６０は、第１パルス信号Ｓ１、第２パルス信号Ｓ２を受ける。ＰＦＭコントローラ６０は、第１パルス信号Ｓ１、第２パルス信号Ｓ２および第１最小デューティ比設定信号（以下、ＭＩＮＤＵＴＹ１信号という）、第２最小デューティ比設定信号（以下、ＭＩＮＤＵＴＹ２信号という）を利用して、軽負荷時に第１パルス信号Ｓ１をマスクするための第１マスク信号Ｓｍｓｋ１、第２マスク信号Ｓｍｓｋ２を生成する。第１マスク信号Ｓｍｓｋ１および第２マスク信号Ｓｍｓｋ２によって、デューティ比が下限値より小さなパルスがカットされる。

ＰＦＭコントローラ６０は、マスク信号生成部６２、マスク信号遅延部６４、マスク処理部６６を備える。

マスク信号生成部６２は、第１パルス信号Ｓ１のパルス幅（ハイレベル時間）ＴＨ１を監視し、最小パルス幅ｔｍｉｎと比較する。マスク信号生成部６２は、ＴＨ１＜ｔｍｉｎのときハイレベルとなる第１マスク信号Ｓｍｓｋ１を生成する。同様に、マスク信号生成部６２は、第２パルス信号Ｓ２のパルス幅（ハイレベル時間）ＴＨ２を監視し、最小パルス幅ｔｍｉｎと比較する。マスク信号生成部６２は、ＴＨ２＜ｔｍｉｎのときハイレベルとなる第２マスク信号Ｓｍｓｋ２を生成する。

マスク信号生成部６２は、第１フリップフロップＦＦ１、第２フリップフロップＦＦ２を含む。
第１フリップフロップＦＦ１は、ＭＩＮＤＵＴＹ１信号のポジティブエッジを利用して第１パルス信号Ｓ１をラッチする。また、第２フリップフロップＦＦ２は、ＭＩＮＤＵＴＹ２信号のポジティブエッジを利用して第２パルス信号Ｓ２をラッチする。
ＭＩＮＤＵＴＹ１信号およびＭＩＮＤＵＴＹ２信号はそれぞれ、周期電圧Ｖｏｓｃの周波数の１／２の周波数を有しており、交互にハイレベルとなる逆相の信号である。ＭＩＮＤＵＴＹ１信号は、ＭＡＸＤＵＴＹ１信号のポジティブエッジよりも最小パルス幅ｔｍｉｎ遅れたタイミングにポジティブエッジを有している。同様に、ＭＩＮＤＵＴＹ２信号は、ＭＡＸＤＵＴＹ２信号のポジティブエッジよりも最小パルス幅ｔｍｉｎ遅れたタイミングにポジティブエッジを有する。

つまりマスク信号生成部６２は、ＭＩＮＤＵＴＹ１信号のポジティブエッジのタイミングと、第１パルス信号Ｓ１のネガティブエッジのタイミングとの比較結果にもとづいて、第１マスク信号Ｓｍｓｋ１を生成する。同様にマスク信号生成部６２は、ＭＩＮＤＵＴＹ２信号のポジティブエッジのタイミングと、第２パルス信号Ｓ２のネガティブエッジのタイミングとの比較結果にもとづいて、第２マスク信号Ｓｍｓｋ２を生成する。

図５は、パルス分周器５０およびＰＦＭコントローラ６０の動作状態を示すタイムチャートである。

図５に示される周期電圧Ｖｏｓｃは、ローレベルとなる第１期間τ１と、一定の傾きで上昇する第２期間τ２を交互に繰り返す。ＭＡＸＤＵＴＹ１信号は、周期電圧Ｖｏｓｃが奇数番目に第２期間τ２となる間、ハイレベルとなる。ＭＡＸＤＵＴＹ２信号は、周期電圧Ｖｏｓｃが偶数番目に第２期間τ２となる間、ハイレベルとなる。ＭＩＮＤＵＴＹ１信号は、周期電圧Ｖｏｓｃが奇数番目に第２期間τ２となってから、最小パルス幅ｔｍｉｎに対応する所定期間経過後のタイミングにおいてハイレベルとなる。ＭＩＮＤＵＴＹ２信号は、周期電圧Ｖｏｓｃが偶数番目に第２期間τ２となってから最小パルス幅ｔｍｉｎに対応する所定時間経過後のタイミングにおいてハイレベルとなる。

第１パルス信号Ｓ１は、パルス信号Ｓｐｗｍ１のパルス幅（デューティ比）がＭＡＸＤＵＴＹ１信号によって制限されることにより生成される。第１パルス信号Ｓ１は、パルス信号Ｓｐｗｍ１とＭＡＸＤＵＴＹ１の論理積であるから、第１パルス信号Ｓ１のポジティブエッジは、ＭＡＸＤＵＴＹ１信号のポジティブエッジと一致する。

上述したように、ＭＩＮＤＵＴＹ１信号のポジティブエッジは、ＭＡＸＤＵＴＹ１信号および第１パルス信号Ｓ１のポジティブエッジよりも、最小パルス幅ｔｍｉｎだけ遅れて現れる。したがって、ＭＩＮＤＵＴＹ１信号のポジティブエッジによって第１パルス信号Ｓ１の値をラッチすることにより、第１パルス信号Ｓ１のパルス幅ＴＨ１が、最小パルス幅ｔｍｉｎより長いか短いかを判定することができる。第１フリップフロップＦＦ１の出力信号は、ＴＨ＞ｔｍｉｎのときハイレベル、ＴＨ＜ｔｍｉｎのときローレベルとなる。第１フリップフロップＦＦ１の出力信号は、第１マスク信号Ｓｍｓｋ１として出力される。第２フリップフロップＦＦ２によって、第２パルス信号Ｓ２に対して同様の処理が行われ、第２マスク信号Ｓｍｓｋ２が生成される。

マスク信号遅延部６４は、マスク信号生成部６２により生成された第１マスク信号Ｓｍｓｋ１、第２マスク信号Ｓｍｓｋ２を、所定時間（以下、遅延時間という）ｔｄ遅延させる。
マスク信号遅延部６４は、第３フリップフロップＦＦ３、第４フリップフロップＦＦ４、第１ＮＯＴゲート６８、第２ＮＯＴゲート７０を含む。

第１ＮＯＴゲート６８によってＭＩＮＤＵＴＹ１信号が反転される。第３フリップフロップＦＦ３は、第１ＮＯＴゲート６８の出力のポジティブエッジ、つまりＭＩＮＤＵＴＹ１信号のネガティブエッジで、第１マスク信号Ｓｍｓｋ１をラッチする。

第３フリップフロップＦＦ３の出力Ｓｍｓｋ１’は、第１マスク信号Ｓｍｓｋ１を、ＭＩＮＤＵＴＹ１信号のパルス幅ｔｄだけ遅れて遷移する。つまり、第３フリップフロップＦＦ３は遅延回路として機能する。第４フリップフロップＦＦ４および第２ＮＯＴゲート７０によって、第２マスク信号Ｓｍｓｋ２が、ＭＩＮＤＵＴＹ１信号のパルス幅ｔｄだけ遅延される。

マスク処理部６６は、第１パルス信号Ｓ１または第２パルス信号Ｓ２のいずれか一方を、第１マスク信号Ｓｍｓｋ１’、第２マスク信号Ｓｍｓｋ２’が所定レベル（ローレベル）となる期間マスクし、パルス変調信号Ｓｐｗｍ３として出力する。

マスク処理部６６はＡＮＤゲートであって、第１パルス信号Ｓ１、第１マスク信号Ｓｍｓｋ１’、および第２マスク信号Ｓｍｓｋ２’の論理積を出力する。つまり、第１パルス信号Ｓ１を、第１マスク信号Ｓｍｓｋ１’、第２マスク信号Ｓｍｓｋ２’を利用してマスクする。マスク処理部６６の出力は、パルス変調信号Ｓｐｗｍ３としてドライバ４０に出力される。なおマスク処理部６６は、第１パルス信号Ｓ１に替えて第２パルス信号Ｓ２をマスクして出力してもよい。

以上がパルス変調器２０ａの構成である。次にパルス変調器２０ａの動作を説明する。図６は、図４のパルス変調器２０ａの動作状態を示すタイムチャートである。

図６のタイムチャートは、重負荷状態から軽負荷状態に遷移するときの波形を示している。時刻ｔ０以前は重負荷状態であり、その後、徐々に負荷が軽くなっていく。
負荷が軽くなるにしたがい、誤差電圧Ｖｅｒｒが低下していき、パルス信号Ｓｐｗｍ１のデューティ比が小さくなっていく。パルス信号Ｓｐｗｍ１を分周して得られる第１パルス信号Ｓ１、第２パルス信号Ｓ２のデューティ比も、パルス信号Ｓｐｗｍ１のデューティ比に追従する。

第１パルス信号Ｓ１のパルス幅ＴＨ１、第２パルス信号Ｓ２のパルス幅ＴＨ２は、いずれも最小パルス幅ｔｍｉｎより長いため、第１マスク信号Ｓｍｓｋ１、第２マスク信号Ｓｍｓｋ２はハイレベルに設定される。その結果、第１パルス信号Ｓ１がそのままパルス変調信号Ｓｐｗｍ３として出力される（ＰＷＭモード）。

第１パルス信号Ｓ１は、もととなるパルス変調信号Ｓｐｗｍ３を１／２分周して生成されるから、そのデューティ比は５０％以下に制限される。厳密には、第１パルス信号Ｓ１の分周は、デューティ比が５０％よりわずかに小さなＭＡＸＤＵＴＹ１信号を利用したマスク処理によって行われるため、第１パルス信号Ｓ１（パルス変調信号Ｓｐｗｍ３）のデューティ比は、ＭＡＸＤＵＴＹ１信号のデューティ比以下に制限される。つまり、パルス変調器２０ａは、上述の機能（１）を有している。

時刻ｔ１に、第２パルス信号Ｓ２のパルス幅ＴＨ２が最小パルス幅ｔｍｉｎより短くなり、ＭＩＮＤＵＴＹ２信号のポジティブエッジのタイミングで、第２マスク信号Ｓｍｓｋ２がローレベルに遷移する。続くＭＩＮＤＵＴＹ２信号のネガティブエッジのタイミングで、第２マスク信号Ｓｍｓｋ２’がローレベルに遷移する。

続く時刻ｔ２に、第１パルス信号Ｓ１のパルス幅ＴＨ１が最小パルス幅ｔｍｉｎより短くなり、ＭＩＮＤＵＴＹ１信号のポジティブエッジのタイミングで、第１マスク信号Ｓｍｓｋ１がローレベルに遷移する。続くＭＩＮＤＵＴＹ１信号のネガティブエッジのタイミングで、第１マスク信号Ｓｍｓｋ１’がローレベルに遷移する。

第１マスク信号Ｓｍｓｋ１’、第２マスク信号Ｓｍｓｋ２’の少なくとも一方がローレベルとなると、第１パルス信号Ｓ１のパルスがマスクされ、パルス変調信号Ｓｐｗｍ３はローレベルに固定される。パルス変調信号Ｓｐｗｍ３がローレベルに固定されると、チャージポンプ回路１２０のスイッチング動作が停止するため、出力キャパシタＣｏ１に対する電荷供給が停止する。その結果、出力電圧Ｖｏｕｔが時間とともに徐々に低下していく。

出力電圧Ｖｏｕｔが低下するにしたがって、誤差電圧Ｖｅｒｒが上昇し始め、パルス信号Ｓｐｗｍ１のデューティ比（パルス幅）が増加し始める。つまり、第１パルス信号Ｓ１、第２パルス信号Ｓ２のパルス幅も増加し始める。

時刻ｔ３に、第１パルス信号Ｓ１のパルス幅ＴＨ１が最小パルス幅ｔｍｉｎより長くなり、ＭＩＮＤＵＴＹ１信号のポジティブエッジのタイミングで、第１マスク信号Ｓｍｓｋ１がハイレベルに遷移する。続くＭＩＮＤＵＴＹ１信号のネガティブエッジのタイミングで、第１マスク信号Ｓｍｓｋ１’がハイレベルに遷移する。

続く時刻ｔ４に、第２パルス信号Ｓ２のパルス幅ＴＨ２が最小パルス幅ｔｍｉｎより長くなり、ＭＩＮＤＵＴＹ２信号のポジティブエッジのタイミングで、第２マスク信号Ｓｍｓｋ２がハイレベルに遷移する。続くＭＩＮＤＵＴＹ２信号のネガティブエッジのタイミングで、第２マスク信号Ｓｍｓｋ２’がハイレベルに遷移する。

第１マスク信号Ｓｍｓｋ１’、第２マスク信号Ｓｍｓｋ２’が両方ハイレベルとなると、第１パルス信号Ｓ１のパルスがマスクされずに、パルス変調信号Ｓｐｗｍ３として直接出力される。その後、通常のＰＷＭモードへと移行する。つまり、パルス変調器２０ａによれば、上述の機能（２）を有していることが分かる。

パルス変調器２０ａは、上述の機能（１）、（２）を実現できる上に、以下の効果を有する。

パルス変調器２０ａの特徴として、パルス信号Ｓｐｗｍ１を分周し、奇数番目のパルスと偶数番目のパルスに分解し、両方を監視することにより、マスク信号Ｓｍｓｋ１、Ｓｍｓｋ２を生成する点が挙げられる。この特徴による効果は、仮に、第１パルス信号Ｓ１にもとづいた第１マスク信号Ｓｍｓｋ１のみを生成し、第１マスク信号Ｓｍｓｋ１によってのみ第１パルス信号Ｓ１をマスクした場合の動作との比較によって明らかとなる。

もし、第１マスク信号Ｓｍｓｋ１によってのみ第１パルス信号Ｓ１をマスクした場合、図６のハッチングされたパルスＰ１がマスクされずに出力されてしまう。パルスＰ１のパルス幅は、最小パルス幅ｔｍｉｎより短いため、本来出力すべきでないパルスである。つまり、出力キャパシタＣｏ１を過充電することになるため、出力電圧Ｖｏｕｔのリップルが大きくなってしまう。

これに対して、実施の形態に係るパルス変調器２０ａでは、１周期前のパルス幅を、第２パルス信号Ｓ２を利用して監視しているため、第２パルス信号Ｓ２のパルス幅が最小パルス幅ｔｍｉｎより短くなると直ちにマスク信号がローレベルとなり、パルスＰ１が出力されるのを防止できる。

また、パルス変調器２０ａの別の特徴として、マスク信号生成部６２によって生成したマスク信号Ｓｍｓｋ１、Ｓｍｓｋ２を遅延させて、最終的なマスク信号Ｓｍｓｋ１’、Ｓｍｓｋ２’を生成している点が挙げられる。この特徴による効果は、第１マスク信号Ｓｍｓｋ１によってのみ第１パルス信号Ｓ１をマスクした場合の動作との比較によって明らかとなる。

もし、第１マスク信号Ｓｍｓｋ１によってのみ第１パルス信号Ｓ１をマスクした場合、図６のパルスＰ２のハッチングされた部分、つまり第１マスク信号Ｓｍｓｋ１がハイレベルに遷移してから、第１パルス信号Ｓ１がローレベルに遷移するまでの非常に短いパルスが、ヒゲ（ノッチ）としてパルス変調信号Ｓｐｗｍ３に現れてしまう。

これに対して、実施の形態に係るパルス変調器２０ａでは、マスク信号Ｓｍｓｋ１、Ｓｍｓｋ２を遅延したマスク信号Ｓｍｓｋ１’、Ｓｍｓｋ２’を用いているため、パルスＰ２に対応するヒゲ（ノッチ）が出力されるのを防止できる。

以上、実施の形態にかかるチャージポンプ回路１２０について説明した。上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

第２の実施の形態に係るパルス変調器２０ａは、チャージポンプ回路以外のパルス幅変調に利用することができる。たとえばパルス変調器２０ａは、昇圧型、降圧型、あるいは昇降圧型のスイッチングレギュレータに利用できる。

図７（ａ）、（ｂ）は、図２のパルス変調器２０ａを利用したスイッチングレギュレータ２００a、２００ｂの構成を示す回路図である。図７（ａ）は昇圧型のスイッチングレギュレータである。また、図７（ｂ）は降圧型のスイッチングレギュレータである。ダイオード整流型に替えて、同期整流型のスイッチングレギュレータにもパルス変調器２０ａは利用可能である。パルス変調器２０a以外の構成については公知であるため説明を省略する。

パルス変調器２０aをスイッチングレギュレータに利用することにより、チャージポンプ回路に用いた場合と同様に、軽負荷時にＰＦＭモードで動作させることができ、軽負荷時の出力電圧Ｖｏｕｔのリップルを低減することができる。

チャージポンプ回路の構成は図１のトポロジーに限定されない。たとえば、トランジスタのスイッチに代えてダイオードを用いてもよい。また、実施の形態では、昇圧率２倍のチャージポンプ回路を説明したが、２つの入力電圧を加算する加算型チャージポンプ回路であってもよい。この場合、第１スイッチＳＷ１と第３スイッチＳＷ３の共通接続される端子を分離し、第１入力端子と第２入力端子を設ければよい。そして、第１スイッチＳＷ１の一端を第１入力端子と接続し、第３スイッチＳＷ３の一旦を第２入力端子と接続する。

また、昇圧率が１．５倍、あるいは４倍のチャージポンプ回路であってもよく、あるいは複数の昇圧率が切り換え可能なチャージポンプ回路であってもよい。さらに、負電圧を生成するための電圧反転型のチャージポンプ回路にも本発明は適用可能である。

実施の形態では、第１スイッチＳＷ１〜第４スイッチＳＷ４が制御回路１００に内蔵される場合を説明したが、ディスクリート素子を用いて、制御回路１００の外部に設けてもよい。

各信号の論理レベルは実施の形態のそれに限定されず、適宜反転することができる。

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明の第１の実施の形態に係るチャージポンプ回路の構成を示す回路図である。 図１のチャージポンプ回路の信号波形図である。 図３（ａ）、（ｂ）はそれぞれ、通常の負荷時および軽負荷時における図１のチャージポンプ回路の動作波形図である。 第２の実施の形態に係るパルス変調器の構成を示す回路図である。 パルス分周器およびＰＦＭコントローラの動作状態を示すタイムチャートである。 図４のパルス変調器の動作状態を示すタイムチャートである。 図７（ａ）、（ｂ）は、図２のパルス変調器を利用したスイッチングレギュレータの構成を示す回路図である。

符号の説明

１００…制御回路、１０２…入力端子、１０４…キャパシタ端子、１０６…キャパシタ端子、１０８…出力端子、１１０…接地端子、１１２…帰還端子、１２０…チャージポンプ回路、１２２…入力端子、１２４…出力端子、Ｃｆ１…フライングキャパシタ、Ｃｏ１…出力キャパシタ、Ｒ１…帰還抵抗、Ｒ２…帰還抵抗、１０…第１スイッチ群、１２…第２スイッチ群、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、ＳＷ４…第４スイッチ、２０…パルス変調器、２２…誤差増幅器、２４…オシレータ、２６…ＰＷＭコンパレータ、２８…最大デューティコンパレータ、３０…ＡＮＤゲート、３２…最小デューティコンパレータ、３４…ＰＦＭコントローラ、４０…ドライバ、５０…パルス分周器、５２…ＡＮＤゲート、５４…ＡＮＤゲート、６０…ＰＦＭコントローラ、６２…マスク信号生成部、６４…マスク信号遅延部、６６…ＡＮＤゲート、ＦＦ１…第１フリップフロップ、ＦＦ２…第２フリップフロップ、ＦＦ３…第３フリップフロップ、ＦＦ４…第４フリップフロップ、６８…第１ＮＯＴゲート、７０…第２ＮＯＴゲート、Ｖｉｎ…入力電圧、Ｖｏｕｔ…出力電圧、Ｓ１…第１パルス変調信号、Ｓ２…第２パルス変調信号、Ｓｍｓｋ１…第１マスク信号、Ｓｍｓｋ２…第２マスク信号。

Claims (12)

1. 電源回路の出力電圧に応じた帰還電圧を受け、当該帰還電圧が所定の基準電圧に近づくようにデューティ比が制御されるパルス変調信号を生成し、前記電源回路のスイッチング素子に対して出力するパルス変調器であって、
   前記帰還電圧と前記基準電圧の誤差を増幅して誤差電圧を生成する誤差増幅器と、
   所定の周波数を有するのこぎり波状の周期電圧を生成するオシレータと、
   前記周期電圧を前記誤差電圧によりスライスし、交点でレベルが変化するパルス信号を出力するコンパレータと、
   前記パルス信号を１／２分周し、互いに逆相となる第１パルス信号および第２パルス信号を生成するパルス分周器と、
   第１パルス信号のパルス幅を所定の最小パルス幅と比較し、前記第１パルス信号のパルス幅が前記最小パルス幅より短いとき所定レベルとなる第１マスク信号を生成するとともに、第２パルス信号のパルス幅を所定の最小パルス幅と比較し、前記第２パルス信号のパルス幅が前記最小パルス幅より短いとき所定レベルとなる第２マスク信号を生成するマスク信号生成部と、
   前記第１パルス信号または前記第２パルス信号のいずれか一方を、前記第１、第２マスク信号が前記所定レベルとなる期間マスクし、前記パルス変調信号として出力するマスク処理部と、
   を備え、
   前記マスク信号生成部は、
   前記周期電圧の１／２の周波数を有し、かつ前記第１パルス信号のポジティブエッジよりも所定時間遅れてハイレベルに遷移する第１最小デューティ比設定信号を受け、前記第１最小デューティ比設定信号のポジティブエッジのタイミングと、前記第１パルス信号のネガティブエッジのタイミングとの比較結果にもとづいて、前記第１マスク信号を生成し、
   前記周期電圧の１／２の周波数を有し、かつ前記第２パルス信号のポジティブエッジよりも所定時間遅れてハイレベルに遷移する第２最小デューティ比設定信号を受け、前記第２最小デューティ比設定信号のポジティブエッジのタイミングと、前記第２パルス信号のネガティブエッジのタイミングとの比較結果にもとづいて、前記第２マスク信号を生成することを特徴とするパルス変調器。
2. 前記マスク信号生成部は、
   前記第１最小デューティ比設定信号がクロック端子に入力され、前記第１パルス信号が入力端子に入力された第１フリップフロップと、
   前記第２最小デューティ比設定信号がクロック端子に入力され、前記第２パルス信号が入力端子に入力された第２フリップフロップと、
   を含み、前記第１、第２フリップフロップの出力をそれぞれ、前記第１、第２マスク信号として出力することを特徴とする請求項１に記載のパルス変調器。
3. 前記パルス分周器は、
   前記周期電圧の１／２の周波数および所定の最大デューティ比を有する第１最大デューティ比設定信号と前記パルス信号の論理演算により前記第１パルス信号を生成し、
   前記周期電圧の１／２の周波数および前記所定の最大デューティ比を有し、前記第１最大デューティ比設定信号と逆相の第２最大デューティ比設定信号と前記パルス信号の論理演算により前記第２パルス信号を生成することを特徴とする請求項１または２に記載のパルス変調器。
4. 電源回路の出力電圧に応じた帰還電圧を受け、当該帰還電圧が所定の基準電圧に近づくようにデューティ比が制御されるパルス変調信号を生成し、前記電源回路のスイッチング素子に対して出力するパルス変調器であって、
   前記帰還電圧と前記基準電圧の誤差を増幅して誤差電圧を生成する誤差増幅器と、
   所定の周波数を有するのこぎり波状の周期電圧を生成するオシレータと、
   前記周期電圧を前記誤差電圧によりスライスし、交点でレベルが変化するパルス信号を出力するコンパレータと、
   前記パルス信号を１／２分周し、互いに逆相となる第１パルス信号および第２パルス信号を生成するパルス分周器と、
   第１パルス信号のパルス幅を所定の最小パルス幅と比較し、前記第１パルス信号のパルス幅が前記最小パルス幅より短いとき所定レベルとなる第１マスク信号を生成するとともに、第２パルス信号のパルス幅を所定の最小パルス幅と比較し、前記第２パルス信号のパルス幅が前記最小パルス幅より短いとき所定レベルとなる第２マスク信号を生成するマスク信号生成部と、
   前記第１パルス信号または前記第２パルス信号のいずれか一方を、前記第１、第２マスク信号が前記所定レベルとなる期間マスクし、前記パルス変調信号として出力するマスク処理部と、
   を備え、
   前記パルス分周器は、
   前記周期電圧の１／２の周波数および所定の最大デューティ比を有する第１最大デューティ比設定信号と前記パルス信号の論理演算により前記第１パルス信号を生成し、
   前記周期電圧の１／２の周波数および前記所定の最大デューティ比を有し、前記第１最大デューティ比設定信号と逆相の第２最大デューティ比設定信号と前記パルス信号の論理演算により前記第２パルス信号を生成することを特徴とするパルス変調器。
5. 前記パルス分周器は、
   前記第１最大デューティ比設定信号と前記パルス信号の論理積を前記第１パルス信号として出力する第１ＡＮＤゲートと、
   前記第２最大デューティ比設定信号と前記パルス信号の論理積を前記第２パルス信号として出力する第２ＡＮＤゲートと、
   を含むことを特徴とする請求項３または４に記載のパルス変調器。
6. 前記第１、第２マスク信号を所定の遅延時間だけ遅延させるマスク信号遅延部をさらに備えることを特徴とする請求項１または２に記載のパルス変調器。
7. 前記第１、第２マスク信号を所定の遅延時間だけ遅延させるマスク信号遅延部をさらに備え、
   前記マスク信号遅延部は、
   入力端子に前記第１マスク信号が、クロック端子に反転された前記第１最小デューティ比設定信号が入力された第３フリップフロップと、
   入力端子に前記第２マスク信号が、クロック端子に反転された前記第２最小デューティ比設定信号が入力された第４フリップフロップと、
   を含むことを特徴とする請求項１に記載のパルス変調器。
8. 電源回路の出力電圧に応じた帰還電圧を受け、当該帰還電圧が所定の基準電圧に近づくようにデューティ比が制御されるパルス変調信号を生成し、前記電源回路のスイッチング素子に対して出力するパルス変調器であって、
   前記帰還電圧と前記基準電圧の誤差を増幅して誤差電圧を生成する誤差増幅器と、
   所定の周波数を有するのこぎり波状の周期電圧を生成するオシレータと、
   前記周期電圧を前記誤差電圧によりスライスし、交点でレベルが変化するパルス信号を出力するコンパレータと、
   前記パルス信号を１／２分周し、互いに逆相となる第１パルス信号および第２パルス信号を生成するパルス分周器と、
   第１パルス信号のパルス幅を所定の最小パルス幅と比較し、前記第１パルス信号のパルス幅が前記最小パルス幅より短いとき所定レベルとなる第１マスク信号を生成するとともに、第２パルス信号のパルス幅を所定の最小パルス幅と比較し、前記第２パルス信号のパルス幅が前記最小パルス幅より短いとき所定レベルとなる第２マスク信号を生成するマスク信号生成部と、
   前記第１パルス信号または前記第２パルス信号のいずれか一方を、前記第１、第２マスク信号が前記所定レベルとなる期間マスクし、前記パルス変調信号として出力するマスク処理部と、
   を備え、
   前記周期電圧は、ローレベルとなる第１期間と、一定の傾きで上昇する第２期間を交互に繰り返し、
   前記パルス分周器は、
   前記周期電圧が奇数番目に前記第２期間となる間、ハイレベルとなる第１最大デューティ比設定信号と前記パルス信号の論理積を、前記第１パルス信号として出力する第１ＡＮＤゲートと、
   前記周期電圧が偶数番目に前記第２期間となる間、ハイレベルとなる第２最大デューティ比設定信号と前記パルス信号の論理積を、前記第２パルス信号として出力する第２ＡＮＤゲートと、
   を含み、
   前記マスク信号生成部は、
   前記周期電圧が奇数番目に前記第２期間となってから所定時間経過後のタイミングにおいてハイレベルとなる第１最小デューティ比設定信号のポジティブエッジにより前記第１パルス信号をラッチし、前記第１マスク信号を生成する第１フリップフロップと、
   前記周期電圧が偶数番目に前記第２期間となってから前記所定時間経過後のタイミングにおいてハイレベルとなる第２最小デューティ比設定信号のポジティブエッジにより前記第２パルス信号をラッチし、前記第２マスク信号を生成する第２フリップフロップと、
   を含み、
   前記マスク処理部は、前記第１パルス信号または前記第２パルス信号のいずれか一方と、前記第１、第２マスク信号の論理積を出力するＡＮＤゲートを含むことを特徴とするパルス変調器。
9. 少なくともひとつのフライングキャパシタと、少なくともひとつの出力キャパシタと、を有するチャージポンプ回路の制御回路であって、
   入力電圧を利用して前記フライングキャパシタを充電する経路に設けられた少なくともひとつのスイッチを含む第１スイッチ群と、
   前記フライングキャパシタに蓄えられた電荷を利用して前記出力キャパシタを充電する経路に設けられた少なくともひとつのスイッチを含む第２スイッチ群と、
   前記チャージポンプ回路の出力電圧に応じた帰還電圧を受け、パルス変調信号を生成する請求項１から８のいずれかに記載のパルス変調器と、
   前記パルス変調器から前記パルス変調信号を受け、前記パルス変調信号のハイ期間に応じた期間、前記第１、第２スイッチ群のいずれか一方をオンし、そのロー期間に応じた期間、他方をオンするドライバと、
   を備えることを特徴とする制御回路。
10. フライングキャパシタと、
    出力キャパシタと、
    前記フライングキャパシタおよび前記出力キャパシタの充放電状態を制御する請求項９に記載の制御回路と、
    を備えることを特徴とするチャージポンプ回路。
11. 少なくともひとつのスイッチング素子を有するスイッチングレギュレータの制御回路であって、
    前記スイッチングレギュレータの出力電圧に応じた帰還電圧を受け、パルス変調信号を生成する請求項１から８のいずれかに記載のパルス変調器と、
    前記パルス変調器から前記パルス変調信号を受け、前記パルス変調信号にもとづいて、前記スイッチング素子を駆動するドライバと、
    を備えることを特徴とする制御回路。
12. 請求項１１に記載の制御回路を備えることを特徴とするスイッチングレギュレータ。

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