JP5205071B2 - 発光素子及び集積素子 - Google Patents
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Description
特に、発光効率を考慮すると、直接遷移型のIII−V族化合物半導体からなる発光素子をSi基板上に形成するのが望ましい。
しかしながら、例えば、Si基板上にIII−V族化合物半導体からなる量子井戸構造の活性層(2次元連続膜)を成長させると、アンチフェーズドメイン(面内で極性が反転した領域)や格子不整合の歪みによる結晶欠陥が発生してしまい、良好な結晶性を有する発光素子が得られなかった。
また、IV族半導体埋込層の間接遷移伝導帯のエネルギレベルに対してIII−V族化合物半導体量子ドットの直接遷移伝導帯のエネルギレベルが比較的近い(エネルギレベル差が小さい)ため、キャリアの量子閉じ込め効果が得られず、発光効率の温度特性に影響を与えることがわかった。
本集積素子は、上記の発光素子と、機能素子とを備え、発光素子と機能素子とが同一基板上に集積されていることを要件とする。
[第1実施形態]
まず、第1実施形態にかかる発光素子(半導体素子;半導体発光素子)について、図1〜図6を参照しながら説明する。
本実施形態にかかる発光素子は、Si(シリコン)基板上に形成可能な量子ドット半導体発光素子(量子ドットデバイス)であって、例えば図1に示すように、Si基板1と、Si基板1上に形成された活性層(発光層)2とを備える。なお、ここでは、Si基板1を用いているが、Si系材料(即ち、Si又はSiの入ったIV族半導体混晶)からなる基板(Siを含む基板)であれば良い。
なお、活性層2は量子ドット層ともいう。また、シェル(外殻部;シェル層)6によって覆われた量子ドット(コア;量子ドットコア;中心部;コア層)5を、コア・シェル型量子ドット4という。
本実施形態では、IV族半導体埋込層3は、Si1-x-yGexCy(0≦x+y≦1)からなる層である。なお、作り易さの観点からは、SiGe層又はSiGeC層(Siの入ったIV族半導体混晶層)とするのが好ましい。また、IV族半導体埋込層3は、コア・シェル型量子ドット4よりもバンドギャップエネルギが大きい材料によって形成されている。このため、バリア層ともいう。
シェル6は、InxGa1-xAsyP1-y(0≦x≦1,0≦y≦1)又はAlxGayIn1-x-yAs(0≦x+y≦1)のいずれかの材料(シェル材料;直接遷移型III−V族化合物半導体材料)を用いるのが好ましい。
特に、所望の温度条件に応じて良好な発光効率が得られる発光素子を実現するためには、量子ドット5内の電子及び正孔に対するエネルギ障壁の高さ(量子ドット5の基底準位に対するエネルギ障壁の高さ;活性化エネルギ)が、所望の温度条件に応じた所望の高さになるような直接遷移型III−V族化合物半導体材料によってシェル6を構成すれば良い。例えば、本実施形態のものでは、直接遷移伝導帯のエネルギレベルが、量子ドット5の基底準位よりも200meV程度高い半導体材料を用いてシェル6を構成すれば、室温(300K)においても発光強度(発光効率)の低下が少なく、良好な温度特性を有する発光素子を実現することができる。
ここで、シェル6の厚さ(膜厚)は、1原子層以上であれば良い。つまり、IV族半導体埋込層3と量子ドット5とが隔離されるようにシェル6を設けることで、量子ドット5のIV族半導体不純物濃度を低減させることができ、発光効率を向上させることができる。但し、トンネル効果を考慮すると、1nm以上にするのが好ましい。
以下、上述のように構成されるコア・シェル型量子ドット4を備える発光素子によって、上述のような作用・効果が得られる原理を説明する。
まず、量子ドット5のIV族半導体不純物濃度を低減できる原理を説明する。
図2に示すように、量子ドットの表面における不純物濃度を100%とした場合、量子ドットの表面から5nmの位置で不純物濃度は72%程度に低減し、10nmの位置で48%程度に低減することがわかる。
このように、シェル6の厚さを10nm以上にすれば、量子ドット5の表面の不純物濃度を48%程度にまで低減できるため、IV族半導体不純物の拡散長を、量子ドットサイズの半分程度(量子ドット5の表面から10nm程度)の範囲内にすることができ、量子ドット5が不純物でつぶれてしまうのを防止でき、良好な発光効率が得られるようにすることができる。
量子ドットの発光効率の温度依存性は、電子の量子閉じ込めを支配する伝導帯のエネルギバンド構造によって決まり、次式(3)で表せる。なお、Eaは活性化エネルギ、κBはボルツマン定数、Tは温度、Cは定数である。
ここで、図3は、活性化エネルギEaが50、100、150、200meVの場合の発光強度(規格化発光強度;Normalized intensity)の温度依存性を示している。
例えば、シェルを有しない構造で、Si層中にInAs量子ドット(底辺サイズ30nm,高さ5nm)を設けると、エネルギバンド構造は図4に示すようになる。
このように、IV族半導体埋込層(ここではSi層)でIII−V族化合物半導体量子ドット(ここではInAs量子ドット)を埋め込むと、IV族半導体埋込層の間接遷移伝導帯のエネルギレベル(IV族半導体埋込層の伝導帯のΔバンドのエネルギレベル)に対してIII−V族化合物半導体量子ドットの直接遷移伝導帯のエネルギレベル(量子ドットの基底準位のエネルギレベル)が比較的近くなる(エネルギレベル差が小さくなる;ここではほぼ同じになっている)。
一方、本実施形態のように、IV族半導体埋込層(ここではSi層)3中に、量子ドット5にInAs、シェル6にInPを用いた[即ち、シェル6を、量子ドット5内の電子及び正孔の両方に対してエネルギ障壁を形成しうるIII−V族化合物半導体材料によって構成し、量子ドット5とシェル6とがType−1型へテロ構造(図5参照)を構成するようにした]コア・シェル型量子ドット4を設けると、エネルギバンド構造は図5に示すようになる。
このように、IV族半導体埋込層(ここではSi層)3中に、量子ドット5にInAs、シェル6にInPを用いたコア・シェル型量子ドット4を設けると、InAs量子ドット(III−V族化合物半導体量子ドット)5の直接遷移伝導帯のエネルギレベル(量子ドット5の基底準位のエネルギレベル)に対して、InPシェル(III−V族化合物半導体シェル)6の直接遷移伝導帯のエネルギレベル(シェル6の伝導帯のΓバンドのエネルギレベル)が200meV程度高くなり、シェル6が量子ドット5に対する障壁層として実質的に機能することになる。
次に、本実施形態にかかる発光素子の製造方法について、図6を参照しながら説明する。
なお、結晶成長は、有機金属気相成長(MOVPE)法又は分子線エピタキシー法によって行なうことができる。
次に、温度は一定のまま、原料供給を停止した状態を保持し、上記のIV族原料ガスを十分に排気する。
そして、図6(b)に示すように、温度が安定した後、アルシン(AsH3)とトリメチルインジウム(TMIn)を供給して、図6(c)に示すように、コア(ここではInAs量子ドット)5を形成する。ここでは、厚さが1原子層程度のInP下地層6A(これがシェル6の一部を構成する)上に、InAs量子ドット5が形成されることになる。
したがって、本実施形態にかかる発光素子によれば、IV族半導体埋込層3の中に直接遷移型III−V族化合物半導体からなる量子ドット5が埋め込まれた構造の発光素子において、発光効率を向上させることができるという利点がある。
なお、上述の実施形態では、シェル6を、量子ドット5内の電子及び正孔の両方に対してエネルギ障壁を形成しうるIII−V族化合物半導体材料によって構成し、量子ドット5とシェル6とがType−1型へテロ構造(図5参照)を構成するようにしているが、これに限られるものではなく、シェル6を、量子ドット5内の電子又は正孔に対するエネルギ障壁を形成しうるIII−V族化合物半導体材料によって構成し、量子ドット5とシェル6とがType−2型へテロ構造を構成するようにしても良い。この場合もコア・シェル型の量子ドット構造になっているため、III−V族化合物半導体量子ドット5の内部のIV族半導体不純物濃度を低減でき、発光効率を向上させることができる。また、電子又は正孔のいずれかが量子ドット5内に閉じ込められるため、発光効率の温度特性を向上させることができる。但し、上述の実施形態のように、量子ドット5とシェル6とでType−1型へテロ構造を構成し、電子及び正孔の両方を量子ドット5内に閉じ込めるようにした方が、より発光効率の温度特性を向上させることができる。
[第2実施形態]
次に、第2実施形態にかかる発光素子について、図7を参照しながら説明する。
本面発光レーザは、Si基板上に形成可能なSi系面発光レーザ(Si系垂直共振器型発光素子)であり、図7に示すように、上述の第1実施形態において説明したコア・シェル型量子ドット4を含むIV族半導体埋込層[ここではSi1-x-yGexCy(0≦x+y≦1)埋込層]3を活性層2として用いた面発光レーザである。なお、図7では、上述の第1実施形態のもの(図1参照)と同一のものには同一の符号を付している。
この活性層2の両側に、SiO2絶縁層14が形成されている。
ここで、最も単純な完全周期構造のDBRミラーの場合、DBRミラーの最大反射率は、各層の膜厚を光学距離に換算したものの4倍に対応する波長において得られる。つまり、各層の膜厚は、所望の発光波長を各層の屈折率で割ったものの1/4に対応する厚さとして得られる。また、反射率の最大値は、ミラーの周期数を増大させることによって高めることができる。
なお、DBRミラーの構成(各層の材料、膜厚、周期数など)は、上述のものに制限されるものではなく、他の公知の材料の組み合わせによって構成された多層膜DBRミラーを用いることもできる。例えば、SiGe/Si多層膜DBRミラーなどの導電性多層膜DBRミラーを用いることもできる。この場合、p側電極17は基板裏面側に設けても良い。
なお、p型SiGeC層13は、p型SiGe層であっても良い。また、n型SiGeC層15は、n型SiGe層であっても良い。
次に、本実施形態にかかる発光素子(面発光レーザ)の製造方法について、図8を参照しながら説明する。
次に、図8(a)に示すように、下部Si/SiO2多層膜DBRミラー11上に、他のSi基板12Aをウェハボンディングし、図8(b)に示すように、このSi基板12Aをダイシング、研磨によって薄膜化する。これにより、図8(c)に示すように、下部Si/SiO2多層膜DBRミラー11上に単結晶Si層12が形成される。
なお、結晶成長は、有機金属気相成長(MOVPE)法又は分子線エピタキシー法によって行なうことができる。
次に、p型SiGeC層13上に、アンドープのSiGeC下地層3A[図6(a)参照]を、例えば650℃の成長温度で、厚さ50nm成長させる。
次に、コア・シェル型量子ドット4が埋め込まれるように、アンドープのSiGeCキャップ層3B[図6(e)参照]を、例えば480℃の成長温度で、厚さ50nm成長させる。
次に、図8(d)に示すように、活性層2上に、不純物として例えばAs(ヒ素)を1×1018cm-3ドーピングしたn型SiGeC層15Aを、例えば650℃の成長温度で成長させる。これにより、n型SiGeC層15の一部が形成される。
その後、図8(e)に示すように、例えばリソグラフィ技術によって、積層構造の一部をp型SiGeC層13が露出するまでメサ型にエッチング(加工)し、全面が覆われるようにSiO2絶縁層14を形成する。そして、n型SiGeC層15Aの表面が露出するように、SiO2絶縁層14を研磨によって平坦化した後、表面に露出したn型SiGeC層15A及びSiO2絶縁層14の全面が覆われるように、図8(f)に示すように、不純物として例えばAs(ヒ素)を1×1018cm-3ドーピングしたn型SiGeC層15Bを、例えば650℃の成長温度で成長させる。これにより、n型SiGeC層15Aとn型SiGeC層15Bとからなるn型SiGeC層15が形成される。なお、n型SiGeC層15の残りの部分15Bに代えて、導電性多結晶n型Si層を形成しても良い。
その後、図8(g)に示すように、例えばリソグラフィ技術によって、n側電極形成領域をn型SiGeC層15が露出するまでエッチングする。また、p側電極形成領域をp型SiGeC層13が露出するまでエッチングする。
このようにして、Si基板10上に、上述の第1実施形態において説明したコア・シェル型量子ドット4を含むIV族半導体埋込層[ここではSi1-x-yGexCy(0≦x+y≦1)埋込層]3を活性層2として用いた面発光レーザが形成される。
つまり、本発光素子によれば、コア・シェル型の量子ドット構造を採用し、シェル6によって量子ドット5とIV族半導体埋込層3とが隔離されているため、相互拡散による不純物ドーピング効果が抑えられ、直接遷移型III−V族化合物半導体からなる量子ドット5の内部のIV族半導体不純物濃度を低減でき、発光効率を向上させることができるという利点がある。
なお、上述の実施形態では、基板側にp型SiGeC層13及びp側電極17を設けているが、これに限られるものではなく、基板側にn型SiGeC層及びn側電極を設けるようにしても良い。
また、本実施形態では、本発明を面発光レーザに適用した場合を例に挙げて説明しているが、これに限られるものではなく、例えば発光ダイオード(LED;Light Emitting Diode)やLD(レーザダイオード)などの他の発光素子に本発明を適用することもできる。
[その他]
なお、上述の各実施形態では、単体の発光素子として説明しているが、上述の各実施形態の発光素子を他の機能素子とともに同一Si基板上に集積することによって集積素子を構成することもできる。なお、基板をSi基板としているが、Si系材料(即ち、Si又はSiの入ったIV族半導体混晶)からなる基板(Siを含む基板)であれば良い。
ここで、受光素子22は、例えばSi層とSiGeC層とを積層させたものとして構成される(Si/SiGe受光素子)。
また、例えば図10に示すように、集積素子を、上述の第2実施形態の面発光レーザ(発光素子)が形成されている同一Si基板10上に、面発光レーザを駆動するための駆動素子(電子素子;機能素子;例えばMOSFET;変調駆動回路,電子回路)30を集積したものとして構成することもできる。なお、図10では、上述の第2実施形態のもの(図7参照)と同一のものには同一の符号を付している。
このような集積素子は、例えば、以下のようにして作製することができる。
単結晶Si層12上に、n型Si層31を成長させた後、イオン注入によってp+領域(p+−Si層)32を形成する。その後、SiO2膜33を積層し、その上にゲート電極34を形成するとともに、p+−Si層32に接するようにソース電極35及びドレイン電極36を形成する。この際、ドレイン電極36は、面発光レーザの一方のp側電極との共通電極として構成すれば良い。これにより、面発光レーザの変調駆動回路を構成するp型MOSFET30が形成される。
また、本発明は、上述した各実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
2 活性層(発光層)
3 IV族半導体埋込層[Si1-x-yGexCy(0≦x+y≦1)層;SiGeC埋込層]
3A SiGeC下地層
3B SiGeCキャップ層
4 コア・シェル型量子ドット
5 III−V族化合物半導体量子ドット(コア)
6 シェル
6A InP下地層
6B InPキャップ層
6X Pからなる吸着層
10 Si基板
11 下部Si/SiO2多層膜DBRミラー
12 単結晶Si層
12A Si基板
13 p型SiGeC層(コンタクト層)
14 SiO2絶縁層
15,15A,15B n型SiGeC層(コンタクト層)
16 上部Si/SiO2多層膜DBRミラー
17 p側電極
18 n側電極
20 Si基板
21 発光素子
22 受光素子
23 電子回路(電子素子)
30 駆動素子(電子素子;p型MOSFET;変調駆動回路,電子回路)
31 n型Si層
32 p+−Si層
33 SiO2膜
34 ゲート電極
35 ソース電極
36 ドレイン電極
Claims (8)
- Siを含む基板と、
前記基板上に形成された活性層とを備え、
前記活性層が、直接遷移型III−V族化合物半導体材料からなる量子ドットと、前記量子ドットの表面全体を覆う外殻部と、前記外殻部によって覆われた前記量子ドットを埋め込むIV族半導体埋込層とを備え、
前記外殻部は、前記量子ドット内の電子又は正孔に対するエネルギ障壁を形成しうる半導体材料によって構成されており、前記量子ドットの内部へのIV族半導体不純物の拡散長を所望の長さ以下にすることができるような厚さを有することを特徴とする発光素子。 - 前記活性層を上下で挟み込むように設けられた多層膜DBRミラーを備えることを特徴とする、請求項1に記載の発光素子。
- 前記IV族半導体埋込層が、Si1-x-yGexCy(0≦x+y≦1)からなることを特徴とする、請求項1又は2に記載の発光素子。
- 前記コアが、InAs1-xSbx(0≦x≦1),In1-xGaxAs(0≦x≦1),InAs1-xN(0≦x≦1),In1-xGaxSb(0≦x≦1),InSb1-xNx(0≦x≦1)の中のいずれかの材料からなることを特徴とする、請求項1〜3のいずれか1項に記載の発光素子。
- 前記外殻部が、III−V族化合物半導体材料からなることを特徴とする、請求項1〜4のいずれか1項に記載の発光素子。
- 前記外殻部が、InxGa1-xAsyP1-y(0≦x≦1,0≦y≦1)又はAlxGayIn1-x-yAs(0≦x+y≦1)からなることを特徴とする、請求項1〜5のいずれか1項に記載の発光素子。
- 前記外殻部は、厚さが10nm以上20nm以下であることを特徴とする、請求項1〜6のいずれか1項に記載の発光素子。
- 請求項1〜7のいずれか1項に記載の発光素子と、
機能素子とを備え、
前記発光素子と前記機能素子とが同一基板上に集積されていることを特徴とする集積素子。
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