JP5203352B2 - エッチング停止層を用いてソース／ドレイン・ストレッサの形成を最適化する半導体の製造方法 - Google Patents

エッチング停止層を用いてソース／ドレイン・ストレッサの形成を最適化する半導体の製造方法 Download PDF

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Description

本発明は、半導体製造の分野に関し、より詳細には、歪みトランジスタチャネルを用いる半導体の製造方法に関する。
歪みトランジスタを用いる半導体の製造方法はよく知られている。通常、トランジスタチャネルは、チャネルのキャリア移動度を改良することによってトランジスタ性能を向上させるため、１つ以上の軸に沿って引張または圧縮応力を加えられる。チャネルに応力を加えるための１つの技術には、ソース／ドレイン・ストレッサ（ｓｔｒｅｓｓｏｒ）の使用が含まれる。ソース／ドレイン（Ｓ／Ｄ）ストレッサとは、トランジスタチャネル材料（通常はシリコン）の格子定数とは異なる格子定数を有するソース／ドレイン材料の使用を指す。Ｓ／Ｄストレッサは、通常、デバイスＳ／Ｄ領域のエッチングに続き、そのエッチングの行われたキャビティにおける歪みフィルムのエピタキシャル成長によってもたらされる。この種類のソース／ドレイン・ストレッサを形成することは、ソース／ドレインのエッチング処理の制御が困難であるために、問題となることがある。Ｓ／Ｄエッチングレートは、通常、ウエハを通じて異なり、デバイスフィーチャ密度の異なる領域に対しても変化する。その結果、エッチング処理には、望ましくないＳ／Ｄリセス深さの変動が伴う。
ソース／ドレイン・ストレッサを形成するための従来の技術に関連した処理変動性に対処する処理を実現することが望ましい。
一態様では、半導体の製造方法には、シリコン・オン・インシュレータ（ＳＯＩ）ウエハの活性層とＢＯＸ層との間に、エッチング停止層（ＥＳＬ）が組み込まれる。このＥＳＬによって、ソース／ドレイン・ストレッサの形成が容易となる。詳細には、ＥＳＬは、活性層とＥＳＬとの間で高い選択性を有するエッチング処理が利用可能な材料である。一実施形態では、活性層はシリコン活性層であり、ＥＳＬはシリコンゲルマニウムであり、ソース／ドレイン・ストレッサは、ＰＭＯＳトランジスタ用のシリコンゲルマニウムまたはＮＭＯＳトランジスタ用のシリコン炭素など、シリコンの格子定数とは異なる格子定数を有する半導体化合物である。ＥＳＬおよび非常に選択的なソース／ドレインエッチング処理を組み込むことによって、ソース／ドレイン・ストレッサを形成する従来の方法に関連した望ましくない変動性は、減少または除去される。本明細書に記載の半導体の製造方法の一態様は、活性半導体層とＢＯＸ層との間にＥＳＬを有するＳＯＩウエハの形成である。
ここで図１〜６を参照する。図１〜６には、一実施形態によるそのようなウエハの製造における選択された段階を示している。示したシーケンスには、第１のウエハ（ドナーウエハ）を処理して、誘電体層、ＥＳＬおよび活性半導体層を含むスタックを形成することが含まれる。この処理には、ドナーウエハの基板を分断し、活性半導体層を形成することが含まれ得る。誘電体層は、第２のウエハ（ハンドルウエハ）の半導体基板上に堆積される。次いで、ドナーウエハの誘電体層がハンドルウエハの誘電体層に対し接合される。接合された誘電体層はＢＯＸ層を形成する。
まず図１を参照する。図１には、製造方法の中間段階における集積回路１００の部分的な断面図を示す。示した段階では、第１のウエハ（本明細書ではドナーウエハ９０と呼ぶ）の半導体バルク１０４の上にＥＳＬ１０９が形成されている。ＥＳＬ１０９は、好適には約５〜３０ｎｍの範囲の厚さ、さらに好適には約１０ｎｍ以下の厚さを有する、比較的薄い膜である。ＥＳＬ１０９の組成は、主として、そのエッチング特性により選択される。より詳細には、ＥＳＬ１０９は、好適には、半導体バルク１０４の材料に関してエッチング選択的な材料である。本開示の目的では、エッチング処理が一方の材料に対し非常に選択的であることが見出される場合、ある材料は別の材料に関してエッチング選択的である。好適な実施形態では、ＥＳＬ１０９と半導体バルク１０４との間の選択性は、好適には、１０：１より大きい。ＥＳＬ１０９についての第２の考慮事項は、トランジスタ性能に対しＥＳＬ１０９が有し得る効果である。
一部の実施形態では、半導体バルク１０４は結晶性シリコンであり、ＥＳＬ層は、半導体バルク１０４に擬似格子整合した（ｐｓｅｕｄｏｍｏｒｐｈｉｃ）半導体化合物である。それらの実施形態では、シリコンゲルマニウム化合物（Ｓｉ（１−Ｘ）ＧｅＸ）はＥＳＬ１０９に適した材料である。これは、シリコンゲルマニウムはシリコンに関して非常にエッチング選択的であるため、また、トランジスタチャネルの下のシリコンゲルマニウムの薄膜の存在は、トランジスタ特性に対し有益な効果を有し得るためである。これらの実施形態におけるＥＳＬ１０９のゲルマニウム含有量（Ｘ）は、好適には、約５〜１５％の範囲にあり、一部の実施形態では、図９に関して以下に記載するように、続いて形成されるシリコンゲルマニウムのソース／ドレイン・ストレッサ中のゲルマニウム含有量の関数である。
ここで図２を参照すると、ＥＳＬ１０９の上に、堆積その他によって誘電体層８６が形成されている。誘電体層８６は、完成した集積回路において、ＢＯＸ層のうちの少なくとも一部として機能する。誘電体層８６の厚さは、好適には、約２０〜２００ｎｍの範囲にある。誘電体層８６は、ＴＥＯＳ（テトラエチルオルトシリケート）源を用いて従来のように形成されるケイ素酸化物層など、ＣＶＤケイ素酸化物層であってよい。
ここで図３を参照すると、半導体バルク１０４内に注入損傷層８４を形成するために、イオン注入８２が実行されている。注入損傷層８４によって、半導体バルク１０４は、ＥＳＬ１０９に隣接した第１の領域１０５と、ＥＳＬ１０９から離れた第２の領域１０７とに分けられる。一実施形態では、注入損傷層８４は、５×１０１６ｃｍ−２以上の注入量を用いて半導体バルク１０４へ水素を注入することによって生成される。
ここで図４を参照すると、集積回路ウエハ１０１を形成するために、参照符号９２によって示されるように、ドナーウエハ９０に対しハンドルウエハ９４が接合されている。ハンドルウエハ９４の示した実施形態では、バルク部分９８の上に誘電体層９６が備えられる。ハンドルウエハ９４の誘電体層９６は、好適には、ドナーウエハ９０の誘電体層８６と同じ誘電体または類似の誘電体である。ハンドルウエハ９４のバルク部分９８は、好適には、結晶性シリコンなど半導体である。
注入損傷層８４によって、図５に示す分断処理１１３が容易となる。図５では、注入損傷層８４「の下の」半導体バルク１０４の第２の領域１０７は、ドナーウエハ９０の残る部分から切り離され、破棄される。一実施形態では、イオン注入８２には、損傷層８４が約５０ｎｍだけＥＳＬ１０９から移動した比較的狭い幅であるような、エネルギーおよび注入種が用いられる。適切な注入種には水素が含まれる。分断処理１１３と、デバイス処理用の第１の領域１０５の新たな面の調製との後、ドナーウエハ９０の第１の領域１０５は、トランジスタや場合によっては他のデバイスが形成される集積回路１００の活性層として機能する。したがって、本明細書では、第１の領域１０５を活性層１０５と呼ぶことがある。
示した実施形態では、熱接合または別の既知の接合技術を用いて、集積回路ウエハ１０１にＢＯＸ層１０２を形成するために、ドナーウエハ９０の誘電体層８６がハンドルウエハ９４の誘電体層９６に対し接合される。この実施形態では、集積回路ウエハ１０１は、図６に示すように、半導体活性層１０５とＢＯＸ層１０２との間に位置するＥＳＬ１０９を有するＳＯＩウエハとして記載される。ＥＳＬ１０９の存在によって、ＢＯＸ層１０２に対しエッチングが行われることなく活性層１０５のロバストなエッチングを行うことが可能とばり、これによってストレッサ形成処理（より詳細に以下に記載する）が容易となる。
ここで図７を参照すると、分離構造１０６およびゲート構造１１０を形成するために、一実施形態による続く集積回路ウエハ１０１の処理が実行されている。分離構造１０６によって、活性層１０５の活性領域またはトランジスタ領域１０３の側方の境界が形成される。ゲート電極１１０は、ゲート誘電体１１４の上のゲート電極１１２と、ゲート電極１１２の側壁上のスペーサ構造（スペーサ）１１６とを備える。ゲート電極１１２の側方の境界によって、活性層１０５のトランジスタチャネル１１５の両側面に配置された、トランジスタチャネル１１５およびソース／ドレイン領域１１７の側方の境界がほぼ形成される。ゲート電極１１２は、ドーピングの行われたポリシリコンの導体構造、金属もしくは金属シリサイド材料、またはそれらの組み合わせである。ゲート誘電体１１４は、好適には、熱的に形成された二酸化シリコンか、またはハフニウム酸化物（ＨｆＯ２）などの高Ｋ誘電体である。スペーサ１１６は、好適には、シリコン窒化物、シリコン酸化物またはそれらの組み合わせである。ソース／ドレイン拡張型の注入がスペーサ形成前に行われてもよい。
図８では、ＥＳＬ１０９の上面を露出するソース／ドレイン空隙１２０を形成するために、活性層１０５のソース／ドレイン領域１１７がほぼ除去されている。一実施形態では、ソース／ドレイン領域１１７の除去には、ＥＳＬ１０９に対し非常に選択的なエッチング処理が含まれる。本開示の目的では、非常に選択的なエッチングとは、主な対象である２つの材料（すなわち、エッチングされる層およびＥＳＬ）間に１０：１を超えるエッチングレート比を有するエッチング処理を指す。例えば、ソース／ドレイン領域１１７がシリコンであり、ＥＳＬ１０９がシリコンゲルマニウムである一実施形態では、ソース／ドレイン領域１１７を除去するエッチング処理には、約７５℃まで加熱されたＮＨ４ＯＨ：Ｈ２Ｏ溶液を用いるウェットエッチング構成要素が含まれてもよい。例えば、フェン ワン（Ｆｅｎｇ Ｗａｎｇ）らによる、「Ｓｉ対ＳｉＧｅの高選択性化学エッチング（Ｈｉｇｈｌｙ Ｓｅｌｅｃｔｉｖｅ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ ｏｆ Ｓｉ ｖｓ． ＳｉＧｅ）」 、Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ、１９９７年、第１４４巻、第３号、ｐｐ．Ｌ３７〜Ｌ３９を参照されたい（８０：１を超えるＳｉ：ＳｉＧｅ選択性が報告されている）。
ここで図９を参照すると、本明細書ではソース／ドレイン・ストレッサ１３０と呼ぶソース／ドレイン構造によって、図８のソース／ドレイン空隙１２０が充填されている。一実施形態では、ソース／ドレイン・ストレッサ１３０は、トランジスタチャネル１１５の大部分を占める元の活性層１０５の格子定数とは異なる格子定数を有する。ソース／ドレイン・ストレッサ１３０によって、トランジスタチャネル１１５に対する歪みがもたらされ、好適には、トランジスタチャネルにおいて関連するキャリアの移動度が改良される。ＰＭＯＳトランジスタでは、例えば、トランジスタチャネル１１５に圧縮応力を生じるソース／ドレイン・ストレッサ１３０によってホール移動度が改良されることによって、ＰＭＯＳトランジスタの性能が改良される。ＮＭＯＳトランジスタでは、ソース／ドレイン・ストレッサ１３０によって、好適には、トランジスタチャネル１１５に引張応力が生じて、電子移動性およびＮＭＯＳトランジスタ性能が改良される。ＰＭＯＳトランジスタに適したソース／ドレイン・ストレッサ材料はシリコンゲルマニウムであり、ＮＭＯＳトランジスタに適したソース／ドレイン・ストレッサ材料はシリコン炭素である。一実施形態では、ソース／ドレイン・ストレッサ１３０はシリコンゲルマニウム化合物（Ｓｉ（１−Ｙ）ＧｅＹ）であり、ＥＳＬ１０９はシリコンゲルマニウム化合物（Ｓｉ（１−Ｘ）ＧｅＸ）である。ここで、ＸとＹは異なる。好適には、この実施形態では、ソース／ドレイン・ストレッサ１３０の圧縮効果を強化するため、ＹはＸより大きい。ストレッサフィルムには、適切な導電型のためにドーピングが行われてもよい。ドーピング処理は、適切な反応源を提供することによって、ストレッサフィルムのエピタキシャル成長中、系中で（ｉｎ ｓｉｔｕ）行われてもよく、注入によるストレッサフィルム成長の後に行われてもよい。アニール処理はドーピング処理の後に行われてもよい。
上述においては、特定の実施形態に関連して本発明について記載した。しかしながら、当業者には、特許請求の範囲に述べる本発明の範囲から逸脱することなく、様々な修正および変更が可能であることが認められる。例えば、示した実施形態には、集積回路ウエハを形成するために、酸化物／Ｓｉスタックを有するハンドルウエハに対しＳｉ／ＳｉＧｅ／酸化物スタックを有するドナーウエハを接合することが含まれているが、他の実施形態では、極薄体（ＵＴＢ）ＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）ウエハから開始して、Ｓｉ活性層をエピタキシャル成長させることによって、ＳｉＧｅエッチング停止層が形成されてもよい。さらに他の処理では、分離ＢＯＸの上にＳｉＧｅ層を有する従来のＳＧＯＩウエハから開始し、ＳｉＧｅ上層を薄化させてＥＳＬを形成し、Ｓｉ活性層をエピタキシャル成長させてもよい。したがって、明細書および図面は限定的な意味ではなく例示として捉えられるものであり、そのような修正は全て、本発明の範囲の内に含まれることが意図される。
本発明の一実施形態による集積回路の製造の初期段階における半導体ウエハの部分的な断面図であり、ドナーウエハの半導体基板上のエッチング停止層の形成を強調して示す。 図１に続く、エッチング停止層上に誘電体層が形成される処理を示す図。 図２に続く、ドナーウエハ基板に損傷層が形成される処理を示す図。 図３に続く、集積回路ウエハを形成するためにハンドルウエハ上の誘電体層にドナーウエハの誘電体層が接合される処理を示す図。 図４に続く、新たな上面を露出するために図３の損傷層にてドナーウエハが分断される処理を示す図。 図５に続く、デバイス処理のために図５の新たな上面が調製される処理を示す図。 図６に続く、活性半導体層のトランジスタチャネルの上において、活性半導体層上にゲート構造が形成される処理を示す図。 図７に続く、トランジスタチャネルの両側面に配置されたウエハのソース／ドレイン領域にソース／ドレイン空隙のエッチングが行われる処理を示す図。 図８に続く、ソース／ドレイン・ストレッサによってソース／ドレイン空隙が充填される処理を示す図。

Claims (4)

  1. 半導体の製造方法であって、
    埋め込み酸化物（ＢＯＸ）層の上のエッチング停止層（ＥＳＬ）の上の活性半導体層を含む集積回路ウエハを形成することと、
    前記活性半導体層のトランジスタチャネルの上にゲート誘電体の上のゲート電極を含むゲート構造を形成することと、
    トランジスタチャネルの両側面に退けられたソース／ドレイン領域のエッチングを行い、前記ＥＳＬを露出するソース／ドレイン空隙を形成することと、
    ソース／ドレイン・ストレッサを用いて前記ＥＳＬの上の前記ソース／ドレイン空隙を充填することと、前記ソース／ドレイン・ストレッサの格子定数は活性半導体層の格子定数と異なることと、
    を含み、
    前記集積回路ウエハを形成することは、
    ドナーウエハの半導体基板上に前記エッチング停止層を形成することと、
    前記エッチング停止層上に誘電体層を堆積させることと、
    前記ドナーウエハへ水素を注入し、前記ドナーウエハの前記半導体基板に損傷領域を形成することと、
    ハンドルウエハの半導体基板上に誘電体層を堆積させることと、
    ドナーウエハの誘電体層をハンドルウエハの誘電体層に接合することと、
    前記損傷領域に沿って前記ドナーウエハを分断することと、
    を含む方法。
  2. 前記活性半導体層を形成することはシリコンを含み、前記ＥＳＬは半導体化合物を含む請求項１に記載の方法。
  3. 前記半導体化合物は前記活性半導体層に擬似格子整合している請求項２に記載の方法。
  4. 前記半導体化合物はシリコンゲルマニウム化合物Ｓｉ（１−Ｘ）ＧｅＸを含み、同シリコンゲルマニウム化合物中のゲルマニウムの百分率（Ｘ）は、５〜１５％の範囲にある請求項３に記載の方法。
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200802544A (en) * 2006-04-25 2008-01-01 Osram Opto Semiconductors Gmbh Composite substrate and method for making the same
KR100703986B1 (ko) * 2006-05-22 2007-04-09 삼성전자주식회사 동작 특성과 플리커 노이즈 특성이 향상된 아날로그트랜지스터를 구비하는 반도체 소자 및 그 제조 방법
US20090289280A1 (en) * 2008-05-22 2009-11-26 Da Zhang Method for Making Transistors and the Device Thereof
US8003454B2 (en) * 2008-05-22 2011-08-23 Freescale Semiconductor, Inc. CMOS process with optimized PMOS and NMOS transistor devices
KR101797964B1 (ko) 2010-10-01 2017-11-15 삼성전자주식회사 반도체 장치의 제조 방법 및 그 방법으로 제조된 반도체 장치
KR20120073727A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 스트레인드 반도체 영역을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템
US8466502B2 (en) 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device
US8445363B2 (en) 2011-04-21 2013-05-21 United Microelectronics Corp. Method of fabricating an epitaxial layer
US8324059B2 (en) 2011-04-25 2012-12-04 United Microelectronics Corp. Method of fabricating a semiconductor structure
US8426284B2 (en) 2011-05-11 2013-04-23 United Microelectronics Corp. Manufacturing method for semiconductor structure
US8481391B2 (en) 2011-05-18 2013-07-09 United Microelectronics Corp. Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure
US8431460B2 (en) 2011-05-27 2013-04-30 United Microelectronics Corp. Method for fabricating semiconductor device
US8946064B2 (en) 2011-06-16 2015-02-03 International Business Machines Corporation Transistor with buried silicon germanium for improved proximity control and optimized recess shape
WO2013025748A1 (en) * 2011-08-15 2013-02-21 King Abdullah University Of Science And Technology Method for producing mechanically flexible silicon substrate
US8609518B2 (en) * 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer
US8716750B2 (en) 2011-07-25 2014-05-06 United Microelectronics Corp. Semiconductor device having epitaxial structures
US8575043B2 (en) 2011-07-26 2013-11-05 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8647941B2 (en) 2011-08-17 2014-02-11 United Microelectronics Corp. Method of forming semiconductor device
US8674433B2 (en) 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8476169B2 (en) 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure
US8691659B2 (en) 2011-10-26 2014-04-08 United Microelectronics Corp. Method for forming void-free dielectric layer
US8754448B2 (en) 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US8647953B2 (en) 2011-11-17 2014-02-11 United Microelectronics Corp. Method for fabricating first and second epitaxial cap layers
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
US9059248B2 (en) * 2012-02-09 2015-06-16 International Business Machines Corporation Junction butting on SOI by raised epitaxial structure and method
US9136348B2 (en) 2012-03-12 2015-09-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9202914B2 (en) 2012-03-14 2015-12-01 United Microelectronics Corporation Semiconductor device and method for fabricating the same
US8664069B2 (en) 2012-04-05 2014-03-04 United Microelectronics Corp. Semiconductor structure and process thereof
US8866230B2 (en) 2012-04-26 2014-10-21 United Microelectronics Corp. Semiconductor devices
US8835243B2 (en) 2012-05-04 2014-09-16 United Microelectronics Corp. Semiconductor process
KR101908451B1 (ko) 2012-06-04 2018-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8951876B2 (en) 2012-06-20 2015-02-10 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8796695B2 (en) 2012-06-22 2014-08-05 United Microelectronics Corp. Multi-gate field-effect transistor and process thereof
US8710632B2 (en) 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same
US9117925B2 (en) 2013-01-31 2015-08-25 United Microelectronics Corp. Epitaxial process
US8753902B1 (en) 2013-03-13 2014-06-17 United Microelectronics Corp. Method of controlling etching process for forming epitaxial structure
US9034705B2 (en) 2013-03-26 2015-05-19 United Microelectronics Corp. Method of forming semiconductor device
US9064893B2 (en) 2013-05-13 2015-06-23 United Microelectronics Corp. Gradient dopant of strained substrate manufacturing method of semiconductor device
US8853060B1 (en) 2013-05-27 2014-10-07 United Microelectronics Corp. Epitaxial process
US9076652B2 (en) 2013-05-27 2015-07-07 United Microelectronics Corp. Semiconductor process for modifying shape of recess
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US8895396B1 (en) 2013-07-11 2014-11-25 United Microelectronics Corp. Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures
US8981487B2 (en) 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)
US9917189B2 (en) 2015-07-31 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for detecting presence and location of defects in a substrate
US9831324B1 (en) 2016-08-12 2017-11-28 International Business Machines Corporation Self-aligned inner-spacer replacement process using implantation
US10461152B2 (en) 2017-07-10 2019-10-29 Globalfoundries Inc. Radio frequency switches with air gap structures
US10833153B2 (en) * 2017-09-13 2020-11-10 Globalfoundries Inc. Switch with local silicon on insulator (SOI) and deep trench isolation
US10446643B2 (en) 2018-01-22 2019-10-15 Globalfoundries Inc. Sealed cavity structures with a planar surface
US11410872B2 (en) 2018-11-30 2022-08-09 Globalfoundries U.S. Inc. Oxidized cavity structures within and under semiconductor devices
US10923577B2 (en) 2019-01-07 2021-02-16 Globalfoundries U.S. Inc. Cavity structures under shallow trench isolation regions
US11127816B2 (en) 2020-02-14 2021-09-21 Globalfoundries U.S. Inc. Heterojunction bipolar transistors with one or more sealed airgap

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218213A (en) * 1991-02-22 1993-06-08 Harris Corporation SOI wafer with sige
US6690043B1 (en) * 1999-11-26 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
US6649480B2 (en) 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6940089B2 (en) * 2001-04-04 2005-09-06 Massachusetts Institute Of Technology Semiconductor device structure
JP2003078116A (ja) * 2001-08-31 2003-03-14 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
WO2003025984A2 (en) 2001-09-21 2003-03-27 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US20030230778A1 (en) * 2002-01-30 2003-12-18 Sumitomo Mitsubishi Silicon Corporation SOI structure having a SiGe Layer interposed between the silicon and the insulator
US7018910B2 (en) 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
US20040256671A1 (en) * 2003-06-17 2004-12-23 Kuo-Tai Huang Metal-oxide-semiconductor transistor with selective epitaxial growth film
US7045407B2 (en) * 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
US6881635B1 (en) * 2004-03-23 2005-04-19 International Business Machines Corporation Strained silicon NMOS devices with embedded source/drain
US6893936B1 (en) * 2004-06-29 2005-05-17 International Business Machines Corporation Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
US7060579B2 (en) 2004-07-29 2006-06-13 Texas Instruments Incorporated Increased drive current by isotropic recess etch
US20060030093A1 (en) * 2004-08-06 2006-02-09 Da Zhang Strained semiconductor devices and method for forming at least a portion thereof
US7018901B1 (en) 2004-09-29 2006-03-28 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a strained channel and a heterojunction source/drain

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